DE10354558B4

DE10354558B4 - Vorrichtung zum Erzeugen eines Sendetaktsignals und eines Empfangstaktsignals für eine Sende- und Empfangsvorrichtung

Info

Publication number: DE10354558B4
Application number: DE10354558A
Authority: DE
Inventors: Anthony Sanders; Dirk Scheideler; Edoardo Prete; Dirk Friebe; David MÜLLER; Volkmar Rebmann; Bruno Celli-Urbani; Philipp Boerker
Original assignee: Infineon Technologies AG
Current assignee: Intel Corp
Priority date: 2003-11-21
Filing date: 2003-11-21
Publication date: 2006-10-05
Anticipated expiration: 2023-11-22
Also published as: US20050129099A1; US7782927B2; DE10354558A1

Abstract

Vorrichtung zum Erzeugen eines Sendetaktsignals (c, c1, c2) und eines Empfangstaktsignals (e1, e2) für eine Sende- und Empfangsvorrichtung,
mit Oszillatormitteln (3) zum Erzeugen eines Taktsignals,
mit Mitteln (4) zum Erzeugen eines Sendetaktsignals (c, c1, c2) aus dem Taktsignal,
gekennzeichnet durch,
Phasenanpassungsmittel (7; 31), welche mit den Oszillatormitteln (3) verschaltet sind und derart ausgestaltet sind, dass sie durch eine Phasenanpassung eines von dem Taktsignal abgeleiteten Signals (c1, c2) an eine Phase eines von einem Empfangssignal (j) der Sende- und Empfangsvorrichtung abgeleiteten weiteren Empfangssignals (f) das Empfangstaktsignal (e1, e2) erzeugen.

Description

Die vorliegende Erfindung betrifft eine Vorrichtung zum Erzeugen eines Sendetaktsignals und eines Empfangstaktsignals für eine Sende- und Empfangsvorrichtung („Transceiver") sowie eine entsprechend ausgerüstete Sende- und Empfangsvorrichtung. Weiterhin betrifft die vorliegende Erfindung Verfahren zur Benutzung bevorzugt in der entsprechenden Vorrichtung und Verfahren zum Entwurf und zur Verifikation von Schaltungen, welche für eine derartige Vorrichtung verwendet werden können.
Serielle Übertragungen ohne Übertragung eines Taktsignals werden typischerweise bei Datenübertragungen über Hochgeschwindigkeitsschnittstellen benutzt, bei denen die Benutzung eines synchronen Quellentaktsignals unzuverlässig und kostenaufwändig wird, da ein unkontrollierter Versatz zwischen Datensignalen und zwischen Daten- und Taktsignalen auftritt. Bei derartigen Schnittstellen wird das Taktsignal entfernt, und jeder Übertragungskanal wird als eigener Datenstrom betrachtet, welcher auf einer Empfängerseite eine eigene Taktrückgewinnung benötigt.
In 9 ist eine derartige serielle Übertragungsstrecke schematisch dargestellt. Auf der Sendeseite einer solchen Übertragungsstrecke wird ein Multiplexer 43 benutzt, um ein synchrones Datensignal n entsprechend einer erforderlichen Übertragungstaktrate mittels eines Referenztaktsignals o mit relativ niedriger Frequenz zu multiplexen und über die Schnittstelle bzw. den Übertragungskanal 44 zu senden. Auf der Empfängerseite wird mittels einer Abtastvorrichtung 45 das empfangene Signal abgetastet, um ein Datensignal p zu erhalten. Weiterhin wird ein Taktsignal q rückgewonnen. In einer Demultiplexereinrichtung 46 wird das abgetastete Daten signal p mit Hilfe des Taktsignals q gedemultiplext, um wieder ein synchrones Datensignal r mit niedrigerer Taktrate sowie ein entsprechend heruntergesetztes Taktsignal s zu erhalten.
Der Vorgang auf der Empfängerseite wird auch als Takt- und Datenrückgewinnung (Clock and Data Recovery, CDR) bezeichnet. Bei derartigen Übertragungen ist es wünschenswert, dass die Übertragungsstrecke bzw. die dafür verwendeten Komponenten in einem großen Frequenzbereich arbeiten und ein niedriges Phasenrauschen aufweisen.
Eine Bandbreite der Taktrückgewinnung muss in der Lage sein, einer Wanderung bzw. Veränderung der Phase des empfangenen Signals zu folgen, und das inhärente Rauschen muss so niedrig sein, dass auch bei einem hohen Jitter der Abtastfehler begrenzt bleibt.
Klassische Lösungen für Hochgeschwindigkeitssende/Empfangsvorrichtungen benützen zwei unabhängige spannungsgesteuerte Oszillatoren (VCO, Voltage Controlled Oscillator) für den Sende- und Empfangsteil zur Erzeugung eines Sendetaktsignals und eines Empfangstaktsignals.
Ein typischer Aufbau zum Erzeugen eines Sendetaktsignals ist in 10 dargestellt. Dabei wird einem Phasendetektor oder einem Phasenfrequenzdetektor 1 ein Referenzsignal a, welches beispielsweise mit einem Quarzoszillator erzeugt werden kann, und ein Rückkopplungssignal b zugeführt. Der Phasenfrequenzdetektor 1 erzeugt daraus ein Phasendifferenzsignal, welches von einem Schleifenfilter 2 gefiltert wird, so dass ein Steuersignal zur Ansteuerung eines spannungsgesteuerten Oszillators 3 entsteht. Der spannungsgesteuerte Oszillator 3 gibt abhängig von dem ihm zugeführten Steuersignal ein Sendetaktsignal c aus, welches über einen Frequenzteiler 5 als Rückkopplungssignal b wiederum dem Phasenfrequenzdetektor 1 zugeführt wird. Eine derartige Phasenregelschleife erzeugt ein Sendetaktsignal c mit einer Frequenz, welche um einen bestimmten Faktor größer ist als eine Frequenz des Referenzsignals a, wobei der bestimmte Faktor dem Teilungsfaktor des Frequenzteilers 5 entspricht.
Ein typischer Aufbau zur Taktrückgewinnung in einer Empfangsvorrichtung ist in 11 schematisch dargestellt. Ein Phasendetektor 47 vergleicht die Phase eines eingehenden Datensignals t mit derjenigen eines Rückkopplungssignals u und gibt wiederum ein Phasendifferenzsignal an ein Schleifenfilter 48 aus, welches ein Steuersignal für einen spannungsgesteuerten Oszillator 49 erzeugt. Dessen Ausgangssignal u wird dann zum Abtasten und Demultiplexen der Daten sowie als Rückkopplungssignal für die Phasenregelschleife verwendet.
Eine Sende- und Empfangsvorrichtung („Transceiver") enthält sowohl die in 10 als auch die in 11 dargestellte Vorrichtung.
Wenn dann, wie im Allgemeinen der Fall, das Sendetaktsignal c und das Empfangstaktsignal u nicht synchron sind, kann dies zu einer Wechselwirkung zwischen den spannungsgesteuerten Oszillatoren 3, 49 und somit möglicherweise zu einer Schwebung und zu erhöhtem Rauschen in dem spannungsgesteuerten Oszillator 3 des Sendeteils führen. Zudem führt die in 11 gezeigte Implementierung der Taktrückgewinnung bei hohen Taktraten zu Schwierigkeiten bei der Rauschunterdrückung, zu einem relativ hohen Stromverbrauch und zu hohen Anforderungen an Bauteiltoleranzen.

Derartige Vorrichtungen mit zwei Oszillatoren sind beispielsweise aus der DE 101 50 536 A1 , der EP 1 170 874 A1 oder der DE 696 30 478 T2 bekannt.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Vorrichtung zur Erzeugung eines Sendetaktsignals und eines Empfangstaktsignals bereitzustellen, bei der eine Wechselwir kung zwischen Oszillatoren nicht auftreten kann und welche einfach zu realisieren ist.

Gelöst wird diese Aufgabe durch die im Anspruch 1 angegebenen Merkmale.

Erfindungsgemäß wird eine Vorrichtung zum Erzeugen eines Sendetaktsignals und eines Empfangstaktsignals für eine Sendeund Empfangsvorrichtung angegeben, welche Oszillatormittel zum Erzeugen eines Taktsignals und Mittel zum Erzeugen eines Sendetaktsignals aus dem Taktsignal umfasst. Zusätzlich umfasst die erfindungsgemäße Vorrichtung Phasenanpassungsmittel, welche mit den Oszillatormitteln verschaltet sind und derart ausgestaltet sind, dass sie durch eine Phasenanpassung eines von dem Taktsignal abgeleiteten Signals an eine Phase eines von einem Empfangssignal der Sende- und Empfangseinrichtung abgeleiteten weiteren Empfangssignals das Empfangstaktsignal erzeugen.

Die Oszillatormittel können dabei insbesondere einen spannungsgesteuerten Oszillator umfassen.

Dies bedeutet, dass die erfindungsgemäße Vorrichtung nur einen Oszillator umfasst und das Empfangstaktsignal durch eine Phasenanpassung eines im Wesentlichen von den Oszillatormitteln erzeugten Signals erzeugt wird.

Das von dem Taktsignal abgeleitete Signal kann beispielsweise das Sendetaktsignal selber sein. Die Mittel zum Erzeugen eines Sendetaktsignals aus dem Taktsignal können einen Taktteiler umfassen, um eine Taktrate des Taktsignals auf eine gewünschte Taktrate des Sendetaktsignals zu reduzieren.

Die Oszillatormittel sind vorteilhafterweise in eine erste Phasenregelschleife eingebettet. Dabei können die Oszillatormittel einen Grobregelungseingang für ein Grobregelungssignal und einen Feinregelungseingang für ein Feinregelungssignal zum Einstellen einer Taktrate des Taktsignals umfassen. Ein geeigneter Oszillator mit einer Grobregelung und einer Feinregelung ist z. B. aus der DE 103 38 092 A1 bekannt. Derartige Oszillatoren haben insbesondere den Vorteil, dass mit ihnen eine rauscharme Phasenregelschleife möglich ist.

Wird ein solcher Oszillator verwendet, werden bei einer Initialisierung der Phasenregelschleife bevorzugt folgende Schritte durchgeführt:

– Setzen des Feinregelungssignals auf einen minimalen Wert
– Setzen des Grobregelungssignals auf einen minimalen Wert
– schrittweises Erhöhen des Grobregelungssignals, bis ein von dem Taktausgangssignal abgeleitetes Rückkopplungssignal der ersten Phasenregelschleife eine höhere Frequenz aufweist als ein Referenzsignal der ersten Phasenregelschleife
– Speichern eines so erhaltenen Wertes des Grobregelungssignals als ersten Referenzwert
– Setzen des Feinregelungssignals auf einen maximalen Wert
– Setzen des Grobregelungssignals auf einen maximalen Wert
– schrittweises Erniedrigen des Grobregelungssignals, bis das Rückkopplungssignal der ersten Phasenregelschleife eine niedrigere Frequenz aufweist als das Referenzsignal der ersten Phasenregelschleife
– Speichern eines so erhaltenen Wertes des Grobregelungssignals als zweiten Referenzwert
– Setzen des Grobregelungssignals auf einen Durchschnittswert aus dem ersten Referenzwert und dem zweiten Referenzwert.

Durch diese Initialisierung wird das Grobregelungssignal auf einen optimalen Startwert eingestellt. Diese Initialisierung kann prinzipiell für jeden Oszillator mit Grob- und Feinregelung verwendet werden.

Bevorzugt umfasst das von dem Taktsignal abgeleitete Signal zwei um 90° phasenverschobene Taktsignale, und die Phasenanpassungsmittel umfassen zwei Multiplizierer, denen je eines der zwei um 90° phasenverschobenen Taktsignale zuführbar ist. Die Multiplizierer sind dabei derart ausgestaltet, dass sie das ihnen jeweils zugeführte Taktsignal mit einem jeweiligen einstellbaren Faktor multiplizieren. Weiterhin umfassen in diesem Fall die Phasenanpassungsmittel einen Addierer zum Erzeugen des Empfangstaktsignals durch eine einfache Addition der multiplizierten Taktsignale. Auf diese Weise kann eine sehr einfache Phasenanpassung erfolgen.

Bevorzugt sind die Phasenanpassungsmittel in eine zweite Phasenregelschleife zur Regelung der Phasenanpassung des von dem Taktsignal abgeleiteten Signals an das Empfangssignal eingebettet, wobei die zweite Phasenregelschleife einen Phasendetektor umfasst, welcher derart ausgestaltet ist, dass er eine Phase des Empfangssignals mit einer Phase des Eingangstaktsignals vergleicht und abhängig von diesem Vergleich ein Phasendifferenzsignal ausgibt und die zweite Phasenregelschleife ein Schleifenfilter umfasst, welches derart ausgestaltet ist, dass es abhängig von dem Phasendifferenzsignal ein Steuersignal zur Steuerung der Phasenanpassungsmittel erzeugt. Dieses Steuersignal kann insbesondere zur Steuerung der Multiplizierer der oben beschriebenen Ausgestaltung der Phasenanpassungsmittel dienen.

Das Phasendifferenzsignal der zweiten Phasenregelschleife kann dabei insbesondere ein Signal mit drei Zuständen sein, wobei ein erster Wert des Signals ein Übereinstimmen der Phase des Eingangssignals mit der Phase des Eingangstaktsignals – innerhalb gewisser Grenzen – anzeigt oder anzeigt, dass kein Nachregeln der Phase des Eingangstaktsignals erforderlich ist bzw. vorgenommen werden soll, der zweite Wert ein Nacheilen der Phase des Eingangssignals bezüglich der Phase des Eingangstaktsignals anzeigt und der dritte Wert ein Vorauseilen der Phase des Eingangssignals bezüglich der Phase des Eingangstaktsignals anzeigt. Der erste Wert kann dabei insbesondere anzeigen, dass kein Datenübergang des Eingangssignals vorliegt, daher keine Phasenbeziehung ermittelt werden kann und somit kein Nachregeln vorgenommen werden soll.

Zu diesem Zweck kann der Phasendetektor der zweiten Phasenregelschleife Mittel zur Detektion eines Datenübergangs des Eingangssignals aufweisen, welche derart ausgestaltet sind, dass sie in Abhängigkeit vom Vorliegen eines Datenübergangs des Eingangssignals ein Datenübergangsanzeigesignal ausgeben, welches mit einem von Phasenvergleichsmitteln erzeugten Phasenvergleichssignal zu dem dem Schleifenfilter zuzuführenden Phasendifferenzsignal verknüpft, beispielsweise multipliziert wird.

Dem Schleifenfilter der zweiten Phasenregelschleife kann ein Demultiplexer zum Demultiplexen des dem Schleifenfilter zuzuführenden Signals vorgeschaltet sein.

Das Schleifenfilter der zweiten Phasenregelschleife selbst kann Begrenzungsmittel zum Begrenzen einer Steigung des dem Schleifenfilter zuzuführenden Signals, einen Integrator und/oder einen Dezimator umfassen.

Eine derartige Phasenregelschleife für Phasenanpassungsmittel kann prinzipiell auch für andere Anwendungen als eine Vor richtung zum Erzeugen eines Sendetaktsignals und eines Empfangstaktsignals verwendet werden.

Zum Feststellen, ob die erste Phasenregelschleife und/oder die zweite Phasenregelschleife eingeregelt ist, kann die jeweilige Phasenregelschleife eine Auswerteeinheit umfassen, wobei die Auswerteeinheit zumindest einen ersten Zähler und einen zweiten Zähler umfasst, wobei der erste Zähler einem Rückkopplungssignal der jeweiligen Phasenregelschleife und der zweite Zähler einem Referenzsignal der jeweiligen Phasenregelschleife zugeordnet ist, wobei der erste Zähler und der zweite Zähler derart ausgestaltet sind, dass sie in jeder Periode des ihnen zugeordneten Signals weiterzählen, und dass bei Erreichen eines vorgegebenen Wertes auf dem ersten oder dem zweiten Zähler der erste und der zweite Zähler anhalten und ein Auswertesignal an die Auswerteeinheit senden, wobei die Auswerteeinheit derart ausgestaltet ist, dass sie zu Beginn des Feststellens, ob die jeweilige Phasenregelschleife eingeregelt ist, den ersten Zähler und den zweiten Zähler auf einen festen gemeinsamen Wert setzt und dass sie bei Erhalt des Auswertesignals feststellt, dass die jeweilige Phasenregelschleife eingeregelt ist, wenn der Unterschied zwischen einem Wert des ersten Zählers und einem Wert des zweiten Zählers kleiner als ein vorgegebener erster Schwellenwert ist. Zusätzlich kann sie derart ausgestaltet sein, dass sie feststellt, dass die jeweilige Phasenregelschleife nicht eingeregelt ist, wenn der Unterschied zwischen dem Wert des ersten Zählers und dem Wert des zweiten Zählers größer als ein vorgegebener zweiter Schwellenwert ist, welcher insbesondere größer sein kann als der vorgegebene erste Schwellenwert. Durch die Verwendung von zwei unterschiedlichen Schwellenwerten kann auch dann eine stabile Regelung erzielt werden, wenn die Phasenregelschleife „gerade noch" eingeregelt ist.

Bevorzugt sind dabei die Zähler hardwaremäßig und die Auswerteeinheit softwaremäßig implementiert.

Eine derartige Auswerteeinheit eignet sich prinzipiell für jede Phasenregelschleife.

Die erfindungsgemäße Vorrichtung zum Erzeugen eines Sendetaktsignals und eines Empfangstaktsignals kann insbesondere in eine Sende- und Empfangsvorrichtung („Transceiver") eingebaut sein. Eine derartige Sende- und Empfangsvorrichtung weist bevorzugt ein Layout auf, bei welchem die Phasenanpassungsmittel im Wesentlichen zentral angeordnet sind. Dies ermöglicht kurze Wege für die Übertragung von Taktsignalen in der Sende- und Empfangsvorrichtung und ermöglicht es somit, eine Anzahl von benötigten Puffern zu reduzieren. Dies ist insbesondere dann vorteilhaft, wenn die Sende- und Empfangsvorrichtung als integrierte Schaltung in so genannter Flip-Chip-Packaging Technik ausgestaltet ist.

Ein Eingangsanschluss bzw. ein Ausgangsanschluss der Sende- und Empfangsvorrichtung können über eine erste Serienschaltung von zwei in einer ersten Richtung gepolten Dioden und über eine zweite Serienschaltung, welche zu der ersten Serienschaltung parallel geschaltet ist, von zwei in eine zweite Richtung entgegengesetzt zur ersten Richtung gepolten Diode mit einer Versorgungsspannung verschaltet sein, wobei die Dioden derart dimensioniert sind, dass sie während eines Normalbetriebs der Sende- und Empfangsvorrichtung ein Sperrverhalten aufweisen. Durch derartige Dioden kann ein Schutz vor elektrostatischen Entladungen erreicht werden, wobei die aus den Dioden bestehende Schutzschaltung eine relativ geringe parasitäre Kapazität aufweist. Falls der Eingangsanschluss und/oder der Ausgangsanschluss zwei Teilanschlüsse zum Zuführen bzw. zum Abgreifen eines differenziellen Signals aufweist, kann jeder der Teilanschlüsse mit der ersten Serienschaltung und der zweiten Serienschaltung gegen elektrostatische Entladungen geschützt sein.

Ein derartiger Schutz vor elektrostatischen Entladungen kann prinzipiell auch für andere Schaltungen verwendet werden.

Zum Verifizieren eines Schaltungsdesigns einer erfindungsgemäßen Vorrichtung zum Erzeugen eines Sendetaktsignals und eines Empfangstaktsignals wie oben beschrieben können Jitterbeiträge von Elementen in einem Pfad von den Oszillatormitteln zu einem Ausgangsanschluss oder Eingangsanschluss addiert werden, wobei die Jitterbeiträge als Standardabweichung von einer Gaussverteilung berechnet und mit der inversen kumulierten Verteilungsfunktion einer vorgegebenen Bitfehlerrate multipliziert werden, um einen Gesamtjitterwert zu bilden, wobei das Schaltungsdesign als verifiziert eingestuft wird, wenn der Gesamtjitterwert einen vorgegebenen Wert nicht überschreitet.

Der Schleifenfilter der zweiten Phasenregelschleife kann verifiziert werden, indem der Phasendetektor durch eine Faltung einer Hochfrequenzjitterverteilung eines dem Phasendetektor zugeführten Signals mit einer Phasentransferfunktion des Phasendetektors und durch eine Anwendung der sich aus der Faltung ergebenden Verstärkung um einen Nullpunkt des Phasendifferenzsignals linearisiert wird, die Verstärkung mit offener Regelschleife, ein Spitzenwert mit geschlossener Regelschleife und eine Bandbreite der Regelschleife überprüft wird, für einen gegebenen sinusförmigen Jitter überprüft wird, ob der Phasenanpassungsfehler der zweiten Phasenregelschleife weniger als einen Auflösungsschritt der Phasenanpassungsmittel beträgt und mittels einer Simulation der Phase über der Zeit für verschiedene Phasenjitter des Eingangssignals überprüft wird, ob eine Verteilung des Phasenanpassungsfehlers der Phasenregelschleife einer vorgegebenen Verteilung entspricht.

Die Erfindung wird im Folgenden anhand bevorzugter Ausführungsbeispiele unter Bezugnahme auf die beigefügte Zeichnung näher erläutert. Es zeigen:

1 ein Blockschaltbild eines erfindungsgemäßen Ausführungsbeispiels einer Vorrichtung zum Erzeugen eines Sendetaktsignals und eines Empfangstaktsignals,

2 ein Ausführungsbeispiel für einen erfindungsgemäßen Phaseninterpolator,

3 ein detailliertes Blockschaltbild einer Phasenregelschleife aus 1,

4 ein schematisches Ausführungsbeispiel für eine Sende- und Empfangsvorrichtung, welche die erfindungsgemäße Vorrichtung zum Erzeugen eines Sendetaktsignals und eines Empfangstaktsignals umfasst,

5 einen erfindungsgemäßen Ausgang der Sende- und Empfangsvorrichtung von 4,

6 einen erfindungsgemäßen Eingang der Sende- und Empfangsvorrichtung von 4,

7 eine Pufferstufe der Sende- und Empfangsvorrichtung von 4,

8 ein Graph, welcher das Entwerfen der Pufferstufe von 7 verdeutlicht,

9 eine schematische Darstellung einer herkömmlichen Übertragungsstrecke,

10 eine schematische Darstellung einer herkömmlichen Vorrichtung zum Erzeugen eines Sendetaktsignals, und

11 eine herkömmliche Vorrichtung zum Erzeugen eines Empfangstaktsignals.

In 1 ist eine erfindungsgemäße Vorrichtung zum Erzeugen eines Sendetaktsignals und eines Empfangstaktsignals dargestellt. Dabei werden ein Referenzsignal a, welches beispielsweise von einem (nicht gezeigten) Quarzoszillator erzeugt werden kann, und ein Rückkopplungssignal b einem Phasenfrequenzdetektor 1 zugeführt. Dieser erzeugt ein Phasendifferenzsignal oder Fehlersignal, welches einem ersten Schleifenfilter 2 zugeführt wird, welcher hieraus ein Steuersignal für einen spannungsgesteuerten Oszillator 3 erzeugt. Das von dem spannungsgesteuerten Oszillator 3 ausgegebene Taktsignal wird einem Frequenzteiler 4 zugeführt, welcher hieraus zwei um 90° versetzte Taktsignale c1 und c2 erzeugt, von denen das Taktsignal c1 als Sendetaktsignal c verwendet wird.
Die Taktsignale c1 und c2 werden auch als Quadraturtaktsignale bezeichnet. Das Taktsignal c2 wird einem weiteren Frequenzteiler 5 zugeführt, um das Rückkopplungssignal b zu erzeugen. Die Blöcke 1 bis 5 bilden dabei eine erste Phasenregelschleife 6, mit der der spannungsgesteuerte Oszillator 3 so geregelt wird, dass das Sendetaktsignal c bzw. die Taktsignale c1 und c2 eine Taktrate bzw. Taktfrequenz aufweisen, welche der um einen bestimmten Faktor, welcher einem Teilungsfaktor des Frequenzteilers 5 entspricht, multiplizierten Frequenz des Referenzsignals a entspricht.
Eine zweite Phasenregelschleife 12 dient zur Erzeugung eines Eingangstaktsignals bzw. zweier phasenversetzter Eingangstaktsignale e1, e2 aus den Taktsignalen c1, c2. Die Taktsignale c1, c2 werden zu diesem Zweck Phasenanpassungsmitteln 7 zugeführt. Zusätzlich kann ein Signal d, mit welchem ein fester Offset eingestellt wird, zugeführt werden. Der Offset kann insbesondere dazu verwendet werden, einen durch so genannte „bathtub-Messungen" zur Verifizierung der zweiten Phasenregelschleife 12 zu kompensieren.
Die Phasenanpassungsmittel 7 erzeugen gesteuert durch ein Steuersignal g aus den Taktsignalen c1, c2 Empfangstaktsigna le e1, e2, welche einer Abtasteinrichtung 8 zugeführt werden. In der Abtasteinrichtung 8 wird ein Empfangssignal f mit den Empfangstaktsignalen e1, e2 abgetastet. Zudem wird das Empfangssignal f bzw. ein hiervon abgeleitetes Signal und eines der Empfangstaktsignale e1, e2 an einen Phasendetektor 9 weitergeleitet, welcher einen Phasenunterschied zwischen dem ihm zugeführten Eingangstaktsignal und dem Empfangssignal f feststellt. Das von dem Phasendetektor 9 erzeugte Signal wird einem Demultiplexer 10 zum Herabsetzen einer Taktrate und dann einem zweiten, digitalen Schleifenfilter 11 zugeführt, welches das Steuersignal g ausgibt. Im eingeregelten Zustand der zweiten Phasenregelschleife 12 stimmen die Phasenlage der Eingangstaktsignale e1 und e2 mit einer Phasenlage des Empfangssignals f überein, wobei eine Taktrate der Eingangstaktsignale e1, e2 beispielsweise einer halben Taktrate des Empfangssignals f entspricht, um das Empfangssignal dann für ein Demultiplexen versetzt abzutasten.
In 2 ist ein Phaseninterpolator, wie er zur Erzeugung der Eingangstaktsignale e1 und e2 in den Phasenanpassungmitteln 7 verwendet werden kann, dargestellt. Die Taktsignale c1 und c2 werden dabei zwei Multiplizierern 13 zugeführt. Die Multiplizierer 13 multiplizieren das ihnen jeweils zugeführte Taktsignal c1 oder c2 mit einem für jeden Multiplizierer 13 unabhängig einstellbaren Faktor. Dieser Faktor wird für jeden der Multiplizierer 13 durch eine Auswerteeinheit 52 aus dem Steuersignal g bestimmt. Die Ausgänge der Multiplizierer 13 sind mit einem Addierer 14 verbunden, welcher die multiplizierten Taktsignale c1 und c2 addiert, um das Eingangstaktsignal e1 zu bilden. Für das Eingangstaktsignal e2 ist ein weiterer Phaseninterpolator 31 in den Phasenanpassungsmitteln 7 vorgesehen.
Die Multiplikation der Taktsignale c1 und c2 kann dabei mit diskreten Faktoren so erfolgen, dass eine Auflösung des Phaseninterpolators 1/32 einer vollen Periode 2Π beträgt. Eine derartige Auflösung ist für eine gute Leistung der Phasenan passungsmittel ausreichend und ist relativ einfach zu realisieren, eine höhere Auflösung würde zusätzliche Schaltkreise benötigen.
In 3 ist die zweite Phasenregelschleife 12 aus 1 näher dargestellt. Der Phasendetektor ist dabei in dem mit 9 bezeichneten gestrichelten Block detaillierter dargestellt. Dabei wird das Empfangssignal f und beispielsweise das Empfangstaktsignal e1 einer Phasendetektoreinheit oder Phasenvergleichsmitteln 53 zugeführt, welche ein Phasenvergleichssignal ermittelt und einem Analog-Digital-Wandler 15 zuführt. Der 1 Bit-Analog/Digital-Wandler 15 wandelt das Phasenvergleichssignal in einem Takt, welcher der Empfangsbandrate h entspricht, in ein Signal mit zwei Zuständen –1 und 1 um, wobei eine 1 bzw. –1 bedeutet, dass die Phase des Eingangstaktsignals e1 der Phase des Empfangssignals f voraus- bzw. nacheilt. Prinzipiell wäre auch ein Analog/Digital-Wandler 15 mit höherer Auflösung, beispielsweise ein 1,5 Bit-Wandler, denkbar, welcher als zusätzlicher Zustand des Phasenvergleichssignals den Wert 0 ausgeben kann, um anzuzeigen, dass die Phase des Eingangstaktsignals e1 und des Eingangssignals f im Wesentlichen übereinstimmt.
Zudem wird das Empfangssignal f einer Analog-Digital-Wandlungseinheit 16 zugeführt, welche beim Vorhandensein eines Datenübergangs („Data Transition") in dem Empfangssignal f eine 1 und andernfalls eine 0 ausgibt. Sowohl der Analog-Digital-Wandler 15 als auch die Analog-Digital-Wandlungseinheit 16 bewirken eine Signalverzögerung und weisen die Übertragungsfunktion z^–1 auf. Die so erzeugten Signale werden mit einem Multiplizierer 17 multipliziert. Das so entstehende Signal kann dann die drei möglichen Zustände 1, –1 und 0 annehmen, wobei die 0 dann bedeutet, dass keine Nachregelung der Phase des Eingangstaktsignals vorgenommen wird, da mangels Datenübergang des Eingangssignals f keine „brauchbare" Phasendifferenz feststellbar ist. Dieses Signal wird dann einem Demultiplexer 10 zugeführt, welcher sie ent sprechend der Empfangsbandrate h demultiplext. Der Demultiplexer weist eine Übertragungsfunktion von
wobei n ein Demultiplexverhältnis darstellt und beispielsweise 16 beträgt. Das so gedemultiplexte Signal wird einem Begrenzer 18 zugeführt, welcher eine Steigung des Signals begrenzt. Zu diesem ist ein Integrator mit einer Übertragungsfunktion
in Serie geschaltet, welcher mit einem Takt i entsprechend dem Demultiplexverhältnis n betrieben wird. Dem Integrator folgt eine Dezimator mit einem Dezimationsverhältnis 1 / m mit m = 32. Begrenzer 18, Integrator 19 und Dezimator 20 bilden das zweite digitale Schleifenfilter 11, dessen Ausgangssignal g die Phasenanpassungsmittel 7 ansteuert. Zur Vereinfachung ist hier nur Pfad für das Empfangstaktsignal e1 dargestellt.
Der spannungsgesteuerte Oszillator 3 aus 1 kann eine Grobregelung und eine Feinregelung aufweisen, in diesem Fall werden von dem ersten Schleifenfilter 2 zwei Signale, ein Grobregelungssignal und ein Feinregelungssignal, an den spannungsgesteuerten Oszillator 3 ausgegeben. Dies ist besonders vorteilhaft, um eine rauscharme erste Phasenregelschleife 6 zu ermöglichen. Ein Grobregelungssignal zur Grobregelung des spannungsgesteuerten Oszillators 3 wird dabei vorzugsweise so gewählt, dass es während der folgenden Regelung möglichst unverändert bleiben kann. Dazu kann eine Steuereinheit 50 das folgende Verfahren ausführen:

1. Setzen der Feinregelung auf eine minimale Frequenz, wobei das Feinregelungssignal beispielsweise mit einem Digital-Analog-Wandler oder einer Ladungspumpe erzeugt werden kann.
2. Erhöhen des Grobregelungssignals ausgehend von einer Einstellung für die niedrigste Frequenz, bis die Frequenz des Rückkopplungssignals b über der Frequenz des Referenzsignals a liegt. Der entsprechende Wert des Grobregelungssignals wird als erster Referenzwert gespeichert.
3. Setzen der Feinregelung auf ihre maximale Frequenz.
4. Verringern des Grobregelungssignals von einer Einstellung für die maximale Frequenz, bis das Rückkopplungssignal b eine kleinere Frequenz als das Referenzsignal a aufweist. Der entsprechende Wert für das Grobregelungssignals wird als zweiter Referenzwert gespeichert.
5. Als optimaler Signalwert des Grobregelungssignals wird ein Wert in der Mitte zwischen dem ersten und dem zweiten Referenzwert verwendet.

Ferner ist es wichtig, feststellen zu können, ob die erste Phasenregelschleife 6 bzw. die zweite Phasenregelschleife 12 eingeregelt ist. Dazu können die Phasendetektoren 1 bzw. 9 zusätzlich Auswerteeinheiten umfassen. Die Funktion einer derartigen Auswerteeinrichtung wird im Folgenden am Beispiel der ersten Phasenregelschleife 6 beschrieben, sie ist auf die zweite Phasenregelschleife 12 übertragbar.
Um feststellen zu können, ob die erste Phasenregelschleife 6 eingeregelt ist, sind in dem Phasendetektor 1 zwei Zähler vorgesehen, wobei ein erster der Zähler dem Referenzsignal a und ein zweiter der Zähler dem Rückkopplungssignal b zugeordnet ist. Beide Zähler werden auf einen festen Werte gesetzt und zählen in jeder Taktperiode des ihnen zugeordneten Signals um eins herunter. Sobald einer der Zähler den Wert 0 erreicht, sendet der jeweilige Zähler einen Interrupt, welcher bewirkt, dass beide Zähler angehalten werden. Die in dem Phasendetektor integrierte Auswerteeinheit vergleicht den Wert des Zählers, welcher den Wert 0 noch nicht erreicht hat, mit einem vorgegebenen Schwellenwert. Ist der Wert des Zählers kleiner als der Schwellenwert, ist die Phasenregelschleife innerhalb der erforderlichen Genauigkeit eingeregelt.
Um feststellen zu können, ob nach einer Einregelung der eingeregelte („eingelockte") Zustand wieder verloren geht, kann das Verfahren nochmals angewendet werden, wobei hierbei bevorzugt die Phasenregelschleife als nicht mehr eingeregelt angenommen wird, wenn der Wert des Zählers, welcher nicht 0 ist, einen zweiten Schwellenwert überschreitet, wobei der zweite Schwellenwert größer als der erste Schwellenwert ist. Hierdurch kann ein ständiges Hin- und Herspringen zwischen einer Anzeige eines eingeregelten und eines nicht eingeregelten Zustands durch ein Hystereseverhalten der Auswerteeinheit verhindert werden.
Selbstverständlich kann auch ein anderer Zähler als 0 für das Auslösen des Interrupts verwendet werden, in diesem Fall muss die Differenz zwischen den Werten der beiden Zähler gebildet werden.
Durch Festlegen des Startwertes der beiden Zähler wird eine Messdauer und eine Genauigkeit der Messung festgelegt.
In 4 ist eine Sende- und Empfangsvorrichtung („Transceiver") dargestellt, welche die beschriebene Vorrichtung zur Erzeugung eines Sendetaktsignals und eines Empfangstaktsignals umfasst. Aus Gründen der Übersichtlichkeit sind nicht alle Leitungen und Elemente der bisher beschriebenen Vorrichtung dargestellt.
In der Mitte der Sende- und Empfangsvorrichtung ist die Phasenanpassungseinrichtung 7 vorgesehen. Sie umfasst, wie beschrieben, zwei Phaseninterpolatoren 13. Zudem sind Puffer 21 zur Kommunikation mit anderen Schaltungsteilen vorgesehen. Weiterhin ist schematisch die erste Phasenregelschleife 6 dargestellt, welche in dieser Realisierung ebenfalls Puffer 21 für die Ausgabe der entsprechenden Taktsignale c1 und c2 aufweist. Bei der dargestellten Sende- und Empfangseinrichtung wird eine empfangenes Eingangssignal j von einem Empfangsteil 22, welches eine Kette von Verstärkern 23 enthält, verstärkt, so dass das schon erläuterte Empfangssignal f erhalten wird. Dieses wird mittels der von der Phasenanpassungseinrichtung erzeugten Eingangstaktsignalen in einer Demultiplexereinheit 26 abgetastet. Die Demultiplexereinheit 46 enthält dabei Demultiplexer, welche als Latches 24 ausgebildet sein können, sowie Taktteiler 25. In der Tat wird die Demultiplexereinheit 26 im Allgemeinen einen ganzen Demultiplexerbaum zum schrittweisen Heruntersetzen der Taktfrequenz umfassen, dies ist durch die gestrichelten Linien angedeutet.
Das von der ersten Phasenregelschleife 6 erzeugte Sendetaktsignal wird in einem Sendeteil 27 zum Erzeugen eines Sendesignals k verwendet. Der Sendeteil 27 umfasst dabei einen Puffer 21, einen Verstärker 23, einen Multiplexer 28 und zwei Treiberstufen 29 und 30.
Das Layout von 4 entspricht von der räumlichen Anordnung her einem tatsächlichen bevorzugten Schaltungslayout insbesondere bei Realisierung der Sende- und Empfangsvorrichtung als integrierte Schaltung in so genannter „Flip Chip Packaging"-Technik, da hier Wege für die Taktsignale kurz gehalten werden können und somit nur wenige Pufferstufen 21 notwendig sind.
Ein Eingangsanschluss zum Zuführen des Eingangssignals j und ein Ausgangsanschluss zum Abgreifen des Ausgangssignals k der Schaltung von 4 sollten dabei vor elektrostatischen Entladungen (ESD, Electrostatic Discharge) geschützt werden, um eine mögliche Zerstörung oder Beeinträchtigung der Schaltung durch elektrostatische Entladungen zu verhindern.
In 5 ist ein Ausführungsbeispiel einer derartigen ESD-Schutzschaltung für den Ausgangsanschluss der Schaltung von 4 dargestellt. Das Ausgangssignal k ist dabei ein differenzielles Signal mit Teilsignalen k1 und k2. Es wird in der Sendeeinheit 27 von einem letzten Puffer, bestehend aus einer Stromquelle 32, einem Differenzpaar von Transistoren 33 und Lastwiderständen 34, aus einem differenziellen Signal 11, 12 erzeugt. Der Puffer ist dabei als herkömmlicher Differenzverstärker in emittergekoppelter Logik (Current Mode Logic) ausgestaltet, wie aus 5 ersichtlich. Das Bezugszeichen 36 bezeichnet dabei eine Versorgungsspannung, beispielsweise die positive Versorgungsspannung VDD. Die Teilsignale k1 und k2 werden zwischen den Transistoren 33 und den Lastwiderständen 34 abgegriffen. Zum ESD-Schutz sind für jede der beiden Teilsignalleitungen für die Signale k1 und k2 zwei parallele Schaltungspfade mit jeweils zwei hintereinander geschalteten Dioden 35 vorgesehen, wobei die Dioden in einem Schaltungspfad in die eine Richtung und in dem jeweiligen anderen Schaltungspfad in die andere Richtung gepolt sind. Die Dioden 35 sind dabei derart dimensioniert, dass sie sich bei einem Normalbetrieb der Schaltung, das heißt bei der normalen relativ niedrigen Aussteuerung der Teilsignale k1 und k2, sich in einem Sperrzustand befinden. Wenn jedoch eine elektrostatische Entladung auf den Ausgangsanschluss wirkt, wird die entsprechend gepolte Hintereinanderschaltung von Dioden 35 leitend und leitet die Entladung auf die Versorgungsspannung 36 ab. Eine derartige ESD-Schutzschaltung weist eine niedrigere Impedanz auf, eine parasitäre Kapazität am Ausgang wird somit minimiert, was eine Verlustleistung optimiert.
In 6 ist eine ähnliche Schaltung zum ESD-Schutz eines Eingangsanschlusses für das Eingangssignal j, welches wiederum ein differenzielles Signal mit Teilsignalen j1 und j2 ist, dargestellt. Wiederum werden Serienschaltungen von zwei hintereinander geschalteten Dioden 35 verwendet, um einen eventuell auftretenden Spannungspuls auf die Versorgungsspannung 36 abzuleiten. Die Verschaltung und Dimensionierung der Dioden ist dabei analog der in 5 gezeigten.
Die Eingangssignale j1, j2 werden zunächst von einer ersten Pufferstufe verarbeitet, welche aus zwei Stromquellen 39, einem Differenzpaar von Transistoren 37 und Lastwiderständen 38 aufgebaut sind, welche wie in 6 gezeigt verschaltet sind. Im Unterschied zu dem Puffer aus 5 liegen die Transistoren 37 des Differenzpaares auf einer gemeinsamen Gatespannung 51, und die Teilsignale j1, j2 werden zwischen eine jeweilige Stromquelle und den jeweiligen Transistor zugeführt. Durch diese Schaltung kann ein hoher Serienwiderstand vermieden werden. Zusammen mit der niedrigen parasitären Kapazität der ESD-Schutzschaltung ergibt dies eine geringe Bandbegrenzung und daher einen niedrigen datenabhängigen Jitter.
Im Folgenden soll noch auf Möglichkeiten zur Verifikation bzw. zum Entwurf einer derartigen erfindungsgemäßen Schaltung eingegangen werden.
Zunächst ist es wichtig sicherzustellen, dass eine Schaltung wie die Schaltung aus 4 gestellte Anforderungen an den Jitter erfüllt. Die kritischen Pfade bezüglich des Jitters geht dabei von dem Eingangsanschluss zu dem spannungsgesteuerten Oszillator 3 und von dem spannungsgesteuerten Oszillator 3 zu dem Ausgangsanschluss. Der Jitterbeitrag jedes Blocks bzw. jedes Elements in dem jeweiligen kritischen Pfad wird berechnet, beispielsweise durch eine Simulation. Dabei werden Jitterbeiträge, welche aus Phasenrauschen, Bauelementabweichungen, Jitter aufgrund der begrenzten Auflösung des Phaseninterpolators, Stromversorgungsrauschen, Common-Mode-Rauschen, Layoutabweichungen, Phasenanpassungsfehler beispielsweise zwischen benachbarten Taktpfaden und so genannte Einstellungs- und Halteunsicherheiten in der Abtasteinrichtung (Setup and Hold Uncertainties) berücksichtigt. Bis auf das Phasenrauschen sind alle diese Beiträge begrenzter deterministischer Jitter. Alle diese deterministischen Beiträge werden als quadratische Standardabweichungen von einer Gauss-Verteilung linear addiert und mit der inversen kumulativen Verteilungsfunktion einer geforderten Bitfehlerrate multipliziert, beispielsweise mit 2 × 7 für eine Bitfehlerrate von 1 × 10^–12. Auch zufälliger Jitter kann berücksichtigt werden, dieser wird bevorzugt nicht linear, sondern als quadratisch mit anschließendem Wurzelziehen (root mean square) addiert Kritische Elemente sind dabei insbesondere der spannungsgesteuerte Oszillator selber, verschiedene Puffer 21 aus 4, die Phaseninterpolatoren 31 und die Abtasteeinrichtung. Zudem tragen auch die Treiberstufen 29, 30 der Sendeeinheit zum Jitter bei. Das Schaltungsdesign wird akzeptiert, wenn der Gesamtjitter des jeweiligen kritischen Pfades innerhalb eines vordefinierten Bereichs liegt.
Ein weiterer kritischer Block ist die zweite Phasenregelschleife 12, welche in 3 dargestellt ist. Da sowohl der Phasendetektorblock 8, 9 als auch das Schleifenfilter 11 nicht linear arbeitet, können hier keine Standardanalyseverfahren angewendet werden. Zur Verifikation dieser zweiten Phasenregelschleife 12 wird das folgende Verfahren verwendet:

1. Für ein maximales erlaubtes Phasendifferenzsignal am Eingang des Begrenzers 18, welches aus der Vorwärtsschleifenverstärkung berechnet wird, wird überprüft, ob dieses maximal erlaubte Phasendifferenzsignal einer erforderlichen Begrenzung entspricht, welche durch Jitter und Frequenzoffseterfordernisse erzeugt wird.
2. Der nichtlineare Phasendetektor wird durch eine Faltung der Hochfrequenzjitterwahrscheinlichkeitsverteilungsfunktion des eingehenden Signals f mit der Phasentransferfunktion des Phasendetektors linearisiert, wobei die sich aus der Faltung ergebende lineare Verstärkung um den Punkt mit Phasenfehler 0 für die Linearisierung verwendet wird.
3. Die z-transformierte Übertragungsfunktion aller Blöcke des Schleifenfilters 11 wird in die s-Domäne (Signaldomäne) transformiert.
4. Die Verstärkung mit offener Regelschleife, ein Spitzenwert mit geschlossener Regelschleife und die 3dB-Bandbreite werden überprüft.
5. Ein Phasenanpassungsfehler der Phasenregelschleife für einen gegebenen sinusförmigen Jitter wird daraufhin überprüft, ob er geringer als ein Bit Auflösung des Phaseninterpolators 7 ist, um eine Stabilität der Phasenregelschleife 12 zu gewährleisten.
6. Mittels einer Simulation der Phase über der Zeit wird die Phasenfehlerwahrscheinlichkeitsverteilungsfunktion für verschiedene Eingangsphasenjitter, welcher definierten Systemerfordernissen entspricht, gemessen. Damit können die effektive Bandbreite, ein diskreter Phasenanpassungsfehler und Stabilitätserfordernisse überprüft werden.

Schließlich ist es auch wichtig, die Pufferstufen 21 aus 4 optimal zu dimensionieren. Den Aufbau einer derartigen Pufferstufe, wie sie für die Taktverteilung und im Empfängerteil verwendet wird, ist in 7 gezeigt. Die 7 zeigt eine Pufferstufe in emittergekoppelter Logik mit einer Stromquelle 40, einem Differenzpaar von NMOS-Transistoren 51 und Lastwiderständen 42. Bezugszeichen 36 bezeichnet wiederum die positive Versorgungsspannung VDD. Die Pufferstufe stellt also einen Differenzverstärker dar. Der Pufferstufe wird ein differenzielles Eingangssignal mit Teilsignalen Vin+, Vin– zugeführt, und es wird ein differenzielles Ausgangssignal mit Teilsignalen Vout+, Vout– abgegriffen.
Diese Pufferstufe muss derart optimiert werden, dass jede Pufferstufe eine Verstärkung größer 1 für Taktsignale und möglichst optimale Verstärkung für Empfangssignale aufweist, einen möglichst geringen Jitter aufgrund einer Bandbegrenzung aufweist und eine minimale Größe und einen minimalen Stromverbrauch aufweist. Zudem sollten möglichst wenig derartige Puffer verwendet werden müssen, was teilweise, wie bereits dargestellt, durch ein Schaltungslayout wie in 4 erreicht werden kann. Dazu wird die Pufferstufe simuliert, wobei eine Kanalbreite der NMOS-Transistoren 51 und ein Skalie rungsfaktor der gesamten Pufferstufe variiert wird, wobei der Skalierungsfaktor die Größe der Pufferstufe im Verhältnis zu einem Testpuffer, welcher durch die Pufferstufe angesteuert wird, definiert wird.
Der Aussteuerungssignalbereich der Signale Vin, Vout wird als gleich der Schwelle des NMOS-Transistors 51 angenommen. Die Dimensionierung der der NMOS-Transistoren 51 wird dann für diesen Aussteuerungssignalbereich so bestimmt, dass sie einen gegebenen Strom der Stromquelle 40 schalten können. Die Größe der Lastwiderstände 42 ergibt sich als Verhältnis der Aussteuerung zu dem Strom.
Der Puffer wird, wie in 8 gezeigt, für verschiedene Kanalbreiten und verschiedene Skalierungsfaktoren simuliert, wobei das Ergebnis in 8 als Verstärkung 41 über einer Bandbegrenzung 40 angetragen ist. Ein Pfeil w zeigt dabei steigende Kanalbreite, beispielsweise von 5 μm bis 18 μm, und ein Pfeil n steigenden Skalierungsfaktor, beispielsweise von 0,8 bis 2,4 in Schritten von 0,2, an. Für Puffer in einer Taktleitung wird eine maximale Bandbegrenzung von 0,95 angenommen, was einen maximalen Skalierungsfaktor von 2 ergibt, wenn eine Verstärkung von 1 erreicht werden soll. Für Puffer in einem Empfangspfad wird eine maximale Bandbegrenzung von 0,90 erlaubt, was etwas mehr Jitter gestattet. Für einen Skalierungsfaktor von 1 ergibt sich dann eine maximale Verstärkung von 1,4 ergibt.
Selbstverständlich sind die dargestellten Schaltungen nur als Ausführungsbeispiel zu verstehen. Insbesondere können verschieden Elemente wie beispielsweise die ESD-Schutzschaltungen oder das Verfahren zum Feststellen eines Einregelns einer Phasenregelschleife auch unabhängig von der dargestellten Sende- und Empfangsvorrichtung verwendet werden.

Claims

Vorrichtung zum Erzeugen eines Sendetaktsignals (c, c1, c2) und eines Empfangstaktsignals (e1, e2) für eine Sende- und Empfangsvorrichtung, mit Oszillatormitteln (3) zum Erzeugen eines Taktsignals, mit Mitteln (4) zum Erzeugen eines Sendetaktsignals (c, c1, c2) aus dem Taktsignal, gekennzeichnet durch, Phasenanpassungsmittel (7; 31), welche mit den Oszillatormitteln (3) verschaltet sind und derart ausgestaltet sind, dass sie durch eine Phasenanpassung eines von dem Taktsignal abgeleiteten Signals (c1, c2) an eine Phase eines von einem Empfangssignal (j) der Sende- und Empfangsvorrichtung abgeleiteten weiteren Empfangssignals (f) das Empfangstaktsignal (e1, e2) erzeugen.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Oszillatormittel einen spannungsgesteuerten Oszillator (3) umfassen.
Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Oszillatormittel (3) in eine erste Phasenregelschleife (6) eingebettet sind.
Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass die Oszillatormittel (3) einen Grobregelungseingang für ein Grobregelungssignal und einen Feinregelungseingang für ein Feinregelungssignal zum Einstellen einer Frequenz des Taktsignals umfassen, dass die Vorrichtung weiterhin Steuermittel (50) umfasst, welche derart ausgestaltet sind, dass sie zur Initialisierung der Oszillatormittel (3) bei einem Start der ersten Phasenregelschleife (6) folgende Schritte durchführen: – Setzen des Feinregelungssignals auf einen minimalen Wert, – Setzen des Grobregelungssignals auf einen minimalen Wert, – Schrittweises Erhöhen des Grobregelungssignals, bis ein von dem Taktausgangssignal abgeleitetes Rückkopplungssignal (b) der ersten Phasenregelschleife eine höhere Frequenz aufweist als ein Referenzsignal (a) der ersten Phasenregelschleife (6) – Speichern eines so erhaltenen Wertes des Grobregelungssignals als ersten Referenzwert, – Setzen des Feinregelungssignals auf einen maximalen Wert, – Setzen des Grobregelungssignals auf einen maximalen Wert, – Schrittweises Erniedrigen des Grobregelungssignals, bis das Rückkopplungssignal (b) der ersten Phasenregelschleife (6) eine niedrigere Frequenz aufweist als das Referenzsignal (a) der ersten Phasenregelschleife (6), – Speichern eines so erhaltenen Wertes des Grobregelungssignals als zweiten Referenzwert, und – Setzen des Grobregelungssignals auf einen Durchschnittswert aus dem ersten Referenzwert und dem zweiten Referenzwert.
Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Mittel zum Erzeugen des Sendetaktsignals (c, c1, c2) einen Taktteiler (4) umfassen.
Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das von dem Taktsignal abgeleitete Signal zwei um 90° phasenverschobene Taktsignale (c1, c2) umfasst, dass die Phasenanpassungsmittel (7; 31) zwei Multiplizierer (13) umfassen, denen je eines der zwei um 90° phasenverschobenen Taktsignale (c1, c2) zugeführt ist, dass die Multiplizierer (13) derart ausgestaltet sind, dass sie das ihnen jeweils zugeführte Taktsignal (c1, c2) mit einem jeweiligen einstellbaren Faktor multiplizieren, und dass die Phasenanpassungsmittel (7; 31) weiterhin einen Addierer (14) zum Erzeugen des Empfangstaktsignals (e1, e2) durch Addition der beiden mit dem jeweiligen Faktor multiplizierten um 90° phasenverschobenen Taktsignale umfassen.
Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Phasenanpassungsmittel (7; 31) eine Phasenauflösung von 2Π/32 Periode aufweisen.
Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Phasenanpassungsmittel (7) derart ausgestaltet sind, dass sie ein weiteres Empfangstaktsignals (e2) erzeugen, welches zu dem Empfangstaktsignal (e1) phasenverschoben ist.
Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Phasenanpassungsmittel (7) in eine zweite Phasenregelschleife (12) zur Regelung der Phasenanpassung des von dem Taktsignal abgeleiteten Signals (c1, c2) an das Empfangssignal (f) eingebettet sind, dass die zweite Phasenregelschleife (12) einen Phasendetektor (9) umfasst, welcher derart ausgestaltet ist, dass er eine Phase des Empfangssignals (f) mit einer Phase des Eingangstaktsignals (e1, e2) vergleicht und abhängig von diesem Vergleich ein Phasendifferenzsignal ausgibt, und dass die zweite Phasenregelschleife (12) ein Schleifenfilter (11) umfasst, welches derart ausgestaltet ist, dass es abhängig von dem Phasendifferenzsignal ein Steuersignal (g) zur Steuerung der Phasenanpassungsmittel (7) erzeugt.
Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass der Phasendetektor (9) derart ausgestaltet ist, dass er das Phasendifferenzsignal mit einem ersten Wert, einem zweiten Wert oder einem dritten Wert ausgibt, wobei der erste Wert anzeigt, dass kein Nachregeln der Phase des Eingangstaktsignals vorzunehmen ist, wobei der zweite Wert ein Nacheilen der Phase des Eingangssignals (f) bezüglich der Phase des Eingangstaktsignals (e1, e2) anzeigt, und wobei der dritte Wert ein Vorauseilen der Phase des Eingangssignals (f) bezüglich der Phase des Eingangstaktsignals (e1, e2) anzeigt.
Vorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass der Phasendetektor (9) Phasenvergleichsmittel (53, 15) zur Erzeugung eines Phasenvergleichssignals, welches eine relative Phasenlage des Eingangstaktsignals (e1) und des Eingangssignals (f) anzeigt, Mittel (16) zur Detektion eines Datenübergangs im Eingangssignal (f), welche derart ausgestaltet sind, dass sie in Abhängigkeit von einer Detektion eines Datenübergangs im Eingangssignal (f) ein Datenübergangsanzeigesignal ausgeben, und Verknüpfungsmittel (17) zum Verknüpfen des Datenübergangsanzeigesignals mit dem Phasenvergleichssignal zu dem dem Schleifenfilter (11) zuzuführenden Phasendifferenzsignal umfasst.
Vorrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass dem Schleifenfilter ein Demultiplexer (10) zum Demultiplexen eines dem Schleifenfilter (11) zuzuführenden Signals vorgeschaltet ist.
Vorrichtung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass das Schleifenfilter (11) Begrenzungsmittel (18) zum Begrenzen einer Steigung eines dem Schleifenfilter zuzuführenden Signals umfasst.
Vorrichtung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, dass das Schleifenfilter (11) einen Integrator (19) umfasst.
Vorrichtung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, dass das Schleifenfilter (11) einen Dezimator (20) umfasst.
Vorrichtung nach Anspruch 3 oder 9 und nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Vorrichtung eine Auswerteeinheit (1, 8) zum Feststellen, ob die erste Phasenregelschleife (6) und/oder die zweite Phasenregelschleife (12) eingeregelt ist, umfasst, wobei die Auswerteeinheit (1, 8) mindestens einen ersten Zähler und einen zweiten Zähler umfasst, wobei der erste Zähler einem Rückkopplungssignal (b, e1) der jeweiligen Phasenregelschleife und der zweite Zähler einem Referenzsignal (a, f) der jeweiligen Phasenregelschleife (6, 12) zugeordnet ist, wobei der erste Zähler und der zweite Zähler derart ausgestaltet sind, dass sie in jeder Periode des ihnen zugeordneten Signals (b, e1, a, f) weiterzählen und dass bei Erreichen eines vorgegebenen Wertes anhalten und ein Auswertesignal an die Auswerteeinheit (1, 8) senden, wobei die Auswerteeinheit (1, 8) derart ausgestaltet ist, dass sie zu Beginn des Feststellens, ob die jeweilige Phasenregelschleife (6, 12) eingeregelt ist, den ersten Zähler und den zweiten Zähler auf einen gemeinsamen Wert setzt und dass sie bei Erhalt des Auswertesignals feststellt, dass die jeweilige Phasenregelschleife (6, 12) eingeregelt ist, wenn der Unterschied zwischen einem Wert des ersten Zählers und einem Wert des zweiten Zählers kleiner als ein vorgegebener erster Schwellenwert ist.
Vorrichtung nach Anspruch 16, dadurch gekennzeichnet, dass die Auswerteeinheit (1, 8) derart ausgestaltet ist, dass sie bei Erhalt des Auswertesignals feststellt, dass die jeweilige Phasenregelschleife (6, 12) nicht eingeregelt ist, wenn der Unterschied zwischen dem Wert des ersten Zählers und dem Wert des zweiten Zählers größer als ein vorgegebener zweiter Schwellenwert ist.
Vorrichtung nach Anspruch 16 oder Anspruch 17, dadurch gekennzeichnet, dass die Zähler hardwaremäßig implementiert sind und dass die übrige Auswerteeinheit softwaremäßig implementiert ist.
Sende- und Empfangsvorrichtung, dadurch gekennzeichnet, dass sie eine Vorrichtung nach einem der Ansprüche 1 bis 18 umfasst.
Sende- und Empfangsvorrichtung nach Anspruch 19, dadurch gekennzeichnet, dass die Sende- und Empfangsvorrichtung ein Layout aufweist, bei welchem die Phasenanpassungsmittel (7) im Wesentlichen zentral angeordnet sind.
Sende- und Empfangsvorrichtung nach Anspruch 19 oder 20, dadurch gekennzeichnet, dass die Sende- und Empfangsvorrichtung als integrierte Schaltung in Flip-Chip-Packaging-Technik ausgestaltet ist.
Sende- und Empfangsvorrichtung nach Ansprüchen 19 bis 21, dadurch gekennzeichnet, dass ein Eingangsanschluss der Sende- und Empfangsvorrichtung zum Zuführen des Eingangssignals (j) über eine erste Serienschaltung von zwei in eine erste Richtung gepolten Dioden (35) und einer zweiten Serienschaltung, welche zu der ersten Serienschaltung parallel geschaltet ist, von zwei in eine zweite Richtung entgegengesetzt zur ersten Richtung gepolten Dioden (35) mit einer Versorgungsspannung (36) verschaltet sind, und dass die Dioden (35) derart dimensioniert sind, dass sie während eines Normalbetriebs der Sende- und Empfangsvorrichtung ein Sperrverhalten aufweisen.
Sende- und Empfangsvorrichtung nach Anspruch 22, dadurch gekennzeichnet, dass das Eingangssignal (j) ein differenzielles Signal (j1, j2) ist und der Eingangsanschluss zwei Teilanschlüsse aufweist, wobei einer der Teilanschlüsse mit der ersten Serienschaltung und mit der zweiten Serienschaltung verschaltet ist und wobei der andere der Teilanschlüsse mit einer dritten Serienschaltung und einer vierten Serienschaltung verschaltet ist, wobei die dritte Serienschaltung wie die erste Serienschaltung und die vierte Serienschaltung wie die zweite Serienschaltung ausgestaltet ist.
Sende- und Empfangsvorrichtung nach einem der Ansprüche 19 bis 23, dadurch gekennzeichnet, dass die Sende- und Empfangsvorrichtung einen Eingangsanschluss mit einem ersten Teilanschluss und einem zweiten Teilanschluss zum Zuführen eines differenziellen Eingangssignals (j, j1, j2) aufweist, dass der erste Teilanschluss mit einem ersten Anschluss eines ersten Transistors (37) und einer ersten Stromquelle (39) verschaltet ist, dass der zweite Teilanschluss mit einem ersten Anschluss eines zweiten Transistors (37) und einer zweiten Stromquelle (39) verschaltet ist, dass ein Steueranschluss des ersten Transistors (37) mit einem Steueranschluss des zweiten Transistors (37) verschaltet und mit einer vorgegebenen Spannung (51) beaufschlagt ist, und dass an einem zweiten Anschluss des ersten Transistors (37) und einem zweiten Anschluss des zweiten Transistors (37) ein differenzielles Signal (m1, m2) zur Weiterverarbeitung in der Sende- und Empfangseinrichtung abgreifbar ist.
Sende- und Empfangsvorrichtung nach einem der Ansprüche 19 bis 24, dadurch gekennzeichnet, dass ein Ausgangsanschluss der Sende- und Empfangsvorrichtung zum Abgreifen eines mit dem Sendetaktsignal (c, c1, c2) erzeugten Ausgangssignals (k) über eine erste Serienschaltung von zwei in eine erste Richtung gepolten Dioden (35) und eine zweite Serienschaltung, welche zu der ersten Serienschaltung parallel geschaltet ist, von zwei in eine zweite Richtung entgegengesetzt zur ersten Richtung gepolten Dioden (35) mit einer Versorgungsspannung (36) verschaltet sind, und dass die Dioden (35) derart dimensioniert sind, dass sie während eines Normalbetriebs der Sende- und Empfangsvorrichtung ein Sperrverhalten aufweisen.
Sende- und Empfangsvorrichtung nach Anspruch 25, dadurch gekennzeichnet, dass das Ausgangssignal (k) ein differenzielles Signal (k1, k2) ist und der Ausgangsanschluss zwei Teilanschlüsse aufweist, wobei jeder der Teilanschlüsse die erste Serienschaltung und die zweite Serienschaltung aufweist.