DE19906866A1 - Verfahren und Schaltungsanordnung zur Nachsynchronisation eines Taktsignals - Google Patents

Verfahren und Schaltungsanordnung zur Nachsynchronisation eines Taktsignals

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Abstract

Die Erfindung betrifft ein Verfahren zur Nachsynchronisation eines Taktsignals mit den folgenden Schritten: DOLLAR A - ein erstes Taktsignal wird von einem programmierbaren digitalen Frequenzteiler auf die Frequenz eines zweiten Taktsignals geteilt, DOLLAR A - das zweite Taktsignal wird von einer digitalen Regelschaltung gemessen, DOLLAR A - der programmierbare digitale Frequenzteiler wird dann von der digitalen Regelschaltung so programmiert, daß das zweite Taktsignal einem vorgebbaren Taktsignal entspricht.

Description

Die Erfindung betrifft ein Verfahren zur Nachsynchronisation eines Taktsignals nach dem Oberbegriff von Patentanspruch 1 und eine Schaltungsanordnung zur Nachsynchronisation eines Taktsignals nach dem Oberbegriff von Patentanspruch 4.
Bei der Erzeugung eines Taktsignals aus einem Referenztaktsi­ gnal ist häufig eine Nachsynchronisation des Taktsignals not­ wendig, um Abweichungen von dem Referenztaktsignal so gering wie möglich zu halten. Dazu werden Nachsynchronisationsschal­ tungen - auch als Phase locked loop (PLL) bezeichnet - be­ nutzt. Eine Nachsynchronisationsschaltung ist ein Regelkreis, bei dem fortlaufend das Referenztaktsignal und das Taktsignal verglichen werden und davon abhängig über eine Regelschaltung das Taktsignal nachsynchronisiert wird. Grundlegende Informa­ tionen zu Nachsynchronisationsschaltungen (PLLs) findet man beispielsweise in Tietze, Schenk "Halbleiter Schaltungstech­ nik", 9. Auflage 1990. PLLs sind üblicherweise als analoge Schaltungen aufgebaut. Nachteilig ist jedoch bei einer Ände­ rung des Taktsignals, daß entweder die PLL schaltungstech­ nisch geändert werden muß oder die PLL einstellbare Parame­ ter, die in analoger Schaltungstechnik sehr aufwendig herzu­ stellen sind, aufweisen muß. Weiterhin steigt der schaltungs­ technische Aufwand zur Herstellung sehr genauer PLLs in ana­ loger Schaltungstechnik beträchtlich.
Das der Erfindung zugrunde liegende technische Probleme liegt daher darin, ein Verfahren und eine Schaltungsanordnung zur Nachsynchronisation eines Taktsignals anzugeben, die eine ho­ he Genauigkeit aufweist und an verschiedene Anforderungen einfach anpassbar ist.
Diese Aufgabe wird durch ein Verfahren zur Nachsynchronisati­ on eines Taktsignals mit den Merkmalen von Patentanspruch 1 und durch eine Schaltungsanordnung zur Nachsynchronisation eines Taktsignals mit den Merkmalen von Patentanspruch 4 ge­ löst.
Die Erfindung betrifft ein Verfahren zur Nachsynchronisation eines Taktsignals mit den folgenden Schritten:
  • - ein erstes Taktsignal wird von einem programmierbaren digi­ talen Frequenzteiler auf die Frequenz eines zweiten Taktsi­ gnals geteilt.
  • - das zweite Taktsignal wird von einer digitalen Regelschal­ tung gemessen.
  • - der programmierbar digitale Frequenzteiler wird dann von der digitalen Regelschaltung so programmiert, daß das zwei­ te Taktsignal einem vorgebbaren Taktsignal entspricht.
Das erfindungsgemäße Verfahren verwendet zur Nachsynchronisa­ tion ausschließlich digitale Mittel, die einfach herzustellen sind und an verschiedene Anforderungen durch einfache Umpro­ grammierung anpassbar sind.
Bevorzugt mißt die digitale Regelschaltung das zweite Taktsi­ gnal in zeitlichen Abständen, die durch ein drittes Signal vorgegeben werden. Vorteilhafterweise erfolgt dabei eine Nachsynchronisation nur zu Zeitpunkten, die von dem dritten Signal vorgegeben werden. Durch Einstellung des dritten Si­ gnals können somit die zeitlichen Abstände der Messungen durch die digitale Regelschaltung und damit die Zeitpunkte der Nachsynchronisation eingestellt werden. Dies ist beson­ ders vorteilhaft, wenn nur zu bestimmten Zeitpunkten eine Nachsynchronisation erforderlich ist.
Besonders bevorzugt arbeitet die digitale Regelschaltung ein Programm ab, das eine Abweichung des zweiten Taktsignals von dem vorgebbaren Taktsignal feststellt. Durch eine Änderung des Programms zur Feststellung der Abweichung des zweiten Taktsignals von dem vorgebbaren Taktsignal kann wiederum auf verschiedenste Anforderungen reagiert werden.
Der Vorteil des erfindungsgemäßen Verfahrens liegt somit in der Anpaßbarkeit an verschiedene Anforderungen und der einfa­ chen Herstellung aufgrund der benutzten digitalen Mittel.
Die Erfindung betrifft weiterhin eine Schaltungsanordnung zur Nachsynchronisation eines Taktsignals, bei der ein program­ mierbarer digitaler Frequenzteiler, der ein erstes Taktsignal auf ein zweites Taktsignals teilt, eine digitale Meßschal­ tung, die das zweite Taktsignal mißt und eine digitale Regel­ schaltung, die das Ausgangssignal der Meßschaltung auswertet und davon abhängig den programmierbaren Frequenzteiler ein­ stellt, vorgesehen sind.
Die digitale Meßschaltung weist bevorzugt einen Zähler, der die Takte des zweiten Taktsignals zählt, und ein erstes Regi­ ster, in das ein Zählerwert speicherbar ist, auf.
Besonders bevorzugt weist die digitale Regelschaltung einen Mikrocontroller und einen Programmspeicher auf. Der Microcon­ troller arbeitet ein in dem Programmspeicher abgelegtes Pro­ gramm, das das zweite Taktsignal auf das vorgebbare Taktsi­ gnal nachsynchronisiert, ab. Durch einfache Umprogrammierung des Programmspeichers ist der Algorithmus zur Nachsynchroni­ sation an verschiedene Anforderungen anpaßbar.
Der programmierbare digitale Frequenzteiler ist bevorzugt di­ gital über ein zweites Register, das von der digitalen Regel­ schaltung beschreibbar ist, einstellbar. Nach einer Auswer­ tung der Abweichung des zweiten Taktsignals von dem vorgebba­ ren Taktsignal errechnet die digitale Regelschaltung einen Wert, der in das zweite Register geschrieben wird. Das zweite Register wirkt unmittelbar auf den Betrieb des programmierba­ ren digitalen Frequenzteilers, dessen Teilverhältnis durch den in dem zweiten Register gespeicherten Wert eingestellt wird.
Weitere Vorteile, Merkmale und Anwendungsmöglichkeiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen in Verbindung mit der Zeichnung. In der Zeichnung zeigt:
Fig. 1 ein Ausführungsbeispiel der Schaltungsanordnung zur Nachsynchronisation eines Taktsignals gemäß der Er­ findung.
Das im folgende Ausführungsbeispiel beschreibt eine Schal­ tungsanordnung, die einen digitalen Signalprozessor und ein diesem vorgeschaltetes digitales Filter taktet. Dem digitalen Filter werden dabei Abtastwerte eines analogen Signals mit einer Taktfrequenz von x.2.048 MHz zugeführt. Das Ausgangs­ signal des digitalen Filters, das mit einer Taktfrequenz von x.2.048 MHz getaktet wird, weist eine Taktfrequenz von x.128 kHz auf. Das Ausgangssignals des digitalen Signalprozessors, der mit einer Taktfrequenz von x.16.384 MHz getaktet wird, weist wiederum eine Taktfrequenz von x.n.8 kHz auf. Der Faktor n wird dabei durch ein Signal vorgegeben, das auf einen Zeitrahmen einer PCM-Übertragung synchronisiert. Die Schal­ tungsanordnung zur Nachsynchronisation eines Taktsignals muß demnach eine Taktfrequenz von x.16.384 MHz für den digitalen Signalprozessor zur Verfügung stellen. Die Taktfrequenz von x.2.048 MHz des digitalen Filters wird aus der Taktfrequenz von x.16.384 MHz durch eine Teilung durch 8 abgeleitet. Das Verhältnis der beiden Frequenzen f1 und f2 kann dabei zwi­ schen 1 und 2 liegen.
In Fig. 1 erzeugt ein Taktgenerator 1 das erste Taktsignal, das eine erste Frequenz f1 aufweist.
Das erste Taktsignal wird einem programmierbaren digitalen Frequenzteiler 3 zugeführt. Der programmierbare digitale Fre­ quenzteiler teilt die Frequenz f1 des ersten Taktsignals ge­ mäß der folgenden Formel:
Durch den Faktor K, der ein 16-Bit-Wert ist, kann das Teil­ verhältnis des Frequenzteilers eingestellt werden. Der Faktor K weist dabei einen Wertebereich von -32768 bis 32767 im Zweierkomplement auf. Zur Realisierung obiger Formel weist der Frequenzteiler einen Multiplexer und eine digitale Schal­ tung, die beispielsweise als Standardzellenschaltung auf ei­ ner integrierten Schaltung aufgebaut sein kann, auf. Die di­ gitale Schaltung steuert dabei den Multiplexer, der zwischen dem ersten Taktsignal und dem durch 2 geteilten ersten Takt­ signal als Eingangssignale umschaltbar ist. Der Ausgangstakt des programmierbaren digitalen Frequenzteilers darf dabei keine Spikes aufweisen und muß halbperiodisch umschaltbar sein. Der 16-Bit Faktor K in obiger Formel wird durch den In­ halt eines 16-Bitregisters 3 vorgegeben.
Ein zweites Taktsignal, das eine Frequenz f2 aufweist, ist das Ausgangssignal des Frequenzteilers 2 und wird einem Zäh­ ler 8 zugeführt. Der Zähler 8 zählt die Takte des zweiten Taktsignals.
Über einen Schalter 7, der von einem Signal mit einer Fre­ quenz f3 gesteuert wird, wird das Ausgangssignal des Zählers 8, der Zählwert, in ein zweites 12-Bit-Register 6 geschrie­ ben. Das Signal mit der Frequenz f3 wird dabei von einem Si­ gnalgenerator 9 erzeugt. Durch das Signal werden die Zeit­ punkte der Nachsynchronisation des zweiten Taktsignals vorge­ geben.
Zyklisch mit dem Signal des Signalgenerators 9 liest ein Microcontroller 4 den Inhalt des zweiten 12-Bit-Registers 6 aus und berechnet aus den ausgelesenen Werten des zweiten Re­ gisters 6 eine Abweichung des zweiten Taktsignals von einem vorgebbaren Taktsignal mit einer Frequenz fOUT. Zwischen zwei Impulsen des Signals des Signalgenerators 9, d. h. zwei Ausle­ sezyklen, soll die Differenz der ausgelesenen Zählerwerte bei einem stabilen zweiten Taktsignal beispielsweise 2048 betra­ gen. Der Microcontroller 4 arbeitet zur Feststellung von Ab­ weichungen von dem Sollwert 2048 und zur Einleitung einer Nachsynchronisation ein Programm ab, das in einem Speicher 5 abgelegt ist. Vorzugsweise ist der Speicher 5 als Schreib- /Lese-Speicher ausgeführt und ermöglicht dadurch eine Umpro­ grammierung des Programms das der Microcontroller 4 abarbei­ tet. Dazu berechnet das Programm zuerst die Abweichungen des zweiten Taktsignals von dem vorgebbaren Taktsignal mit der Frequenz fOUT und der Microcontroller 4 programmiert über das erste 16-Bitregister 3 den programmierbaren digitalen Fre­ quenzteiler 2 entsprechend um.
Durch eine Änderung des vorgebbaren Taktsignals kann somit das zweite Taktsignal verändert werden. Durch eine Änderung des Signal mit der Frequenz f3 können die Zeitpunkte einer möglichen Nachsynchronisation des zweiten Taktsignals einge­ stellt werden. Das der Erfindung zugrundeliegende Verfahren und die entsprechende Schaltungsanordnung sind daher auf ver­ schiedene Taktsignale und Betriebsanforderungen anpaßbar.

Claims (7)

1. Verfahren zur Nachsynchronisation eines Taktsignals mit den folgenden Schritten:
  • - ein erstes Taktsignal (f1) wird von einem programmierbaren digitalen Frequenzteiler (2) auf die Frequenz eines zweiten Taktsignals (f2) geteilt,
  • - das zweite Taktsignal (f2) wird von einer digitalen Regel­ schaltung (8, 6, 4) gemessen, und
  • - der programmierbare digitale Frequenzteiler (2) wird von der digitalen Regelschaltung (4) so programmiert, daß das zweite Taktsignal (f2) einem vorgebbaren Taktsignal (fout) entspricht.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die digitale Regelschaltung (4) das zweite Taktsignal (f2) in zeitlichen Abständen, die durch ein drittes Signal (f3) vor­ gegeben werden, mißt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die digitale Regelschaltung (4) ein Programm zur Feststellung der Abweichung des zweiten Taktsignals (f2) von dem vorgebba­ ren Taktsignal (fout) abarbeitet.
4. Schaltungsanordnung zur Nachsynchronisation eines Taktsi­ gnals, wobei ein programmierbarer digitaler Frequenzteiler (2), der ein erstes Taktsignal (f1) auf die Frequenz eines zweiten Taktsignals (f2) teilt, eine digitale Meßschaltung (6, 8, 9), die das zweite Taktsignal (f2) mißt, und eine di­ gitale Regelschaltung (4, 5), die das Ausgangssignal der Meß­ schaltung (6, 8, 9) auswertet und davon abhängig den program­ mierbaren Frequenzteiler (2) einstellt, vorgesehen sind.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die digitale Meßschaltung (8, 6, 4) einen Zähler (8), der die Takte des zweiten Taktsignals (f2) zählt, und ein erstes Re­ gister (6), in das ein Zählerwert speicherbar ist, aufweist.
6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die digitale Regelschaltung (4, 5) einen Mikrokontroller (4) und einen Programmspeicher (5) aufweist.
7. Schaltungsanordnung nach Anspruch 4, 5 oder 6, dadurch gekennzeichnet, daß der programmierbare digitale Frequenzteiler (2) digital über ein zweites Register (3), das von der digitalen Regelschal­ tung (4, 5) beschreibbar ist, einstellbar ist.
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