JPH0758604A - クロック生成回路 - Google Patents

Abstract

(57)【要約】 【目的】 クロック生成回路において、出力電圧の波形
が歪み、そのデューティー比が５０％よりずれるという
問題点を解決し、より高い周波数で、かつデューティー
比が改善されたクロック信号を生成する。 【構成】 パルスアンプ２７の出力電圧から、フィード
バック用オペアンプ３３で制御信号Ｓ３４を作る。その
制御信号Ｓ３４をパルスアンプ２３の制御信号の入力端
子に入力することによって、パルスアンプ２７の出力電
圧の波形のデューティー比が５０％になるように、その
パルスアンプ２３の論理閾値が制御される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル信号の伝送シ
ステムにおける中継機及び受信機等に使用され、クロッ
ク信号の逓倍あるいは抽出を行うクロック生成回路に関
するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；１９９２年電子情報通信学会春季大会講演論文
集、分冊４（１９９２）佃・坂本・川上・秋山著「２．
４Ｇｂ／ｓ タイミング抽出回路モジュール」Ｐ．４−
１３５ 図２は、従来のクロック生成回路の一構成例を示す図で
ある。このクロック生成回路は、例えば、Ｇｂ／ｓ帯光
伝送システムに設けられ、低速のクロック信号Φｉを入
力する入力端子１１を有している。入力端子１１は、直
流成分除去用のコンデンサ１２及びノードＮ１２を介し
て第１のパルスアンプ１３の入力端子に接続されてい
る。この第１のパルスアンプ１３は一定の論理閾値に基
づき、信号の波形整形を行う回路であり、インバータ等
で構成されている。第１のパルスアンプ１３の反転出力
端子側のノードＮ１３ｂは、遅延線１４の入力端子に接
続されている。第１のパルスアンプ１３の非反転出力端
子側のノードＮ１３ａは、一致／不一致の検出を行う２
入力のイクスクルーシブオアゲート（以下、ＥｘＯＲと
記す）１５の一方の入力端子に接続されている。遅延線
１４の出力端子は、ＥｘＯＲ１５の他方の入力端子に接
続されている。ＥｘＯＲ１５の出力端子側のノードＮ１
５は、特定の周波数帯域の信号を通過させる帯域ろ波器
１６の入力端子に接続されている。帯域ろ波器１６の出
力端子側のノードＮ１６は、第１のパルスアンプ１３と
同一構成の第２のパルスアンプ１７の入力端子に接続さ
れている。第２のパルスアンプ１７の非反転出力端子
は、非反転出力信号Φａを出力する第１の出力端子１８
に接続されている。第２のパルスアンプ１７の反転出力
端子は、反転出力信号Φｂを出力する第２の出力端子１
９に接続されている。

【０００３】図３は、図２の動作を説明するための電圧
波形図であり、横軸に時間、縦軸に電圧がとられてい
る。この図を参照しつつ、図２の動作を説明する。入力
端子１１に入力されたクロック信号Φｉは、コンデンサ
１２及びノードＮ１２を通り、第１のパルスアンプ１３
によって増幅された信号とその反転信号が出力される。
反転信号は、クロック周期Ｔの１／８の遅延線１４を通
ることにより、ノードＮ１４では、ノードＮ１３ｂより
Ｔ／８だけ遅れた信号となる。ノードＮ１３ａとノード
Ｎ１４のクロック信号がＥｘＯＲ１５に入力されると、
その出力側のノードＮ１５には、遅延線１４の信号遅延
時間Ｔ／８だけ“Ｌ”信号が出力される。ノードＮ１５
上の信号“Ｌ”が、通過周波数領域４／Ｔの帯域ろ波器
１６に入力されると、その帯域ろ波器１６では、ノード
Ｎ１５上の信号成分のうち、Ｔ／４の周期の信号成分の
みを通過させ、ノードＮ１６に出力する。ノードＮ１５
に出力される信号の波形はＴ／４の周期波形ではなく、
又、帯域ろ波器１６を信号が通過する際の電力の損失も
あるため、ノードＮ１６に出力される信号の出力振幅
は、ノードＮ１５に出力される信号の出力振幅より数ｄ
Ｂ以上小さくなっている。そのため、第２のパルスアン
プ１７により増幅及び波形整形を行い、第１の出力端子
１８に、入力端子１１に入力したクロック信号の４倍の
周波数の非反転型クロック信号を出力し、または、第２
のパルスアンプ１７により増幅、反転及び波形整形を行
って第２の出力端子１９に反転クロック信号を出力す
る。

【０００４】

【発明が解決しようとする課題】しかしながら、従来に
おいては、次のような課題があった。クロック生成回路
では、内部回路の動作速度が、取り扱うクロックの速度
に対して十分余裕がないと、出力端子１８，１９の出力
波形が歪み、そのデューティー比が５０％から大幅にず
れるという問題点があった。例えば、入力するクロック
の周波数が６００ＭＨｚであり、その繰り返し周期が
１．６７ｎｓ（＝１６７０ｐｓ）の場合に、パルスアン
プ１３，１７及びＥｘＯＲ１５にＧａＡｓ集積回路を用
い、帯域ろ波器１６には表面弾性波（Ｓｕｒｆａｃｅ
Ａｃｏｕｓｔｉｃ Ｗａｖｅ，以下、ＳＡＷと記す）フ
ィルタを用いた場合について説明する。パルスアンプ１
３から出力した信号のノードＮ１３ａ，Ｎ１３ｂ，Ｎ１
４における立ち上がり時間は１５０ｐｓ、立ち下がり時
間は１００ｐｓであり、両者に差がある。そのため、Ｅ
ｘＯＲ１５にノードＮ１３ａ，Ｎ１４の２信号を入力し
た場合、ノードＮ１３ａの信号電位が“Ｌ”から“Ｈ”
になるまでの時間は、遅延線１４を通ったノードＮ１４
におけるノードＮ１３ｂからの遅延２０９ｐｓ（＝１６
７０ｐｓ／８）より大きく、３４０ｐｓ程度となる。ノ
ードＮ１５における信号の振幅は０．７Ｖｐｐ程度であ
り、ノードＮ１５のローレベルの時間が２０９ｐｓの場
合、この信号を２．４ＧＨｚを通過域とする帯域ろ波器
１６に入力すると、挿入損失が約１２ｄＢある。更に、
ノードＮ１５の信号が２．４ＧＨｚの繰り返し周波数で
はないので、ノードＮ１６における出力は、振幅０．１
Ｖ程度の２．４ＧＨｚの正弦波となる。ノードＮ１５に
おける信号の“Ｌ”になっている時間が３４０ｐｓとな
ると、この信号の中に含まれる２．４ＧＨｚの周波数成
分は更に少なくなるので、ノードＮ１６における信号の
振幅は０．０８Ｖ程度となる。このような通常デジタル
回路で扱われる信号振幅の１／１０程度の信号振幅にな
ると、パルスアンプ１７の出力波形のデューティー比
は、５０％とはならず、４２％程度もしくは５８％程度
になるという問題点があった。本発明は、前記従来技術
が持っていた課題として、出力波形のデューテイー比が
５０％よりずれるという問題点について解決したクロッ
ク生成回路を提供するものである。

【０００５】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、デジタル信号を入力してその信号の
波形整形を行う第１の波形整形手段と、前記第１の波形
整形手段の出力信号を、基本繰り返し周期の１／２
^ｎ（但し、ｎは整数）に相当する遅延時間だけ遅らせる
遅延手段と、前記第１の波形整形手段の出力信号と前記
遅延手段の出力信号との一致／不一致検出手段と、前記
一致／不一致検出手段の出力信号に対して特定の周波数
帯域の信号を通過させる帯域通過フィルタと、前記帯域
通過フィルタの出力信号の波形整形を行う第２の波形整
形手段とを、備えたクロック生成回路において、次のよ
うな手段を講じている。即ち、前記第１の波形整形手段
は、制御信号によって変化する論理閾値に基づき、前記
デジタル信号の波形整形を行う構成にし、かつフィード
バック用のオペアンプを設けている。オペアンプの入力
側は、前記第２の波形整形手段の出力側に接続され、該
オペアンプの出力側は、前記第１の波形整形手段の制御
信号の入力端子に接続されている。第２の発明では、第
１の発明と同様のクロック生成回路において、前記一致
／不一致検出手段は、制御信号によって変化する論理閾
値に基づき、前記デジタル信号の波形整形を行う構成に
し、かつフィードバック用のオペアンプを設けている。
該オペアンプの入力側は、前記第２の波形整形手段の出
力側に接続され、該オペアンプの出力側は、前記一致／
不一致検出手段の制御信号の入力端子に接続されてい
る。第３の発明は、第１の発明と同様のクロック生成回
路において、前記第１の波形整形手段は、制御信号によ
って変化する論理閾値に基づき、前記デジタル信号の波
形整形を行う構成にし、かつフィードバック用の第１の
オペアンプを設けている。該第１のオペアンプの入力側
は、前記第１の波形整形手段の出力側に接続され、該第
１のオペアンプの出力側は、前記第１の波形整形手段の
制御信号の入力端子に接続されている。前記第２の波形
整形手段も、制御信号によって変化する論理閾値に基づ
き、前記デジタル信号の波形整形を行う構成にし、かつ
フィードバック用の第２のオペアンプを設けている。該
第２のオペアンプの入力側は、前記第２の波形整形手段
の出力側に接続され、該第２のオペアンプの出力側が、
前記第２の波形整形手段の制御信号の入力端子に接続さ
れている。

【０００６】

【作用】第１の発明によれば、以上のようにクロック生
成回路を構成したので、フィードバック手段は、第２の
波形整形手段の出力信号のデューティー比を検出し、そ
のデューティー比の例えば５０％からのずれを直流電圧
に変換する。この直流電圧によって第１の波形整形手段
の論理閾値が制御され、第２の波形整形手段の出力信号
のデューティー比が、例えば、５０％に制御される。第
２の発明によれば、フィードバック手段は、第２の波形
整形手段の出力信号のデューティー比を検出し、そのデ
ューティー比の例えば５０％からのずれを直流電圧に変
換する。この直流電圧によって一致／不一致検出手段の
論理閾値が制御され、第２の波形整形手段の出力信号の
デューティー比が、例えば、５０％に制御される。第３
の発明によれば、第１のフィードバック手段は、第１の
波形整形手段の出力信号のデューティー比を検出し、そ
のデューティー比の例えば５０％からのずれを直流電圧
に変換する。この直流電圧によって第１の波形整形手段
の論理閾値が制御され、該第１の波形整形手段の出力信
号のデューティー比が例えば５０％に制御される。ま
た、第２のフィードバック手段は第２の波形整形手段の
出力信号のデューティー比を検出し、そのデューティー
比の例えば５０％からのずれを直流電圧に変換する。そ
の直流電圧によって第２の波形整形手段の論理閾値が制
御され、該第２の波形整形手段の出力信号のデューティ
ー比が、例えば、５０％に制御される。

【０００７】

【実施例】第１の実施例 図１は、本発明の第１の実施例を示すクロック生成回路
の回路図である。このクロック生成回路は、入力端子２
１がコンデンサ２２を介してノードＮ２２に接続され、
ノードＮ２２から第１の波形整形回路（例えば、パルス
アンプ）２３の入力端子に接続されている。第１のパル
スアンプ２３は、制御信号によって変化する論理閾値に
基づき、入力デジタル信号の波形整形を行う回路であ
る。この第１のパルスアンプ２３の反転出力端子が、ノ
ードＮ２３ｂを介して遅延線２４の入力端子に接続され
ている。第１のパルスアンプ２３の非反転出力端子は、
ノードＮ２３ａを介して２入力ＥｘＯＲ２５の一方の入
力端子に接続され、遅延線２４の出力端子は、ＥｘＯＲ
２５の他方の入力端子に接続されている。ＥｘＯＲ２５
の出力端子は、ノードＮ２５を介して帯域ろ波器２６の
入力端子に接続されている。帯域ろ波器２６の出力端子
は、ノードＮ２６を介して、第１のパルスアンプと同一
構成の第２のパルスアンプ２７の入力端子に接続されて
いる。第２のパルスアンプ２７の非反転出力端子は、第
１の出力端子２８に接続され、該第２のパルスアンプ２
７の反転出力端子が、第２の出力端子２９に接続されて
いる。フィードバック用のオペアンプ３３の入力側は、
前記第２のパルスアンプ２７の出力側に抵抗３１，３２
を介して接続され、該オペアンプ３３の出力端子が、抵
抗３４を介して第１のパルスアンプ２３の制御信号の入
力端子に接続されている。第１のパルスアンプ２３の制
御信号の入力端子は、並列接続された抵抗３５とコンデ
ンサ３６を介してグランドに接続されている。

【０００８】図４は、図１中のパルスアンプ２３の回路
図である。このパルスアンプ２３は、図１のノードＮ２
２が接続される入力端子４１と、制御信号Ｓ３４が入力
される入力端子４２とを有し、入力端子４１と入力端子
４２とが抵抗４３を介して接続されている。入力端子４
２はコンデンサ４４を介してグランドに接続されてい
る。この端子４２の印加電圧を変化させることにより、
論理閾値が変わる構成になっている。ｎチャネルのデプ
レッション型ショットキーゲート電界効果トランジスタ
（以下、ＤＭＥＳと記す）４５ａ、ｎチャネルのエンハ
ンスメント型ショットキーゲート電界効果トランジスタ
（以下、ＥＭＥＳと記す）４５ｂは、信号入力用のイン
バータ４５を構成しており、電源Ｖｄｄとグランドとの
間に接続されている。ＤＭＥＳ４６ａとＥＭＥＳ４６ｂ
は、ダミーゲート４６を構成しており、電源Ｖｄｄとグ
ランドとの間に接続されている。その入力端子４２と出
力端子が短絡されているために、制御信号の入力端子４
２の電位は、論理閾値になっている。インバータ４５を
構成しているＤＭＥＳ４５ａとＥＭＥＳ４５ｂの大きさ
は、それぞれ、ＤＭＥＳ４６ａ及びＥＭＥＳ４６ｂと同
一である。インバータ４５の出力はＤＭＥＳ４７とＥＭ
ＥＳ４８によるインバータを介して、インバータアレイ
５０の入力部に接続されている。インバータアレイ５０
の内部は、複数のインバータを有し、インバータ５１
ａ，５１ｂ，５１ｃ，５１ｄが直列接続されている。イ
ンバータ５１ｄの非反転出力にインバータ５１ｅ，５１
ｆ，５１ｇが直列接続され、インバータ５１ｄの反転出
力にインバータ５１ｈ，５１ｉが直列接続されている。
インバータ５１ｈの出力端子はコンデンサ５２を介して
グランドに接続されている。インバータ５１ｇの出力は
出力端子５３に接続され、インバータ５１ｉの出力は出
力端子５４に接続されている。

【０００９】図５は、図１の動作を説明する電圧波形図
であり、横軸に時間、縦軸に電圧がとられている。図５
において、破線で示したものが、オペアンプ３３による
論理閾値の制御をしない場合の波形であり、実線で示し
たものが、オペアンプ３３による論理閾値の制御をした
場合の波形である。次に、図５を参照しつつ、図１及び
図４の動作を説明する。図１の入力端子２１からクロッ
ク信号Φｉ１が入力すると、そのクロック信号Φｉ１が
コンデンサ２２で直流分が除去され、ノードＮ２２を介
してパルスアンプ２３の入力端子へ送られる。図４のパ
ルスアンプ２３において、信号入力端子４１から交流信
号が入力した場合、コンデンサ４４の静電容量が、この
交流信号の繰り返し周波数に対して十分大きければ、制
御信号の入力端子４２の交流電位は接地電位となる。そ
のため、インバータ４５の信号入力端子４１の直流電位
は、制御信号の入力端子４２の電位となり、交流信号が
信号入力端子４１に印加されると、信号入力端子４１は
制御信号の入力端子４２の直流電位を中心として、上記
の交流信号が重畳されることになる。そこで、制御信号
の入力端子４２の直流電位をオペアンプ３３の出力で制
御することにより、上記の交流信号の直流レベルを変化
させることができる。従って、インバータ４５から出力
するパルス信号のデューティー比も補正することが可能
となる。

【００１０】図１において、出力端子２８と出力端子２
９の出力信号Φａ１及びΦｂ１は、相互に位相が逆の関
係にあるので、それらのデューティー比が共に５０％に
なった場合、オペアンプ３３の２つの入力電圧の実効値
がほぼ平衡状態となる。一方、デューティー比が５０％
からずれると、オペアンプ３３の２つの入力電圧の実効
値も平衡状態からずれた状態になる。これに比例して、
オペアンプ３３の出力は、平衡状態の出力の状態からず
れた出力になる。このオペアンプ３３の出力電圧を第１
のパルスアンプ２３の制御信号の入力端子に印加するこ
とにより、第２のパルスアンプ２３の出力電圧の波形を
制御できる。従って、出力端子２８と出力端子２９の出
力信号のデューティー比を、５０％に制御することがで
きる。以上のように、本実施例では、入力信号から帯域
ろ波器を介して一定の周波数のクロックを抽出する回路
において、出力のデューティー比を検知し、前段のパル
スアンプの論理閾値の制御を、大きいフィードバック量
で行うので、簡単な回路構成で論理閾値の制御を行うこ
とができる。

【００１１】第２の実施例 図６は、本発明の第２の実施例を示すクロック生成回路
の回路図であり、第１の実施例を示す図１の要素と共通
の要素には共通の符号が付されている。この実施例のク
ロック生成回路は、図１のパルスアンプ２３及び２入力
ＥｘＯＲ２５に代えて、構成の異なるパルスアンプ２３
Ａ及び２入力ＥｘＯＲ２５Ａが設けられている点のみ
が、第１の実施例と異なっている。第１のパルスアンプ
２３Ａは、一定の論理閾値に基づき、コンデンサ２２の
出力信号の波形整形を行う構成になっている。２入力Ｅ
ｘＯＲ２５Ａは、制御信号Ｓ３４によって変化する論理
閾値に基づき、パルスアンプ２３Ａの出力信号と遅延線
１４の出力信号の一致／不一致を検出する構成になって
いる。このクロック生成回路では、オペアンプ３３の出
力端子から出力される制御信号Ｓ３４をＥｘＯＲ２５Ａ
の制御信号の入力端子に印加することにより、第２のパ
ルスアンプ２７の出力電圧の波形を制御できる。従っ
て、出力端子２８と出力端子２９の出力信号のデューテ
ィー比を、５０％に制御することができる。これによ
り、第１の実施例とほぼ同様の作用、効果が得られる。

【００１２】第３の実施例 図７は、本発明の第３の実施例を示すクロック生成回路
の回路図であり、第１の実施例を示す図１の要素と共通
の要素には共通の符号が付されている。この実施例のク
ロック生成回路は、図１の２入力ＥｘＯＲゲート２５の
入力側に、抵抗６１，６２，６４，６５，第１のオペア
ンプ６３、及びコンデンサ６６からなるフィードバック
手段が付加されると共に、図１のパルスアンプ２７に代
えて構成の異なるパルスアンプ２７Ａが設けられている
点が第１の実施例と異なっている。即ち、第１のオペア
ンプ６３の第１の入力端子は、前記第１のパルスアンプ
２３の出力端子に抵抗６１を介して接続され、第１のオ
ペアンプ６３の第２の入力端子は、前記遅延線２４の出
力端子に抵抗６２を介して接続されている。第１のオペ
アンプ６３の出力端子が、抵抗６４を介して前記第１の
パルスアンプ２３の制御信号Ｓ６５の入力端子に接続さ
れている。制御信号Ｓ６５の入力端子は、並列接続され
た抵抗６５とコンデンサ６６を介してグランドに接続さ
れている。第２のパルスアンプ２７Ａは、制御信号によ
って変化する論理閾値に基づき、前記デジタル信号の波
形整形を行う構成にする。該オペアンプ３３の出力側
が、抵抗３４を介して前記第２のパルスアンプ２７Ａの
制御信号の入力端子に接続されている。

【００１３】次に、動作を説明する。図７において、出
力端子２８と出力端子２９の出力信号は、相互に位相が
逆の関係にあるので、それらのデューティー比が共に５
０％になった場合、第２のオペアンプ３３の２つの入力
電圧の実効値がほぼ平衡状態となる。一方、デューティ
ー比が５０％からずれると、該オペアンプ３３の２つの
入力電圧の実効値も平衡状態からずれた状態になる。こ
れに比例して第２のオペアンプ３３の出力信号は、平衡
状態の出力の状態からずれた出力信号になる。この第２
のオペアンプ３３から出力される制御信号Ｓ３４を第２
のパルスアンプ２７Ａの制御信号入力端子に印加するこ
とにより、第２のパルスアンプ２７Ａの出力電圧の波形
を制御できる。又、予め、ＥｘＯＲ２５に入力する信号
に対しても、同様にデューティー比を検出し、第１のオ
ペアンプ６３から出力される制御信号Ｓ６５によって第
１のパルスアンプ２３の論理閾値を制御することによ
り、第１のパルスアンプ２３の出力電圧の波形を制御で
きる。従って、帯域ろ波器２６の入力端子側ノードＮ２
５における信号成分のうち、その帯域ろ波器２６を通過
する周波数成分が、より大きくなり、第２のパルスアン
プ２７Ａに入力する入力信号のレベルを、より大きくす
ることができる。以上のように、本実施例では、第１及
び第２の実施例とほぼ同様の利点が得られる上に、第１
のパルスアンプ２３と第２のパルスアンプ２７Ａの各々
で論理閾値が制御されるため、各々のフィードバック量
が少ないので、論理閾値の制御が円滑に行われる。

【００１４】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１）遅延線１４の入力端子側のノードＮ２３ｂは、ノ
ードＮ２３ａに接続してもよい。 （２）ＥｘＯＲ２５，２５Ａは、イクスクルーシブノア
ゲート等の他の一致／不一致検出手段でもよい。 （３）パルスアンプ２３，２３Ａ，２７，２７Ａは高速
コンパレータ等の他の波形整形回路でもよい。 （４）パルスアンプ２３，２３Ａ，２７，２７Ａの出力
端子は、それに接続されるフィードバック手段の回路構
成によっては１個でもよい。 （５）パルスアンプ２３の制御信号入力端子に接続する
フィードバック手段は他の構成、例えば抵抗やコンデン
サ等でもよく，又そのフィードバック手段の入力端子
は、ＥｘＯＲ２５の出力端子に接続してもよい。

【００１５】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、クロック信号から、帯域ろ波器を通して一定
の周波数のクロックを生成する回路において、出力のデ
ューティー比を検知し、その前方の波形整形回路の入力
の論理閾値の制御を行うフィードバック手段を設けたの
で、同一の回路構成の波形整形回路を用いて、より高い
周波数においてクロック逓倍、或いは、クロック抽出が
可能となる。第２の発明によれば、クロック信号から、
帯域ろ波器を通して一定の周波数のクロックを生成する
回路において、出力のデューティー比を検知し、その前
方のＥｘＯＲの入力の論理閾値の制御を行うフィードバ
ック手段を設けたので、同一の回路構成の波形整形回路
を用いて、より高い周波数においてクロック逓倍、或い
は、クロック生成が可能となる。第３の発明によれば、
クロック信号から、帯域ろ波器を通して一定の周波数の
クロックを生成する回路において、ＥｘＯＲの入力のデ
ューティー比を検知し、その前段の第１の波形整形回路
の入力の論理閾値の制御を行うフィードバック手段を設
け、かつ第２の波形整形回路の出力のデューティー比を
検知し、その第２の波形整形回路の入力の論理閾値の制
御を行うフィードバック手段を設けたので、同一の回路
構成の波形整形回路を用いて、より高い周波数において
クロック逓倍、或いは、クロック生成が可能となる。更
に、第１の波形整形回路と第２の波形整形回路の各々で
論理閾値が制御されるため、各々のフィードバック量が
少ないので、論理閾値の制御が円滑に行われる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すクロック生成回路
の回路図である。

【図２】従来のクロック生成回路の回路図である。

【図３】図２の動作を説明するための電圧波形図であ
る。

【図４】図１中のパルスアンプの回路図である。

【図５】図１の電圧波形図である。

【図６】本発明の第２の実施例のクロック生成回路の回
路図である。

【図７】本発明の第３の実施例を示すクロック生成回路
の回路図である。

【符号の説明】

１３，２３，２３Ａ 第１のパルスアンプ １４ 遅延線 １５，２５，２５Ａ ＥｘＯＲ １６，２６ 帯域ろ波器 １７，２７，２７Ａ 第２のパルスアンプ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 デジタル信号を入力してその信号の波形
   整形を行う第１の波形整形手段と、 前記第１の波形整形手段の出力信号を、基本繰り返し周
   期の１／２^ｎ（但し、ｎは整数）に相当する遅延時間だ
   け遅らせる遅延手段と、 前記第１の波形整形手段の出力信号と前記遅延手段の出
   力信号との一致／不一致を検出する一致／不一致検出手
   段と、 前記一致／不一致検出手段の出力信号に対して特定の周
   波数帯域の信号を通過させる帯域ろ波器と、 前記帯域ろ波器の出力信号の波形整形を行う第２の波形
   整形手段とを、 備えたクロック生成回路において、 前記第１の波形整形手段は、制御信号によって変化する
   論理閾値に基づき、前記デジタル信号の波形整形を行う
   構成にし、 かつ前記第２の波形整形手段の出力波形が一定のデュー
   ティー比になるように該第２の波形整形手段の出力信号
   を検知して制御信号を生成するフィードバック手段を、 設けたことを特徴とするクロック生成回路。
2. 【請求項２】 デジタル信号を入力してその信号の波形
   整形を行う第１の波形整形手段と、 前記第１の波形整形手段の出力信号を、基本繰り返し周
   期の１／２^ｎ（但し、ｎは整数）に相当する遅延時間だ
   け遅らせる遅延手段と、 前記第１の波形整形手段の出力信号と前記遅延手段の出
   力信号との一致／不一致を検出する一致／不一致検出手
   段と、 前記一致／不一致検出手段の出力信号に対して特定の周
   波数帯域の信号を通過させる帯域ろ波器と、 前記帯域ろ波器の出力信号の波形整形を行う第２の波形
   整形手段とを、 備えたクロック生成回路において、 前記一致／不一致検出手段は、制御信号によって変化す
   る論理閾値に基づき、前記第１の波形整形手段の出力信
   号と前記遅延手段の出力信号との一致／不一致を検出す
   る構成にし、 かつ前記第２の波形整形手段の出力波形が一定のデュー
   ティー比になるように該第２の波形整形手段の出力信号
   を検知して制御信号を生成するフィードバック手段を、 設けたことを特徴とするクロック生成回路。
3. 【請求項３】 デジタル信号を入力してその信号の波形
   整形を行う第１の波形整形手段と、 前記第１の波形整形手段の出力信号を、基本繰り返し周
   期の１／２^ｎ（但し、ｎは整数）に相当する遅延時間だ
   け遅らせる遅延手段と、 前記第１の波形整形手段の出力信号と前記遅延手段の出
   力信号との一致／不一致を検出する一致／不一致検出手
   段と、 前記一致／不一致検出手段の出力信号に対して特定の周
   波数帯域の信号を通過させる帯域ろ波器と、 前記帯域ろ波器の出力信号の波形整形を行う第２の波形
   整形手段とを、 備えたクロック生成回路において、 前記第１の波形整形手段は、第１の制御信号によって変
   化する論理閾値に基づき、前記デジタル信号の波形整形
   を行う構成にし、 前記第２の波形整形手段は、第２の制御信号によって変
   化する論理閾値に基づき、帯域ろ波器の出力信号の波形
   整形を行う構成にし、 かつ前記第１の波形整形手段又は前記一致／不一致検出
   手段の出力波形が一定のデューティー比になるように該
   第１の波形整形手段又は該一致／不一致検出手段の出力
   信号を検知して前記第１の制御信号を生成する第１のフ
   ィードバック手段と、 前記第２の波形整形手段の出力波形が一定のデューティ
   ー比になるように該第２の波形整形手段の出力信号を検
   知して前記第２の制御信号を生成する第２のフィードバ
   ック手段とを、 設けたことを特徴とするクロック生成回路。