JPH01314019A - デュオバイナリ信号からバイナリ信号を発生させる回路装置 - Google Patents
デュオバイナリ信号からバイナリ信号を発生させる回路装置Info
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- JPH01314019A JPH01314019A JP10569789A JP10569789A JPH01314019A JP H01314019 A JPH01314019 A JP H01314019A JP 10569789 A JP10569789 A JP 10569789A JP 10569789 A JP10569789 A JP 10569789A JP H01314019 A JPH01314019 A JP H01314019A
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- 238000010586 diagram Methods 0.000 description 4
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- 230000004048 modification Effects 0.000 description 3
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- 101000634404 Datura stramonium Tropinone reductase 1 Proteins 0.000 description 1
- 101000848007 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) Thioredoxin-1 Proteins 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0355—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for discrimination of the binary level of the digital data, e.g. amplitude slicers
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/083—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical and the horizontal blanking interval, e.g. MAC data signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はプレコーデッドデュオバイナリ（複２進）信号
入力からバイナリ（２進）信号出力を発生させる回路配
置に関するものである。
入力からバイナリ（２進）信号出力を発生させる回路配
置に関するものである。
（従来の技術）
斯る回路配置は’ＩＥＨＥ Ｔｒａｎｓａｃｔｉｏｎｓ
Ｃｏｎ＋ｍｕｎｉ−ｃａｔｉｏｎ ａｎｄ Ｅｌｅｃ
ｔｒｏｎｉｃｓ、Ｉ Ｎａ６６、１９６３年５月、第２
１４〜２１８頁に発表されているアダム レンダ−の論
文”Ｔｈｅ Ｄｕｏｂｉｎａｒｙ Ｔｅｃｈｎｉｑｕｅ
ｆｏｒ Ｈｉｇｈ−ＳｐｅｅｄＤａｔａ Ｔｒａｎｓ
ｍｎ＋１ｓｏｎ”に開示されている。この論文では、各
デュオバイナリシンボルが情報の単ビットを表わすプレ
コーデッドデュオバイナリ信号を全波整流器を用いて２
進形態に変換している。斯る変換手段は比較的低いビッ
ト速度において満足であるかもしれないが、欧州放送協
会（ＥＢＵ） ドキュメントＴｅｃｈ、 ３２５Ｂ−
Ｅ”５ｐｅｃｉｆｉｃａｔｉｏｎ ｏｆ Ｔｈｅｓｙｓ
ｔｅｓ＋ｓ ｏｆ ＭＡＣ／ｐａｃｋｅｔ ｆａｍｉｌ
ｙ”１９８６年１０月に提案されているＤ −ＭＡＣ及
び０２− ＭＡＣ伝送システムに対しては満足な結果を
与えない。これらの伝送システムは特に干渉を受は易い
ので２０．２５ ＭＨｚ又は１０．１２５ＭＨｚでデュ
オバイナリコーデッドデータのバーストを含んでいる。
Ｃｏｎ＋ｍｕｎｉ−ｃａｔｉｏｎ ａｎｄ Ｅｌｅｃ
ｔｒｏｎｉｃｓ、Ｉ Ｎａ６６、１９６３年５月、第２
１４〜２１８頁に発表されているアダム レンダ−の論
文”Ｔｈｅ Ｄｕｏｂｉｎａｒｙ Ｔｅｃｈｎｉｑｕｅ
ｆｏｒ Ｈｉｇｈ−ＳｐｅｅｄＤａｔａ Ｔｒａｎｓ
ｍｎ＋１ｓｏｎ”に開示されている。この論文では、各
デュオバイナリシンボルが情報の単ビットを表わすプレ
コーデッドデュオバイナリ信号を全波整流器を用いて２
進形態に変換している。斯る変換手段は比較的低いビッ
ト速度において満足であるかもしれないが、欧州放送協
会（ＥＢＵ） ドキュメントＴｅｃｈ、 ３２５Ｂ−
Ｅ”５ｐｅｃｉｆｉｃａｔｉｏｎ ｏｆ Ｔｈｅｓｙｓ
ｔｅｓ＋ｓ ｏｆ ＭＡＣ／ｐａｃｋｅｔ ｆａｍｉｌ
ｙ”１９８６年１０月に提案されているＤ −ＭＡＣ及
び０２− ＭＡＣ伝送システムに対しては満足な結果を
与えない。これらの伝送システムは特に干渉を受は易い
ので２０．２５ ＭＨｚ又は１０．１２５ＭＨｚでデュ
オバイナリコーデッドデータのバーストを含んでいる。
全波整流変換器は使用する構成素子が所定の帯域幅を与
えないのでこれらの周波数では実際上満足に動作し得な
い。
えないのでこれらの周波数では実際上満足に動作し得な
い。
（発明が解決しようとする課題）
本発明の目的は干渉や他の妨害を受けにくく且つ高い周
波数で動作し得る、プレコーデッドデュオバイナリ号か
らバイナリ信号を発生する回路配置を提供することにあ
る。 − （課題を解決するための手段） 本発明は、プレコーデッドデュオバイナリ信号入力から
バイナリ信号出力を発生させる回路配置において、前記
デュオバイナリ入力信号が供給される信号入力端子と前
記デュオバイナリ入力信号の第１スライスレベルを定め
る基準電圧入力端子とを有する第１の電圧比較器及び前
記デュオバイナリ入力信号が供給される信号入力端子と
前記デュオバイナリ入力信号の第２スライスレベルを定
める基準電圧入力端子とを有する第２の電圧比較器を具
え、更に前記デュオバイナリ入力信号を第１及び第２の
ピーク検出器に供給して前記デュオバイナリ入力信号の
上及び低ピークにより決まる電圧を発生させ、これら電
圧を分圧器の両端に供給してこの分圧器から前記第１及
び第２の基準電圧を取り出す手段を具え、前記両比較器
の出力を、これら出力から前記バイナリ信号出力を取り
出すことができる論理関数を有するゲート回路に供給す
ることを特徴とする。
波数で動作し得る、プレコーデッドデュオバイナリ号か
らバイナリ信号を発生する回路配置を提供することにあ
る。 − （課題を解決するための手段） 本発明は、プレコーデッドデュオバイナリ信号入力から
バイナリ信号出力を発生させる回路配置において、前記
デュオバイナリ入力信号が供給される信号入力端子と前
記デュオバイナリ入力信号の第１スライスレベルを定め
る基準電圧入力端子とを有する第１の電圧比較器及び前
記デュオバイナリ入力信号が供給される信号入力端子と
前記デュオバイナリ入力信号の第２スライスレベルを定
める基準電圧入力端子とを有する第２の電圧比較器を具
え、更に前記デュオバイナリ入力信号を第１及び第２の
ピーク検出器に供給して前記デュオバイナリ入力信号の
上及び低ピークにより決まる電圧を発生させ、これら電
圧を分圧器の両端に供給してこの分圧器から前記第１及
び第２の基準電圧を取り出す手段を具え、前記両比較器
の出力を、これら出力から前記バイナリ信号出力を取り
出すことができる論理関数を有するゲート回路に供給す
ることを特徴とする。
斯る回路配置は、電圧比較器のスライスレベルを与える
基準電圧をデュオバイナリ信号自体から取り出すことに
よりスライス作用が信号振幅及びレベルの変化の影響を
受けない利点を有する。
基準電圧をデュオバイナリ信号自体から取り出すことに
よりスライス作用が信号振幅及びレベルの変化の影響を
受けない利点を有する。
各比較器は差動増幅器で構成することができ、この場合
にはその非反転入力端子を信号入力端子とし、その反転
入力端子を基準電圧入力端子とし、ゲート回路を排他Ｏ
Ｒゲート又は排他ＮＯＲゲートとすることができる。差
動増幅器とゲート回路の他の組合せも可能である。斯る
差動増幅器は１対のトランジスタで構成し、１対の斯る
差動増幅器の一方のトランジスタのコレクタを共通の負
荷に接続して′°ワイヤード八へＤ ’”ゲート回路を
構成することもできる。
にはその非反転入力端子を信号入力端子とし、その反転
入力端子を基準電圧入力端子とし、ゲート回路を排他Ｏ
Ｒゲート又は排他ＮＯＲゲートとすることができる。差
動増幅器とゲート回路の他の組合せも可能である。斯る
差動増幅器は１対のトランジスタで構成し、１対の斯る
差動増幅器の一方のトランジスタのコレクタを共通の負
荷に接続して′°ワイヤード八へＤ ’”ゲート回路を
構成することもできる。
回路配置がデュオバイナリ信号入力のみならずバイナリ
信号入力も処理する必要がある場合にはバイナリ入力信
号を受信する信号入力端子と、前記分圧器に接続され、
バイナリ信号のスライスレベルを定める基準電圧入力端
子とを有する第３の電圧比較器を設け、且つ前記ゲート
回路の出力端子と前記第３比較器の出力端子とを入力信
号の性質に依存して適切なバイナリ出力を選択する選択
回路に接続する手段を設けることができる。
信号入力も処理する必要がある場合にはバイナリ入力信
号を受信する信号入力端子と、前記分圧器に接続され、
バイナリ信号のスライスレベルを定める基準電圧入力端
子とを有する第３の電圧比較器を設け、且つ前記ゲート
回路の出力端子と前記第３比較器の出力端子とを入力信
号の性質に依存して適切なバイナリ出力を選択する選択
回路に接続する手段を設けることができる。
本発明は第１及び第２差動増幅器とゲート回路を具えた
プレコーデッドデュオバイナリーバイナリ信号変換器を
提供することもできる。
プレコーデッドデュオバイナリーバイナリ信号変換器を
提供することもできる。
（実施例）
図面につき本発明の詳細な説明する。
第１図において、デュオバイナリ信号はダイオードＤＩ
のアノードと別のダイオードＤ２のカソードＤ２に接続
された入力端子ｔｐに供給される。ダイオードＤ１のカ
ソードを他端が接地されたコンデンサＣｔの一端に接続
すると共にバッファ増幅器として動作するｎｐｎ ）
ランジスタＴＲＩのベースに接続する。トランジスタＴ
ＲＩのコレクタを負端子が接地された電圧源の正端子Ｂ
＋に接続すると共にそのエミッタを電流源１１を経て接
地する。ダイオードＤ２のアノードを他端が接地された
コンデンサＣ２の一端に接続すると共に別のトランジス
タＴＲ２のベースに接続する。このトランジスタもバッ
ファ増幅器として動作し、そのコレクタを正端子Ｂ＋に
接続１すると共にそのエミッタを別の電流源Ｉ２を経て
接地する。
のアノードと別のダイオードＤ２のカソードＤ２に接続
された入力端子ｔｐに供給される。ダイオードＤ１のカ
ソードを他端が接地されたコンデンサＣｔの一端に接続
すると共にバッファ増幅器として動作するｎｐｎ ）
ランジスタＴＲＩのベースに接続する。トランジスタＴ
ＲＩのコレクタを負端子が接地された電圧源の正端子Ｂ
＋に接続すると共にそのエミッタを電流源１１を経て接
地する。ダイオードＤ２のアノードを他端が接地された
コンデンサＣ２の一端に接続すると共に別のトランジス
タＴＲ２のベースに接続する。このトランジスタもバッ
ファ増幅器として動作し、そのコレクタを正端子Ｂ＋に
接続１すると共にそのエミッタを別の電流源Ｉ２を経て
接地する。
動作において、ダイオードＤＩとコンデンサＣｔは３レ
ベルデュオバイナリ信号の最高レベルを整流するピーク
整流回路を構成し、得られた電圧をエミッタホロワトラ
ンジスタＴＲＩに供給する。同様に、ダイオードＤ２及
びコンデンサＣ２は３レベルデュオバイナリ信号の最低
レベルを整流する別のピーク整流回路を構成し、得られ
た電圧をエミッタホロワトランジスタＴＲ２に供給する
。デュオバイナリ信号の上及び下ピーク値を表わす電圧
がそれぞれのトランジスタＴＲＩ及びＴＲ２のエミッタ
から抵抗Ｒ１，Ｒ２及びＲ３を具える分圧器に供給され
る。
ベルデュオバイナリ信号の最高レベルを整流するピーク
整流回路を構成し、得られた電圧をエミッタホロワトラ
ンジスタＴＲＩに供給する。同様に、ダイオードＤ２及
びコンデンサＣ２は３レベルデュオバイナリ信号の最低
レベルを整流する別のピーク整流回路を構成し、得られ
た電圧をエミッタホロワトランジスタＴＲ２に供給する
。デュオバイナリ信号の上及び下ピーク値を表わす電圧
がそれぞれのトランジスタＴＲＩ及びＴＲ２のエミッタ
から抵抗Ｒ１，Ｒ２及びＲ３を具える分圧器に供給され
る。
抵抗Ｒ１及びＲ３が抵抗Ｒ２の抵抗値の半分の抵抗値を
有する場合、抵抗Ｒ１及びＲ２の接続点の電圧はデュオ
バイナリ信号の中及び上レベルの中間に位置するものと
なり、抵抗Ｒ２及びＲ３の接続点の電圧はデュオバイナ
リ信号の下及び中レベルの中間に位置するものとなる。
有する場合、抵抗Ｒ１及びＲ２の接続点の電圧はデュオ
バイナリ信号の中及び上レベルの中間に位置するものと
なり、抵抗Ｒ２及びＲ３の接続点の電圧はデュオバイナ
リ信号の下及び中レベルの中間に位置するものとなる。
これら接続点の電圧は、デュオバイナリ入力信号が振幅
変化やレベルシフトを受けてもデュオバイナリ入力信号
に対し一定の関係を維持する基準電圧を構成する。
変化やレベルシフトを受けてもデュオバイナリ入力信号
に対し一定の関係を維持する基準電圧を構成する。
入力端子ｔｐのデュオバイナリ信号はコレクタが端子Ｂ
＋に、そのエミッタが電流源Ｉ３を経て接地された第３
のエミッタホロワトランジスタＴＲ３のベースにも供給
される。トランジスタＴＲ３はトランジスタＴＲＩ及び
ＴＲ２におけるレベルシフトに対応するレベルシフトを
与えるものであり、そのエミッタを差動増幅器形態の第
１及び第２電圧比較器ＣＰＩ及びＣＦ２の非反転入力端
子（＋）に接続する。
＋に、そのエミッタが電流源Ｉ３を経て接地された第３
のエミッタホロワトランジスタＴＲ３のベースにも供給
される。トランジスタＴＲ３はトランジスタＴＲＩ及び
ＴＲ２におけるレベルシフトに対応するレベルシフトを
与えるものであり、そのエミッタを差動増幅器形態の第
１及び第２電圧比較器ＣＰＩ及びＣＦ２の非反転入力端
子（＋）に接続する。
比較器ＣＰＩの反転入力端子（−）は抵抗Ｒ１及びＲ２
の接続点から上基準電圧を受信し、比較器ＣＰ２の反転
入力端子（−）は抵抗Ｒ２及びＲ３の接続点から下基準
電圧を受信する。
の接続点から上基準電圧を受信し、比較器ＣＰ２の反転
入力端子（−）は抵抗Ｒ２及びＲ３の接続点から下基準
電圧を受信する。
デュオバイナリ信号の３つのレベル（下、中及び上）が
０．１及び２でそれぞれ表わされる場合、比較器ＣＰＩ
は入力がレベル２にあるときのみ高レベル出力を発生し
、比較器ＣＰ２は入力が１又は２のときに高レベル出力
を発生する。これら比較器の出力はゲート回路Ｇの各別
の入力端子に供給される。このゲート回路はその入力の
一方のみが高レベルのとき高レベル又低レベル出力を発
生する排他ＯＲ（ＥＸＯＲ）又は排他ＮＯＲ（ＥＸＮＯ
Ｒ）関数を有するものとすることができる。これがため
、図示のようにゲート回路ＧがＥＸＮＯＲゲートの場合
にはデュオバイナリ信号がレベル０又は２つのときにの
み高レベル出力を発生する。デュオバイナリ信号が、前
記のＩＥＥＥのアダムレンダーの論文に記載されている
ように各デュオバイナリシンボルが情報の単ビットを表
わすようなプレコーデッド型である場合には、ゲートＧ
の出力はデュオバイナリ入力信号と等価なバイナリ信号
を表わす。斯るプレコーデッド型においてデュオバイナ
リレベル０又は２が２進値ｌに対応し、デュオバイナリ
レベル１が２進値０に対応する場合には、ゲート回路Ｇ
からの出力ＯＰはこのゲート回路ＧがＥＸＮＯＨのとき
にデュオバイナリ入力と等価なバイナリ信号を直接発生
する。
０．１及び２でそれぞれ表わされる場合、比較器ＣＰＩ
は入力がレベル２にあるときのみ高レベル出力を発生し
、比較器ＣＰ２は入力が１又は２のときに高レベル出力
を発生する。これら比較器の出力はゲート回路Ｇの各別
の入力端子に供給される。このゲート回路はその入力の
一方のみが高レベルのとき高レベル又低レベル出力を発
生する排他ＯＲ（ＥＸＯＲ）又は排他ＮＯＲ（ＥＸＮＯ
Ｒ）関数を有するものとすることができる。これがため
、図示のようにゲート回路ＧがＥＸＮＯＲゲートの場合
にはデュオバイナリ信号がレベル０又は２つのときにの
み高レベル出力を発生する。デュオバイナリ信号が、前
記のＩＥＥＥのアダムレンダーの論文に記載されている
ように各デュオバイナリシンボルが情報の単ビットを表
わすようなプレコーデッド型である場合には、ゲートＧ
の出力はデュオバイナリ入力信号と等価なバイナリ信号
を表わす。斯るプレコーデッド型においてデュオバイナ
リレベル０又は２が２進値ｌに対応し、デュオバイナリ
レベル１が２進値０に対応する場合には、ゲート回路Ｇ
からの出力ＯＰはこのゲート回路ＧがＥＸＮＯＨのとき
にデュオバイナリ入力と等価なバイナリ信号を直接発生
する。
第１図の回路はＤ−ＭＡＣパケット又はＤ２− ＭＭＣ
バケントテレビジョン信号バーストのデータ、バースト
内のデュオバイナリデータをバイナリデータ形態に変換
するのに特に有用である。入力信号が理想的な形態であ
る場合には、この回路はＣ−ＭＭＣパケットテレビジョ
ン信号のデータバーストの復調後に発生されるようなバ
イナリ信号をスライスすることもできる。しかし、斯る
信号が理想的な形態でなく、雑音を受ける場合には、斯
る信号のスライスは中間点でのみ満足なものとなる。バ
イナリ信号に対しこのスライスを達成すると共にデュオ
バイナリ信号を処理し得る回路を第２図に示す。第２図
において、第１図と対応する素子は第１図と同一の符号
で示している。
バケントテレビジョン信号バーストのデータ、バースト
内のデュオバイナリデータをバイナリデータ形態に変換
するのに特に有用である。入力信号が理想的な形態であ
る場合には、この回路はＣ−ＭＭＣパケットテレビジョ
ン信号のデータバーストの復調後に発生されるようなバ
イナリ信号をスライスすることもできる。しかし、斯る
信号が理想的な形態でなく、雑音を受ける場合には、斯
る信号のスライスは中間点でのみ満足なものとなる。バ
イナリ信号に対しこのスライスを達成すると共にデュオ
バイナリ信号を処理し得る回路を第２図に示す。第２図
において、第１図と対応する素子は第１図と同一の符号
で示している。
第２図から、ピーク整流器とバッファ増幅器は第１図の
ものと同一であることがわかる。分圧器をトランジスタ
ＴＲＩ とＴＲ２のエミッタ間に接続しであるが、本例
では全て同一の抵抗値を有する４個の抵抗Ｒ１，Ｒ２’
、 Ｒ２−及びＲ３を具えている。
ものと同一であることがわかる。分圧器をトランジスタ
ＴＲＩ とＴＲ２のエミッタ間に接続しであるが、本例
では全て同一の抵抗値を有する４個の抵抗Ｒ１，Ｒ２’
、 Ｒ２−及びＲ３を具えている。
（即ち、抵抗Ｒ２’及びＲ２−は第１図の抵抗Ｒ２の抵
抗値の半分の値を有する）。これがため、抵抗Ｒ２’及
びＲ２″の接続点の電圧は入力端子ＩＰの信号が振幅変
化及びレベルシフトしていても入力信号のピーク・ピー
ク電圧の半分に等しくなる。分圧器の他の接続点の電圧
は第１図のものと同一である。
抗値の半分の値を有する）。これがため、抵抗Ｒ２’及
びＲ２″の接続点の電圧は入力端子ＩＰの信号が振幅変
化及びレベルシフトしていても入力信号のピーク・ピー
ク電圧の半分に等しくなる。分圧器の他の接続点の電圧
は第１図のものと同一である。
第１図のものと同様に、これらの他の接続点の電圧を入
力端子ＩＰの信号と一緒に比較器ＣＰＩ及びｃｐｓに供
給し、これら比較器とゲート回路Ｇとをもってデュオバ
イナリ変換器を構成する。抵抗Ｒ２’及びＲ２″の接続
点の基準電圧は同様に差動増幅形態の第３の電圧比較器
ＣＰ３の反転入力端子（−）に供給する。この比較器の
非反転入力端子（＋）は入力端子ＩＰからの信号を受信
する。この比較器ＣＰ３の出力はバイナリ信号入力が“
１°“状態にあるときに高レベルになる（尚、ここでバ
イナリ信号人力が比較器ＣＰＩ及びＣＦ２に及ぼす作用
並びにデュオバイナリ信号入力が比較器ＣＰ３に及ぼす
作用は重要でないので無視する）。ゲート回路Ｇ及び電
圧比較器ＣＰ３からの出力をマルチプレクサ（スイッチ
）Ｍの各別の入力端子に供給する。このマルチプレクサ
は入力端子Ｂ／′５から制御されて、２進信号が受信さ
れる場合には比較器ＣＰ３からの出力を選択し、デュオ
バイナリ信号が受信される場合にはゲート回路Ｇからの
出力を選択する。
力端子ＩＰの信号と一緒に比較器ＣＰＩ及びｃｐｓに供
給し、これら比較器とゲート回路Ｇとをもってデュオバ
イナリ変換器を構成する。抵抗Ｒ２’及びＲ２″の接続
点の基準電圧は同様に差動増幅形態の第３の電圧比較器
ＣＰ３の反転入力端子（−）に供給する。この比較器の
非反転入力端子（＋）は入力端子ＩＰからの信号を受信
する。この比較器ＣＰ３の出力はバイナリ信号入力が“
１°“状態にあるときに高レベルになる（尚、ここでバ
イナリ信号人力が比較器ＣＰＩ及びＣＦ２に及ぼす作用
並びにデュオバイナリ信号入力が比較器ＣＰ３に及ぼす
作用は重要でないので無視する）。ゲート回路Ｇ及び電
圧比較器ＣＰ３からの出力をマルチプレクサ（スイッチ
）Ｍの各別の入力端子に供給する。このマルチプレクサ
は入力端子Ｂ／′５から制御されて、２進信号が受信さ
れる場合には比較器ＣＰ３からの出力を選択し、デュオ
バイナリ信号が受信される場合にはゲート回路Ｇからの
出力を選択する。
プレコーデッドデュオバイナリ信号用の上述した実施例
ではゲート回路ＧをＥＸＮＯＲゲートであるものとして
示しである。プレコーディングが上述とは逆極性の場合
、即ちデュオバイナリレベル０又は２が２進値Ｏに対応
し、デュオバイナリレベル１が２進値１に対応する場合
には、ゲート回路Ｇを第３図に示すようにＥＸＯＲゲー
トにすることができる。尚、第３図は第１図から変更し
た部分のみを示し、Ｘ、 Ｙ及びＺはそれぞれ上基準電
圧、下基準電圧及びデュオバイナリ信号を表わしている
。他の電圧比較器とゲート回路の組合せを用い、最初に
述べたようにプレコートされたデュオバイナリ信号を復
号するデュオバイナリ−バイナリ変換器の他の例を第４
及び５図に示す。第４図では上基準電圧（Ｘ）を比較器
ＣＰＩの非反転入力端子（＋）に供給し、低基準電圧（
Ｙ）を比較器ＣＰ２の非反転入力端子（＋）に供給し、
デュオバイナリ信号（Ｚ）を比較器ＣＰＩ及びＣＦ２の
残りの入力端子に供給する。この場合にはゲート回路Ｇ
はＯＲゲートとする。第５図では上基準電圧（Ｘ）を比
較器ＣＰＩの非反転入力端子（＋）に、下基準電圧（Ｙ
）を比較器ＣＰ２の反転入力端子（−）に供給し、デュ
オバイナリ信号（Ｚ）を比較器ＣＰｌ及びＣＦ２の残り
の入力端子に供給する。この場合にはゲート回路ＧをＮ
ＡＮＤゲートにする。比較器入力とゲート回路の更に他
の組合せが２種類のプレコーディング形態に対し可能で
あることが明らかである。
ではゲート回路ＧをＥＸＮＯＲゲートであるものとして
示しである。プレコーディングが上述とは逆極性の場合
、即ちデュオバイナリレベル０又は２が２進値Ｏに対応
し、デュオバイナリレベル１が２進値１に対応する場合
には、ゲート回路Ｇを第３図に示すようにＥＸＯＲゲー
トにすることができる。尚、第３図は第１図から変更し
た部分のみを示し、Ｘ、 Ｙ及びＺはそれぞれ上基準電
圧、下基準電圧及びデュオバイナリ信号を表わしている
。他の電圧比較器とゲート回路の組合せを用い、最初に
述べたようにプレコートされたデュオバイナリ信号を復
号するデュオバイナリ−バイナリ変換器の他の例を第４
及び５図に示す。第４図では上基準電圧（Ｘ）を比較器
ＣＰＩの非反転入力端子（＋）に供給し、低基準電圧（
Ｙ）を比較器ＣＰ２の非反転入力端子（＋）に供給し、
デュオバイナリ信号（Ｚ）を比較器ＣＰＩ及びＣＦ２の
残りの入力端子に供給する。この場合にはゲート回路Ｇ
はＯＲゲートとする。第５図では上基準電圧（Ｘ）を比
較器ＣＰＩの非反転入力端子（＋）に、下基準電圧（Ｙ
）を比較器ＣＰ２の反転入力端子（−）に供給し、デュ
オバイナリ信号（Ｚ）を比較器ＣＰｌ及びＣＦ２の残り
の入力端子に供給する。この場合にはゲート回路ＧをＮ
ＡＮＤゲートにする。比較器入力とゲート回路の更に他
の組合せが２種類のプレコーディング形態に対し可能で
あることが明らかである。
第６図はデュオバイナリ−バイナリ変換器の他の例の回
路図を示す。本例ではデュオバイナリ信号（Ｚ）をｎｐ
ｎ トランジスタＴＲ４及びＴＲ６のベースに供給す
る。上基準レベル（Ｘ）ヲｎｐｎトランジスタＴＲ７の
ベースに、低基準レベル（Ｙ）をｎｐｎ トランジス
タＴＲ５のベースに供給する。トランジスタＴＲ４及び
ＴＲ５は差動増幅器を構成し、それらのエミッタを相互
接続して電流源Ｉ４を経て接地すると共に、トランジス
タＴＲ４のコレクタを電圧源の正端子Ｂ＋に直接接続し
、トランジスタＴＲ５のコレクタを正端子Ｂ＋に負荷抵
抗Ｒ４を経て接続する。トランジスタＴＲ６及びＴＲ７
も別の差動増幅器を構成し、それらのエミッタを電流源
Ｉ５を経て接地すると共に、トランジスタＴＲ７のコレ
クタを端子Ｂ＋に直接接続し、トランジスタＴＲ６のコ
レクタをトランジスタＴＲ５のコレクタと抵抗Ｒ４との
接続点に接続する。この接続点をインバータＩＮＶの入
力端子にも接続し、このインバータの出力端子を回路の
出力端子ｏｐに接続する。トランジスタＴＲ４及びＴＲ
５は第２電圧比較器ＣＰ２を構成し、トランジスタＴＲ
６及びＴＲ７は第１電圧比較器ＣＰＩを構成する。共通
の出力抵抗Ｒ４による両比較器の出力接続は“ワイヤー
ドＡＮＤ”ゲートを構成する。この抵抗とトランジスタ
ＴＲ５，ＴＲ６との接続点は入力（Ｚ）が上基準レベル
（Ｘ）より大きいとき又は低基準レベル（Ｙ 、）より
低いときに低レベルになり、他の状態では高レベルにな
る。インバータＩＮＶは、デュオバイナリレベル０及び
２が２進値１に対応し、デュオバイナリレベルｌが２進
値Ｏに対応するようなプレコーディング方式の場合に正
しい出力を発生するのに必要とされる。反対のプレコー
ディング方式の場合にはインバータＩＮＶは不要である
。
路図を示す。本例ではデュオバイナリ信号（Ｚ）をｎｐ
ｎ トランジスタＴＲ４及びＴＲ６のベースに供給す
る。上基準レベル（Ｘ）ヲｎｐｎトランジスタＴＲ７の
ベースに、低基準レベル（Ｙ）をｎｐｎ トランジス
タＴＲ５のベースに供給する。トランジスタＴＲ４及び
ＴＲ５は差動増幅器を構成し、それらのエミッタを相互
接続して電流源Ｉ４を経て接地すると共に、トランジス
タＴＲ４のコレクタを電圧源の正端子Ｂ＋に直接接続し
、トランジスタＴＲ５のコレクタを正端子Ｂ＋に負荷抵
抗Ｒ４を経て接続する。トランジスタＴＲ６及びＴＲ７
も別の差動増幅器を構成し、それらのエミッタを電流源
Ｉ５を経て接地すると共に、トランジスタＴＲ７のコレ
クタを端子Ｂ＋に直接接続し、トランジスタＴＲ６のコ
レクタをトランジスタＴＲ５のコレクタと抵抗Ｒ４との
接続点に接続する。この接続点をインバータＩＮＶの入
力端子にも接続し、このインバータの出力端子を回路の
出力端子ｏｐに接続する。トランジスタＴＲ４及びＴＲ
５は第２電圧比較器ＣＰ２を構成し、トランジスタＴＲ
６及びＴＲ７は第１電圧比較器ＣＰＩを構成する。共通
の出力抵抗Ｒ４による両比較器の出力接続は“ワイヤー
ドＡＮＤ”ゲートを構成する。この抵抗とトランジスタ
ＴＲ５，ＴＲ６との接続点は入力（Ｚ）が上基準レベル
（Ｘ）より大きいとき又は低基準レベル（Ｙ 、）より
低いときに低レベルになり、他の状態では高レベルにな
る。インバータＩＮＶは、デュオバイナリレベル０及び
２が２進値１に対応し、デュオバイナリレベルｌが２進
値Ｏに対応するようなプレコーディング方式の場合に正
しい出力を発生するのに必要とされる。反対のプレコー
ディング方式の場合にはインバータＩＮＶは不要である
。
以上の説明から、当業者であれば他の変更が明らかであ
る。斯る変更は回路及びその構成素子の設計、製造及び
使用において既に知られている他の特徴も含み、斯る特
徴はここに記載した特徴の代りに又はに加えて使用する
ことができ、特許請求の範囲には特定の特徴の組合せを
記載しているか、本発明の範囲はこれに限定されるもの
でない。
る。斯る変更は回路及びその構成素子の設計、製造及び
使用において既に知られている他の特徴も含み、斯る特
徴はここに記載した特徴の代りに又はに加えて使用する
ことができ、特許請求の範囲には特定の特徴の組合せを
記載しているか、本発明の範囲はこれに限定されるもの
でない。
第１図は本発明回路配置の一実施例の回路図、第２図は
第１図の回路配置の変形例の回路図、第３．４．５及び
６図はデュオバイナリ−バイナリ変換器の他の種々の実
施例の一部分の回路図ある。 Ｄｌ、 Ｃ１ｉ Ｄ２． Ｃ２・・・ピーク検出器ＴＲ
Ｉ、 ＴＲ２，ＴＲ３・・・バッファ増幅器Ｒ１，Ｒ２
，Ｒ３；Ｒ１，Ｒ２’ 、 Ｒ２″、 Ｒ３・・・分
圧器ＣＰ１． ＣＦ２． Ｃｒ２・・・第１．第２．第
３比較器Ｇ・・・ゲート回路 Ｍ・・・マルチプレクサ ＩＰ・・・デュオバイナリ信号入力端子Ｘ、 Ｙ・・・
基準電圧 ＴＲ４，ＴＲ５ｉＴＲ６，ＴＲ７・・・差動増幅器Ｒ４
・・・共通負荷抵抗 ＩＮＶ・・・インバータ
第１図の回路配置の変形例の回路図、第３．４．５及び
６図はデュオバイナリ−バイナリ変換器の他の種々の実
施例の一部分の回路図ある。 Ｄｌ、 Ｃ１ｉ Ｄ２． Ｃ２・・・ピーク検出器ＴＲ
Ｉ、 ＴＲ２，ＴＲ３・・・バッファ増幅器Ｒ１，Ｒ２
，Ｒ３；Ｒ１，Ｒ２’ 、 Ｒ２″、 Ｒ３・・・分
圧器ＣＰ１． ＣＦ２． Ｃｒ２・・・第１．第２．第
３比較器Ｇ・・・ゲート回路 Ｍ・・・マルチプレクサ ＩＰ・・・デュオバイナリ信号入力端子Ｘ、 Ｙ・・・
基準電圧 ＴＲ４，ＴＲ５ｉＴＲ６，ＴＲ７・・・差動増幅器Ｒ４
・・・共通負荷抵抗 ＩＮＶ・・・インバータ
Claims (1)
- 【特許請求の範囲】 １、プレコーデッドデュオバイナリ信号入力からバイナ
リ信号出力を発生させる回路配置において、前記デュオ
バイナリ入力信号が供給される信号入力端子と前記デュ
オバイナリ入力信号の第１スライスレベルを定める基準
電圧入力端子とを有する第１の電圧比較器及び前記デュ
オバイナリ入力信号が供給される信号入力端子と前記デ
ュオバイナリ入力信号の第２スライスレベルを定める基
準電圧入力端子とを有する第２の電圧比較器を具え、更
に前記デュオバイナリ入力信号を第１及び第２のピーク
検出器に供給して前記デュオバイナリ入力信号の上及び
低ピークにより決まる電圧を発生させ、これら電圧を分
圧器の両端に供給してこの分圧器から前記第１及び第２
の基準電圧を取り出す手段を具え、前記両比較器の出力
を、これら出力から前記バイナリ信号出力を取り出すこ
とができる論理関数を有するゲート回路に供給すること
を特徴とするデュオバイナリ信号からバイナリ信号を発
生させる回路配置。 ２、各比較器は差動増幅器で構成し、その非反転入力端
子を信号入力端子とし、その反転入力端子を基準電圧入
力端子とし、前記ゲート回路を排他ＯＲゲート又は排他
ＮＯＲゲートにしてあることを特徴とする特許請求の範
囲１記載の回路配置。 ３、前記第１及び第２比較器はそれぞれ第１及び第２差
動増幅器を具え、前記第１差動増幅器の反転入力端子及
び非反転入力端子はそれぞれその基準電圧とデュオバイ
ナリ信号を受信し、第２差動増幅器の反転入力端子及び
非反転入力端子はそれぞれデュオバイナリ信号とその基
準電圧を受信し、前記ゲート回路はＯＲゲートにしてあ
ることを特徴とする特許請求の範囲１記載の回路配置。 ４、前記第１及び第２比較器はそれぞれ第１及び第２差
動増幅器を具え、前記第１差動増幅器の反転入力端子及
び非反転入力端子はそれぞれデュオバイナリ信号及びそ
の基準電圧を受信し、第２差動増幅器の反転入力端子及
び非反転入力端子はそれぞれその基準電圧及びデュオバ
イナリ信号を受信し、前記ゲート回路はＮＡＮＤゲート
にしてあることを特徴とする特許請求の範囲１記載の回
路配置。 ５、前記第１及び第２比較器の各々はエミッタを共通接
続した第１及び第２トランジスタを具え、両比較器の第
１トランジスタのコレクタを電源電圧に直接接続すると
共に両比較器の第２トランジスタのコレクタを共通の負
荷を経て前記電源電圧に接続し、前記デュオバイナリ信
号を第１比較器の第１トランジスタのベース及び第２比
較器の第２トランジスタのベースに供給すると共に各比
較器の他方のトランジスタのベースが前記第１及び第２
基準電圧の何れかを受信するようにしてあることを特徴
とする特許請求の範囲１記載の回路配置。 ６、バイナリ入力信号を受信する信号入力端子と、前記
分圧器に接続され前記バイナリ信号のスライスレベルを
定める基準電圧入力端子とを有する第３の電圧比較器と
、前記ゲート回路の出力端子と前記第３比較器の出力端
子を入力信号の性質に依存して適切なバイナリ出力を選
択する選択回路に接続する手段とを更に具えていること
を特徴とする特許請求の範囲１〜５の何れかに記載の回
路配置。 ７、特許請求の範囲２、３、４又は５に記載されている
ような第１及び第２差動増幅器とゲート回路を具えたプ
レコーデッドデュオバイナリーバイナリ信号変換器。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8809920A GB2217957A (en) | 1988-04-27 | 1988-04-27 | Circuit arrangement for producing a binary signal |
| GB8809920.5 | 1988-04-27 | ||
| GB898904899A GB8904899D0 (en) | 1988-04-27 | 1989-03-03 | Circuit arrangement for producing a binary signal |
| GB8904899.5 | 1989-03-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01314019A true JPH01314019A (ja) | 1989-12-19 |
Family
ID=26293819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10569789A Pending JPH01314019A (ja) | 1988-04-27 | 1989-04-25 | デュオバイナリ信号からバイナリ信号を発生させる回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0339727A3 (ja) |
| JP (1) | JPH01314019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005168031A (ja) * | 2003-12-04 | 2005-06-23 | Lucent Technol Inc | デュオバイナリ信号伝送を利用した電気バックプレーン送信 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2253960B (en) * | 1991-02-21 | 1995-02-15 | Gen Electric Co Ltd | A duo-binary and/or binary data slicer |
| KR930017443A (ko) * | 1992-01-15 | 1993-08-30 | 강진구 | Mac 신호 데이타 변환회로 |
| JP3039439B2 (ja) * | 1997-04-23 | 2000-05-08 | 日本電気株式会社 | 識別レベル制御回路 |
| EP2924881A1 (en) | 2014-03-26 | 2015-09-30 | IMEC vzw | Improvements in or relating to signal processing |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150645A (en) * | 1979-05-14 | 1980-11-22 | Sony Corp | Data sampling circuit |
| DE3234739A1 (de) * | 1982-09-20 | 1984-03-22 | Siemens AG, 1000 Berlin und 8000 München | Bussystem mit lichtwellenleitern |
-
1989
- 1989-04-21 EP EP19890201029 patent/EP0339727A3/en not_active Withdrawn
- 1989-04-25 JP JP10569789A patent/JPH01314019A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005168031A (ja) * | 2003-12-04 | 2005-06-23 | Lucent Technol Inc | デュオバイナリ信号伝送を利用した電気バックプレーン送信 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0339727A2 (en) | 1989-11-02 |
| EP0339727A3 (en) | 1990-10-31 |
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