JP2005168031A - デュオバイナリ信号伝送を利用した電気バックプレーン送信 - Google Patents

Abstract

【課題】受信された信号がデュオバイナリ信号として確実に解釈されることができるように、簡略で電力消費量が少ない高速送信システムを構成する。
【解決手段】 本発明は、代表的にはデータ信号を処理する方法であって、電気バックプレーンを介してデータ信号を送信する工程と、電気バックプレーンを介して送信した後にデータ信号を受信する工程とを含み、受信されたデータ信号がデュオバイナリ・データ信号として解釈されることを特徴とする。データ信号は、好ましくは解釈される前にフィルタにかけられ、フィルタは、好ましくは、フィルタとバックプレーンとの組み合わせがバイナリ・デュオバイナリ・コンバータに近づくように設計される。この送信システムによって比較的安価な電気バックプレーンを経て（例えば１０Ｇｂ／ｓ超の）高速でデータを送信することが可能になる。
【選択図】図１

Description

本発明は信号処理に関し、特に電気バックプレーンを経た（例えばＧＨｚ速度の）データ送信に関する。

高速ルータおよび相互接続スイッチのような主要光製品（ｃｏｒｅ ｏｐｔｉｃａｌ ｐｒｏｄｕｃｔ）ではギガヘルツのデータ伝送速度が必要である。このような大規模システムの多くは少ない電力を利用し、低コストにするため小さいエリアで数百から数千もの信号をルーティングする必要がある。典型的には、このルーティングは高速バックプレーンと呼ばれる多層ボード上で行われる。この構造でのギガヘルツ速度の回線速度での信号の完全性を保つことは極めて困難であり、重要な研究分野になっている。バックプレーン信号送信の完全性を保つために多くのメーカーによって幾つかのアプローチが求められている。これらの技術は基本的に受動と能動の２つの範疇に分けられる。

消極的な解決方法は、高品質のマイクロ波基板材料と、革新的なバイア・ホール技術と、新規のコネクタ技術との使用を組み込んでいる。これらの技術は送信の問題に対処する補助にはなるが、コストが高いマイクロ波基板と特別な高帯域幅のバックプレーン・コネクタを使用する必要があることが多い。その上、トレース長さが極めて長いことにより、依然として許容するに足らない送信特性が生ずる。

積極的な解決方法は、適応等化、プリエンファシス、ＰＡＭ−４、およびこれらの組み合わせを含んでいる。これらの解決方法はトレース長さが長いこと、電力消費量、およびコストが検討課題であり得ることを考慮に入れても優れた性能をもたらすことができる。典型的には、等化またはプリエンファシスを行う能動的解決方法はＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）データの帯域幅全体を修正しなければならない。問題点は、低品質の多くの送信システムの場合、周波数応答の減衰が激しく、薄いバックプレーン上のバイア・ホールを使用することで対象となる周波数範囲内に空白（ｎｕｌｌ）が生ずることである。空白を経た等化またはプリエンファシスには高次のネットワークを使用する必要があり、結果として生ずる修正は温度およびパラメータの変化に極めて敏感である。
Ｄａｖｉｄ Ｒ．Ｓｍｉｔｈ、Ｄｉｇｉｔａｌ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｓｙｓｔｅｍｓ、Ｖａｎ Ｎｏｓｔｒａｎｄ Ｒｅｉｎｈｏｌｄ １９８５，ｐｐ．２１２−２１７ 米国特許出願第１０／６３０，４２２号

高周波応答が弱いという問題に対する１つの解決方法はマルチレベル・コード化を利用して帯域幅を圧縮することである。ＰＡＭ−４はこの問題に対処するために等化とともに現在幾つかのメーカーによって採用されている。この技術はトレースが長くなるにせよ極めて優れた性能を提供することが判明しているが、これらの回路は典型的には複雑であり、その結果、標準型のＮＲＺ信号伝達と比較して集積度が稠密であり、電力消費量が増加するという難点が生ずる。

先行技術の問題点は本発明の原理に基づいて、帯域幅の縮小および大規模集積に適した実装の簡略化の双方をもたらすために電気バックプレーン用に電気デュオバイナリ（ｅｌｅｃｔｒｉｃａｌ ｄｕｏｂｉｎａｒｙ）信号伝達を利用することによって対処される。本発明のデュオバイナリ信号伝達のアーキテクチャの背後にある構想は、電気バックプレーンを経て進行した後に結果として生ずる受信機で利用可能な波形がデュオバイナリ信号であるように、送信機からの複雑なデータ・スペクトルを再成形することである。

本発明のその他の態様、特徴および利点は以下の詳細な説明、添付の特許請求の範囲、および添付図面からさらに充分に明らかにされ、図中、同様の参照番号は同類または同一の要素を特定する。
本明細書で言及される「一実施形態」または「実施形態」は実施形態に関連して記載される特定の特徴、構造または特性を本発明の少なくとも１つの実施形態に含めることができることを意味している。本明細書の様々な箇所で「一実施形態では」という語句が現れても必ずしも全てが同じ実施形態を指すものではなく、また他の実施形態を必然的に相互に排除する別個の、または代替実施形態でもない。

システムの概念
図１は本発明の一実施形態による送信システム１００のブロック図である。バイナリ・データ送信機１０２は（例えば低コストの）電気バックプレーン１０８を経て送信される非ゼロ復帰（Ｎｏｎ Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ：ＮＲＺ）バイナリ・データ・ストリームを供給する。デュオバイナリ・プレコーダ（ｄｕｏｂｉｎａｒｙ ｐｒｅｃｏｄｅｒ）１０４は、教示内容が参照によって本明細書に組み込まれているＤａｖｉｄ Ｒ．Ｓｍｉｔｈの「Ｄｉｇｉｔａｌ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｓｙｓｔｅｍｓ」（Ｖａｎ Ｎｏｓｔｒａｎｄ Ｒｅｉｎｈｏｌｄ １９８５、第２１２頁乃至第２１７頁）に記載されているように、受信機で所与のビット内のエラーが先行ビットに依存することがないように、ＮＲＺバイナリ・データ・ストリーム内のデータ・ビットを処理する。

等化フィルタ１０６は電気信号のバックプレーン１０８を経て送信される前の信号の複雑なスペクトルの振幅と位相の双方を再成形する。等化フィルタ１０６は、フィルタ１０６とバックプレーン１０８の組み合わせがバイナリ・デュオバイナリ・コンバータとして有効に動作するように設計されている。言い換えると、ＮＲＺバイナリ・データ信号が等化フィルタ１０６によってろ波され、その後で電気バックプレーン１０８を経て送信されると、結果として生じた（デュオバイナリ・バイナリ・コンバータ１１０に提供される）信号はオリジナルのＮＲＺバイナリ・データ信号に対応するデュオバイナリ・データ信号に類似して見える。

デュオバイナリ信号伝送は例えば「＋１」、「０」、および「−１」のような３つの信号を使用してデータをエンコードする。これらのレベルの１つに対応する信号（すなわちデュオバイナリ記号）は各信号間隔（タイムスロット）中に送信される。デュオバイナリ信号は典型的にはある変換規則を利用して対応するバイナリ信号から生成される。双方の信号とも同じ情報を搬送するが、デュオバイナリ信号の帯域幅は信号ノイズ比を犠牲にしてバイナリ信号の帯域幅と比較して２分の１に縮小できる。

対応するバイナリ・シーケンスａ_ｋからデュオバイナリ・シーケンスｂ_ｋを構成するために幾つかの異なる変換が提案されてきた。ただしｋ＝１，２，３。このような変換の１つによれば、任意の特定のｋ＝ｍである場合、ａ_ｍ＝０であるとｂ_ｍ＝０である。ａ_ｍ＝１であるとｂ_ｍ＝＋１ないしは−１であり、ｂ_ｍの極性はｂ_ｍに先行する最後の非ゼロ記号ｂ_ｍ−ｉの極性に基づいて決定される。ただしｉは正の整数である。より具体的にはｉが奇数である場合は、ｂ_ｍの極性はｂ_ｍ−ｉの極性と同じであり、ｉが偶数である場合は、ｂ_ｍの極性はｂ_ｍ−ｉの極性とは反対である。この変換の特性によって、デュオバイナリ・シーケンスは連続するタイムスロット内で「＋１」と「−１」レベルの間で遷移しない。（ｉ）「０」と「＋１」との間、および（ｉｉ）「０」と「−１」レベルとの間での遷移だけが発生し得る。判明しているｂ_ｋからａ_ｋを再構成することは比較的簡単である。より具体的には、ｂ_ｍ＝±１である場合はａ_ｍ＝１であり、ｂ_ｍ＝０である場合はａ_ｍ＝０である。

理想的なバイナリ・デュオバイナリ（Ｂ／Ｄ）コンバータの伝達関数Ｈ_Ｂ／ＤはＺ変換１＋ｚ^−１またはこれと同様であるがフーリエ変換（１＋ｅ^−ｊωＴ）によって表され、ただしＴはビットの継続時間である。等化フィルタ１０６と電気バックプレーン１０８との組み合わせがＢ／Ｄコンバータとして動作するためには、等価フィルタ１０６の伝達関数Ｈ_ＦＩＲと電気バックプレーン１０８の伝達関数Ｈ_Ｂとの積が理想的なＢ／Ｄ伝達関数Ｈ_Ｂ／Ｄに充分に近似する必要があろう。

典型的な低コストの電気バックプレーンは理想的なＢ／Ｄコンバータの周波数減衰よりも大幅に急峻な周波数減衰を有している。その結果、図１のグラフ部分に示すように、等化フィルタ１０６は好適にはデュオバイナリ信号のより高い周波数成分を強調し、かつ帯域での群遅延応答を平坦化するように設計されている。これも図１に示されている、結果として生じた等化フィルタ１０６と電気バックプレーン１０８との複合した応答は約１／４ビット速度でベッセル低域フィルタに近似する。

デュオバイナリ・データ・スペクトルはビット伝送速度の半分で空白を有しているので、高周波の強調の量はコード化されないＮＲＺデータと比較して大幅に縮小される。加えて、バイア・ホール共振（ｖｉａ−ｈｏｌｅ ｒｅｓｏｎａｎｃｅ）の結果としてバックプレーンの伝達関数に発生する空白は典型的には、電流バックプレーンと１０Ｇｂ／ｓの送信による周波数スペクトルの高端部の方向に向かってより顕著になる。したがって、対象となるスペクトル成分がビット伝送速度の半分未満であるという事実が重要な利点となる。

ろ波された信号が電気バックプレーン１０８を経て送信された後、デュオバイナリ・バイナリ（Ｄ／Ｂ）コンバータ１１０は結果として生じた、受信されたデュオバイナリ信号をＮＲＺバイナリ信号へと再変換し、これはその後、バイナリ・データ受信機１１２でさらに処理（例えばデコード）される。

等化フィルタ１０６は好適には有限インパルス応答（ＦＩＲ）フィルタを使用して実装されるが、別の適宜のフィルタ実装を使用することもできよう。さらに、等化フィルタ１０６は図１では信号が電気バックプレーン１０８を経て送信される前に実装されるものとして示されているが、等化フィルタ１０６の代わりに、またはそれに加えて等化フィルタを信号が電気バックプレーン１０８を経て送信された後に付与することも可能であろう。

送信システム１００では、バイナリ・データ送信機１０２と、デュオバイナリ・プレコーダ１０４と、等化フィルタ１０６とを送信システムの送信機サブシステムの構成部品であるということができ、一方、Ｄ／Ｂコンバータ１１０とバイナリ・データ受信機１１２とを送信システムの受信機サブシステムということができ、電気バックプレーン１０８は送信機サブシステムと受信機サブシステムとの間の信号送信経路を形成する。

デュオバイナリ等化フィルタの統合
等化フィルタ１０６は好適には、デュオバイナリ・バイナリ・コンバータ１１０に提供されるデータが実際にデュオバイナリ・データであるように複合データ・スペクトルの振幅と位相の双方を再形成する。これは高周波成分を強調し、バックプレーンの群遅延を平坦化するフィルタを使用して達成可能である。一般に、ＦＩＲフィルタ実装の周波数応答Ｈ_ＦＩＲ（ω）は下記のような方程式（１）によって得られる形式を有する。

ただしＣ_ｑはフィルタのタップ係数であり、Ｔはビット継続時間であり、ωは角周波数である。Ｈ_Ｂ（ω）が電気バックプレーン１０８の複合周波数応答である場合は、フィルタ応答Ｈ_ＦＩＲ（ω）は下記のような方程式（２）によって得られる。

ただしフィルタとバックプレーンの結合応答Ｈ_Ｂ／Ｄ（ω）は最適にはバイナリ・デュオバイナリ・コンバータの周波数応答（１＋ｅ^−ｊωＴ）であり、これは１＋ｚ^−１のＺ変換を伴う遅延および加算フィルタとして実装することができる。

一般に、方程式（２）を用いることによって多くの係数を有するフィルタが生ずる。高速の離散時間の実装用にはそれは望ましくない。その代わりに、フィルタ応答Ｈ_ＦＩＲ（ω）を得るために方程式（３）の下記のような最適化を行うためにＬ_ｐ項が用いられる。

ただし、

Ｋはスカラ定数であり、τ_ｃは群遅延定数であり、Ｃ＝［ｃ_０，ｃ_１，・・・、ｃ_Ｎ］はＦＩＲフィルタの係数であり、Ｐは正の偶数整数であり、∠Ｘは複素関数Ｘの偏角（すなわち複素関数と実軸との間の角度）を表す。データ送信機に配置された離散時間ＦＩＲフィルタを用いた等化フィルタ１０６の実装によって最小限のゲート数とアナログ機能性を用いてこのタスクを達成できる。

図２ａは本発明の一実施形態によって図１の等化フィルタ１０６を等化するために使用可能な汎用の２タップＦＩＲプリエンファシス・フィルタ２００ａのブロック図を示す。これは等化フィルタ１０６用の最も一般的な定式化ではないものの、ほとんどの場合は簡略であるとともに適切であると思われる。別の実装では、例えばフィルタは２つ以上のタップを有することができよう。

具体的には、データ・ソース（例えばフリップフロップ）２０２は入力信号を総和増幅器２０４に供給するとともに、信号を遅延させる一連の遅延素子（例えばフリップフロップ）２０６に反転入力信号を供給する。一連の遅延素子のうちの最後の遅延素子（２０６ｋ）を除いて、各遅延素子２０６の反転入力Ｑ￣が異なるインバータ２０８に印加されてセレクタ２１０への入力が生成され、このセレクタは最後の遅延素子２０６ｋからの遅延された反転データ・ストリームをも受信する。

セレクタ２１０はタップ・セレクタ制御信号２１２に基づいてその入力の１つを選択する。選択された入力はアッテネータ２１４に印加され、これは減衰セレクタ制御信号２１６に基づいて選択された入力を減衰する。結果として生じた減衰された値は総和増幅器２０４でオリジナルのデータ・ストリームに加算されて、プリエンファシスされた出力信号が生成される。

タップ・セレクタ制御信号２１２は入力ｔ_０，・・・、ｔ_ｋのいずれか１つを選択し、ｔ_０は「プリエンファシスなし」の選択に対応する。一般に、タップｔ_ｉはｉ×Ｔの遅延をもたらし、Ｔはビット持続時間である。セレクタ２１０によって選択された遅延はチャネルのインパルス応答に左右される。

このようにして、ＦＩＲプリエンファシス・フィルタ２００ａは方程式（１）から応答を実現するようにオリジナル信号の遅延され、スケーリングされた複製をオリジナル信号に加算することができる。負のフィルタ係数用に方程式（１）の負の符号を実現するために反転増幅器は必要ないことに留意されたい。システムのこのポイントでは入力データは純然たるデジタル形式であるので、同じ効果を達成するために反転されたデータ・ストリームを利用することができる。実装に応じて、ＦＩＲフィルタは適応フィルタでもよく、または固定的なタップ遅延と振幅を有するものでもよい。

図２ｂは特定の電気バックプレーン用の図２の２タップＦＩＲプリエンファシス・フィルタの特定の固定的実装の、可能なＩＣ実装のブロック図を示す。フィルタ２００ｂはデータ・ソース（フリップフロップ）２０２と、総和増幅器２０４と、遅延２０６−１および２０６−２と、６ｄＢのアッテネータ２１４とを備えている。図２ｂに示すように、反転データ信号はフィルタリングされた信号を生成するために総和増幅器２０４でオリジナルのデータ信号に加算される前に、遅延素子２０６で遅延され、アッテネータ２１４で減衰される。他の電気バックプレーン用のフィルタは異なる数の遅延素子および／または異なるレベルの減衰を有することができよう。

デュオバイナリ・バイナリ・コンバータ
図３は本発明の一実施形態によって図１のＤ／Ｂコンバータ１１０用に使用可能なデュオバイナリ・バイナリ・コンバータ３０８のブロック図を示している。Ｄ／Ｂコンバータのこの実装は参照によって本明細書に組み込んでいる、Ａｄａｍｉｅｃｋｉ２−６として２００３年７月３０日に提出された米国特許出願第１０／６３０，４２２号にさらに詳細に記載されている。ハードウエアで実装される場合は、コンバータ３０８は平衡入力の排他的ＯＲゲートを使用して実現可能であり、閾値が適宜に設定される。コンバータ３０８は約１０Ｇｂ／ｓ、またはそれ以上で比較的良好に動作し、同時に比較的小型で実装コストを安価にできる。その上、コンバータ３０８を比較的簡単にさらに高速のビット伝送速度で動作するように適応させることができ、図１の送信システム１００用の集積素子（例えばＡＳＩＣ）に比較的簡単に組み込むことができる。

図３に示すように、コンバータ３０８に印加されるデュオバイナリ入力信号ｓ（ｔ）は、好適には約１／（２Ｔ_ｂ）の帯域幅を有する広帯域スプリッタ３１２を使用して２つの信号コピーｓ_ａ（ｔ）およびｓ_ｂ（ｔ）に分割される。ただしＴ_ｂはオリジナルのバイナリ入力ストリームのビット持続時間である。コピーｓ_ａ（ｔ）は第一比較器３１４ａの反転入力に印加され、その非反転入力は第一閾値電圧Ｖ_１を受ける。同様に、コピーｓ_ｂ（ｔ）は第二比較器３１４ｂの非反転入力に印加され、その反転入力は第二閾値電圧Ｖ_２を受ける。各比較器３１４の出力ｘは下記のようにして生成されるデジタル信号である。Ｖ₋≧Ｖ_＋である場合はｘ＝０であり、Ｖ₋＜Ｖ_＋である場合はｘ＝１である。ただし、Ｖ₋およびＶ_＋は比較器の反転入力と非反転入力にそれぞれ印加される電圧である。

各比較器３１４の出力はバイナリ出力シーケンスＰ_ｋ’を生成する排他的ＯＲ（ＸＯＲ）ゲート３１６に印加される。比較器３１４ａ、比較器３１４ｂ、およびＸＯＲゲート３１６はそれぞれ好適には約１／Ｔ_ｂの帯域幅を有している。

図４はコンバータ３０８の一例をグラフで示している。より具体的には、閾値電圧Ｖ_１とＶ_２が約Ｖ_０／２および−Ｖ_０／２の値に設定されており、ただしＶ_０は信号コピーｓ_ａ（ｔ）およびｓ_ｂ（ｔ）内のデュオバイナリ信号の最高レベルに対応する電圧である。図４に示されている左から右への信号トレースは「＋１、０、−１」のデュオバイナリ・シーケンスに対応する。

表Ｉは図４に従って構成されたコンバータ３０８の動作を示している。表Ｉに示すように、このように構成されたコンバータ３０８は図４に示されている信号を「１０１」のバイナリ・シーケンスへと変換する。

図５は本発明の一実施形態によって図１のＤ／Ｂコンバータ１１０として使用できるＤ／Ｂコンバータ５０８のブロック図である。コンバータ５０８は図３のコンバータ３０８と同類であり、広帯域スプリッタ５１２と、２つの比較器５１４ａ−ｂと、論理ゲート５１６とを含んでいる。コンバータ５０８と３０８との１つの相違点は、コンバータ５０８では信号コピーｓ_ａ（ｔ）が比較器５１４ａの非反転入力に印加され、閾値電圧Ｖ_１が比較器５１４ａの反転入力に印加されることにある。適正な出力データを供給するため、Ｄ／Ｂコンバータの論理ゲート５１６は排他的ＮＯＲ（ＸＮＯＲ）ゲートである。

表ＩＩは図４に従って構成された場合のコンバータ５０８の動作を示している。表ＩＩに示すように、コンバータ５０８も、図３のコンバータ３０８と同様に図４に示されている信号を「１０１」のバイナリ・シーケンスへと適正に変換する。

有利なことには、比較的高速のビット伝送速度用に適応された本発明のＤ／Ｂコンバータは従来のＤ／Ｂコンバータのように複雑なマイクロ波整合回路を必要としない。その上、発明者の独自の調査では、インジウム−リン酸塩を使用した集積回路内に実施された本発明のＤ／Ｂコンバータは（ｉ）強靭且つ比較的安価であり、（ｉｉ）４０Ｇｂ／ｓもの高速のビット伝送速度で比較的良好に動作することが実証されている。

本発明は、バイナリ・データ速度がデュオバイナリ・データ速度の１／４またはそれ未満であるある種の用途で下位互換性を備えている。例えば、Ｄ／Ｂコンバータの閾値電圧Ｖ_１およびＶ_２を適宜に設定することによって、２．５Ｇｂ／ｓ（またはそれ未満）のＮＲＺバイナリ信号を処理するために、１０Ｇｂ／ｓのデュオバイナリ信号を処理することが可能な実施形態を構成することができる。

可能な構成の１つはＶ_１≒０、およびＶ_２≒Ｖ_０に設定することである。この構成では、図３の比較器３１４ｂの出力は常にゼロである。別の可能な構成はＶ_１≒０、およびＶ_２≒−Ｖ_０に設定することである。この構成では、図３の比較器３１４ｂの出力は常に１である。さらに別の可能な構成はＶ_１≒−Ｖ_０、およびＶ_２≒０に設定することである。この構成では、図３の比較器３１４ａの出力は常にゼロである。さらに別の可能な構成はＶ_１≒Ｖ_０、およびＶ_２≒０に設定することである。この構成では、比較器３１４ａの出力は常に１である。これらの各々の構成は図３の比較器の１つを有効にターンオフし、それによってＤ／Ｂコンバータ３０８が単一閾値のバイナリ受信機として動作することが可能になる。

これまで本発明を実施形態の例を参照して記載してきたが、この記載は限定的な意味に解釈されることを企図するものではない。本発明はアナログ処理でもデジタル処理でも実装可能である。データ・シーケンスは非ゼロ復帰（ＮＲＺ）で表してもよく、ゼロ復帰（ＲＺ）信号で表してもよい。本発明のＤ／Ｂコンバータは異なる構成が適宜に選択されてもよい一対の比較器に基づくものでもよい。論理回路はこの分野で公知である適宜の論理素子の組み合わせとして実装してもよい。例えば、図５のＸＮＯＲゲート５１６をＸＯＲゲート、次いでインバータとして実装することができる。本発明は、約１０Ｇｂ／ｓのデータ伝送速度用に実装することができるが、同様に本発明を１０Ｇｂ／ｓ以上または以下の別の選択されたビット伝送速度で動作するように設計してもよい。

本発明をデュオバイナリ・プレコーダ、電気バックプレーンの前の等化（プリエンファシス）フィルタ、および電気バックプレーンの後のデュオバイナリ・バイナリ・コンバータを有する送信システムの文脈で記載してきた。本発明はこれに限定されるものではない。特定の用途に応じて、デュオバイナリ・プレコーダは任意選択可能であろう。同様に、前述したようにプリエンファシス・フィルタの代わりに、またはそれに加えて、等化（プリエンファシス）フィルタを電気バックプレーンの後に実装することも可能であろう。さらに、電気バックプレーン自体の伝達関数がバイナリ・デュオバイナリ・コンバータの伝達関数と近似している用途では、送信システムは理論上は等化フィルタなしでもバックプレーンの前または後に実装することができよう。さらに、結果として生じたデュオバイナリ信号がバイナリ信号に再変換される必要がない用途もあるであろう。その場合は、送信システムを理論上はＤ／Ｂコンバータなしで実装することができよう。

本明細書で用いられる「電気バックプレーン」という用語は一般に２つ以上の別のコンピュータ間の電気経路、コンピュータまたはその他のデジタル電子機器内の２つ以上の別の回路板間の電気経路、またはさらには単一の回路板内の２つ以上の別のモジュール間の電気経路のいずれかを意味することができる。

本発明の記載した実施形態ならびに本発明に関連する当業者には明らかであるその他の実施形態の様々な修正は特許請求の範囲に記載されている本発明の原理と範囲内に含まれるものである。

特許請求の範囲の方法クレーム中の工程は対応する符号を付して特定の順序で記載されているが、クレームの記述がこれらの工程の一部またな全部を実施する特定の順序を別途指摘していない限りは、これらの工程はそのような特別の順序で実施されることに限定されるものではない。

本発明の一実施形態による送信システムのブロック図である。 本発明の一実施形態による図１の等化フィルタ用に使用可能な汎用の２タップＦＩＲプリエンファシス・フィルタのブロック図である。 図２ａの２タップＦＩＲプリエンファシス・フィルタ特定の固定的実装の、可能なＩＣ実装のブロック図である。 本発明の一実施形態による図１のＤ／Ｂコンバータ用に使用可能なデュオバイナリ・バイナリ（Ｄ／Ｂ）コンバータのブロック図である。 図３のＤ／Ｂコンバータの構成の一例のグラフである。 本発明の別の実施形態による図１のＤ／Ｂコンバータとして使用可能なＤ／Ｂコンバータのブロック図である。

Claims (10)

1. データ信号を処理する方法であって、
   電気バックプレーンを介してデータ信号を送信する工程と、
   前記電気バックプレーンを介して送信した後に前記データ信号を受信する工程とを含み、前記受信されたデータ信号がデュオバイナリ・データ信号として解釈されることを特徴とする方法。
2. 前記受信されたデータ信号がデュオバイナリ・データ信号として解釈される前に、前記データ信号をフィルタリングする工程をさらに含み、前記フィルタリングと前記電気バックプレーンを介した前記送信との組み合わせがバイナリ−デュオバイナリ変換に近づくことを特徴とする請求項１に記載の発明。
3. 前記フィルタリングは前記データ信号内の高周波成分を強調し、前記電気バックプレーンの群遅延を平坦化するように設計されることを特徴とする請求項２に記載の発明。
4. 前記受信されたデータ信号にデュオバイナリ−バイナリ（Ｄ／Ｂ）変換を適用してバイナリ・データ信号を生成することを特徴とする請求項１に記載の発明。
5. バイナリ・データ信号をプレコードする工程をさらに含み、前記電気バックプレーンを経て送信された前記データ信号は前記プレコードされたバイナリ・データ信号に基づくデータ信号であり、さらに、
   前記データ信号が前記デュオバイナリ・データ信号として解釈される前に前記データ信号をフィルタリングする工程をさらに含み、前記フィルタリングと前記電気バックプレーンを経た前記送信との組み合わせがバイナリ−デュオバイナリ変換へ近づくものであり、そして、
   前記受信されたデータ信号にデュオバイナリ−バイナリ変換を適用してバイナリ・データ信号を生成する工程をさらに含む請求項１に記載の発明。
6. データ信号の送信システムであって、
   電気バックプレーンを介して前記データ信号を送信するよう適合された送信機サブシステムと、
   前記電気バックプレーンを介して送信した後に前記データ信号を受信するよう適合された受信機サブシステムとを含み、前記受信されたデータ信号はデュオバイナリ・データ信号として解釈されることを特徴とするシステム。
7. 前記データ信号が前記デュオバイナリ・データ信号として解釈される前に前記データ信号をフィルタリングするよう適合されたフィルタをさらに含み、前記フィルタと前記電気バックプレーンとの組み合わせがバイナリ・デュオバイナリ・コンバータに近づくことを特徴とする請求項６に記載のシステム。
8. 前記フィルタは前記データ信号内の高周波成分を強調し、前記電気バックプレーンの群遅延を平坦化するように設計されていることを特徴とする請求項７に記載のシステム。
9. 前記受信機サブシステムは、前記受信されたデータ信号にデュオバイナリ−バイナリ変換を適用してバイナリ・データ信号を生成するデュオバイナリ・バイナリ（Ｄ／Ｂ）コンバータを含むことを特徴とする請求項６に記載のシステム。
10. 前記送信機システムはバイナリ・データ信号をプレコードするようにされたプレコーダを含み、前記電気バックプレーンを介して送信された前記データ信号は前記プレコードされたバイナリ・データ信号に基づくデータ信号であり、
    前記システムは、前記データ信号が前記デュオバイナリ・データ信号として解釈される前に前記データ信号をフィルタリングするようにされたフィルタを含み、前記フィルタリングと前記電気バックプレーンを介した前記送信との組み合わせがバイナリからデュオバイナリへの変換に近づき、そして、
    前記受信機サブシステムは、前記受信されたデータ信号にデュオバイナリ−バイナリ変換を適用してバイナリ・データ信号を生成するデュオバイナリ・バイナリ・コンバータを含むことを特徴とする請求項６に記載のシステム。
    

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