CN112640306A - 可级联滤波器架构 - Google Patents

Abstract

一种包括用于对传入信号进行滤波的级联构建块的滤波器(200)，每一个构建块包括第一和第二延迟元件(110、120)、第一延迟元件(110)的输入节点与第二延迟元件(120)的输出节点之间的第一缩放装置(130)、第一延迟元件(110)的输出节点与第二延迟元件(120)的输入节点之间的第二缩放设备(140)。该构建块还包括第一延迟元件(110)和第二延迟元件(120)的输出节点之间和/或第一延迟元件(110)和第二延迟元件(120)的输入节点之间的交叉缩放装置(150、160)。该构建块(100)被配置成使得在操作中第二延迟元件的输入节点和输出节点处的传入信号被一起求和。

Description

可级联滤波器架构

技术领域

本发明涉及以下领域：高速通信以及用于这一高速通信的支持收发机结构。更具体地，本发明涉及用于对信号进行滤波的构建块以及使用这些构建块制成的滤波器。

发明背景

虽然从根本上说，通信链路中可达到的比特率的限制是由Shannon-Hartley定理和信噪比管控的，但实际上，特别是在高速数据通信链路中，最大可达到的比特率可能由于电信号经历的失真量而受到严重限制。线性(例如带宽限制)和非线性(例如压缩)失真都可能存在。为了提高比特率，必须施加对所引起的失真的补偿，这通常被称为信号均衡。数字方法和模拟方法两者都用于该均衡。使用最广泛的解决方案包括使用模数转换器(ADC)将输入信号数字化，并使用数字信号处理(DSP)恢复传输的数据。广泛使用的DSP技术基于带有有限脉冲响应滤波器(FIR)的数字滤波。随着数据速率的提高，由于需要耗电大的ADC，因此数字均衡会消耗大量电能。出于该原因，模拟滤波(例如FIR等效滤波)对高速信号更具吸引力。然而，其实现并非是直接的，并且存在若干问题。

在所有模拟FIR等效滤波中，一种滤波使用n个自由度对模拟信号x(t)进行滤波，以使其成为输出处的模拟信号y(t)，其中n-1是滤波器的阶数。该滤波根据下式来执行：

该滤波器也常被称为前馈均衡器(FFE)。符号h_i表示滤波器系数或抽头值。值T_d表示滤波器中的‘抽头延迟’，其可取决于应用而选择。该延迟必须由滤波器实现来物理地引入并且是模拟FIR滤波器设计中的主要困难之一。通常，T_d被选择成(约)等于传入信号x(t)的码元周期(码元间隔式FFE)或码元周期的一半(部分间隔式FFE)。FFE可被实现为包括与乘法器和求和器相组合的这些延迟元件的结构。当高速实现这一结构时，遇到以下特定问题。

第一问题涉及节点复杂性。增加FIR滤波器的阶数需要更多的组件(乘法器和加法器)，而与此同时，可能需要将更多的这些组件连接到滤波器中的单个节点。来自这些节点上的组件的电负载在滤波器中引入了额外的带宽限制，从而限制了均衡器的性能(例如，可达到的速度，或给定速度下可达到的阶数)。在高速设计中，负载最高的节点(即与该节点连接的组件数量最多)通常确定最高性能。

第二问题涉及延迟元件的数量以及时钟频率。当FIR滤波器的阶数增加时，组件量增加，这对于实现时间延迟T_d的组件的量而言尤其如此。存在可实现该延迟的两种方式：有源延迟单元或无源结构(传输线或集总等效物、无源滤波器等)。有源延迟单元(即，涉及诸如晶体管之类的有源器件)具有仅需要相当小的电路面积的优点，但与无源结构相比可达到的速度可受到限制。有源延迟单元可被设计为线性(但晶体管将不可避免地引入特定量的非线性失真)或者还可使用例如触发器来在数字域中实现。后者仅仅在对该延迟单元的输入是二进制逻辑信号的情况下才是可能的。线性有源延迟单元可以是时间上连续的(在此情况下电路元件将限定延迟)，或者可使用采样保持电路(在这种情况下延迟由采样时钟设置)。在该时间延迟的有源(即，涉及有源器件，诸如晶体管)实现中，每一个延迟块增加非线性失真并因此在阶数增加的情况下增加更多失真。用时钟有源延迟单元(无论是线性采样保持还是数字触发器)实现的FIR滤波器的速度由这些单元可以处理的最大时钟频率设置。尽管当今使用传输线的实际滤波器实现达到最高速度，但是传输线需要大电路面积，因为需要相当长的传输线来实现足够的时间延迟。传输线所需的面积可能太大，以至于在旨在用于高速操作的实际实现中会限制滤波器的阶数。此外，无源延迟线是有损耗的，需要额外放大以补偿信号衰减。

对于在以上公式中描述的FIR滤波器或FFE结构的实现而言，存在若干公知滤波器拓扑，这些拓扑可通过查看其等效信号流图来分成不同组。

图1示出了根据以上公式的FIR滤波器的等效信号流。对于码元间隔式FFE，每一延迟值优选地等于码元周期T_s并且对于n阶滤波器需要其中n-1个延迟值。所有延迟单元都具有输入信号的延迟版本作为输入，因此可以实现为有源单元(线性、时钟采样保持或数字单元)或无源单元。在信号x(t)是逻辑二进制信号的情况下，延迟元件可以是数字触发器，这将使该架构适用于混合模式均衡器结构(模拟和数字块的组合)。在这样的均衡器中，一些或所有延迟单元可被实现为数字触发器。

该架构的主要限制位于求和节点，该节点随着滤波器阶数的增加而变得越来越限制带宽。另外，请注意，对于过滤器阶数的每次增加，都必须设计和实现一个新的求和器。该结构因此不可被实现为单位单元的级联，该单元级联用于在增加滤波器阶数时不需要任何重新设计的组件。

第二现有技术拓扑基于FIR滤波器的转置直联实现。其等效信号流图在图2中示出。在该现有技术示例中，各单独延迟值等于码元周期T_s且这些延迟值中的n-1个延迟值是存在的。该架构的主要限制位于输入节点，该节点随着滤波器阶数的增加而变得越来越限制带宽。求和以分布式方式执行，从而与直联实现相比减少求和中的带宽限制。注意每一个延迟单元的输入如何等于输入信号乘以对应的滤波器系数。这暗示延迟单元需要是线性的，由此排除将数字触发器用作延迟单元。该结构在单位单元中不可被实现，因为对于阶数的每一次增加，输入节点变得更复杂。

第三现有技术拓扑基于FIR滤波器的分布式实现。其等效信号流图在图3中示出。在该示例中，给出码元间隔示例，且各单独延迟值等于aT_s或(1-a)T_S，a<1且通常等于0.5，并且其中2(n-1)个延迟值是存在的。在信号x(t)是二进制逻辑信号的情况下，输入延迟线的延迟元件可以是数字触发器。这使该架构适用于混合模式均衡器结构。

然而，由于aT_s的部分延迟，因此时钟解决方案在不进行附加过采样的情况下是无法实现的。在所有情况下，输出延迟线的延迟元件都应是线性的。该结构可以在单位单元中实现，因为对于每一阶，2个延迟单元和一放大器可以级联，而不影响均衡器的第一抽头并且不改变输入和输出节点上的负载。

鉴于上述现有技术示例，需要可用于对传入信号进行滤波的构建块，这些构建块可以级联而不增加节点复杂性，它们可以在用于多级调制格式的混合模式结构中使用。

发明内容

本发明的实施例的目标是提供一种用于对传入信号进行滤波的良好构建块并且提供一种包括多个这样的构建块的滤波器，以及提供包括多个这样的滤波器的多级信号发生器。

以上目的由根据本发明的方法和设备来实现。

在第一方面，本发明的实施例涉及一种包括用于对传入信号进行滤波的级联构建块的滤波器。每一个构建块包括：

具有第一延迟的第一延迟元件以及具有第二延迟的第二延迟元件。

第一延迟元件的输入节点与第二延迟元件的输出节点之间的第一缩放装置，

第一延迟元件的输出节点与第二延迟元件的输入节点之间的第二缩放装置。

该构建块还包括：

连接在第一延迟元件的输出节点与第二延迟元件的输出节点之间的第一交叉缩放装置，

和/或第一延迟元件的输入节点与第二延迟元件的输入节点之间的第二交叉缩放装置，其中该构建块被配置成使得在操作中第二延迟元件的输入节点和输出节点处的传入信号被一起求和。

这些构建块与作为最早构建块的第一构建块级联。在这些滤波器中，较早构建块的第一延迟元件的输出与后续构建块的第一延迟元件的输入相连，并且该后续构建块的第二延迟元件的输出与该较早构建块的第二延迟元件的输入相连，以使得在传入信号被施加至第一构建块的第一延迟元件的输入时，可以在第一构建块的第二延迟元件的输出处获取输出信号。

本发明的实施例的优点在于可通过根据本发明的实施例级联构建块来获取更高阶的横向滤波器。

当传入信号被施加至第一构建块的第一延迟元件的输入时，可以在第一构建块的第二延迟元件的输出处获取经滤波信号。

本发明的实施例的优点在于缩放装置的输出被一起求和的节点是分布式的(即，它们分布在第二延迟元件的输入和输出处)。因此在这些输入和输出中的每一者上存在最大负载。这些构建块因此可以在不减少带宽的情况下级联。

缩放装置或交叉缩放装置可被实现为放大器或衰减器。

本发明的实施例的优点在于在具有两个延迟元件的情况下可制成4抽头横向滤波器。由此，可获得更低的复杂性。

在本发明的实施例中，缩放装置相连以使得在操作中来自与第二延迟元件的输出节点相连的缩放装置的信号在该输出节点处求和，并且使得在操作中来自与第二延迟元件的输入节点相连的缩放装置的信号在该输入节点处求和。

在本发明的实施例中，第一延迟元件和缩放装置是非线性的。

本发明的实施例的优点在于当传入信号是二进制信号时，求和之前的所有块都可以是非线性的。这导致显著的面积和功率优化。例如，当第一延迟元件的延迟是第二延迟元件的延迟的两倍时，该延迟的三分之二可以是非线性的。由此，可实现混合模式滤波器且具有与线性滤波器的益处相同的益处。该滤波器可用于对信号进行波普成形以均衡通信信道的脉冲响应。

在本发明的实施例中，延迟元件的至少一部分和/或缩放装置的至少一部分可被数字地实现。

在本发明的实施例中，第一延迟元件使用一个或多个锁存器来实现。

在本发明的实施例中，延迟元件通过延迟传入信号的解复用版本并再次复用这些信号来实现。

在本发明的实施例中，第一或第二延迟元件可被实现为传输线。延迟元件也可被实现为有源延迟元件(全通滤波器)。延迟元件还可被实现为采样保持电路或者LC延迟线。

在本发明的实施例中，至少一个缩放装置可具有可调节的放大。

根据本发明的实施例的构建块可包括第一交叉缩放装置和第二交叉缩放装置。在这些实施例中，第一延迟例如可以是第二延迟的两倍，或者第二延迟例如可以是第一延迟的两倍。

以此方式，获得码元间隔均匀的滤波器。在本发明的实施例中，延迟等于或数倍于码元周期。这具有以下优点：这些值可以在其中只可使用1相时钟(不进行过采样)的S/H系统的时钟输入信号中容易地生成。

根据本发明的实施例的构建块可例如包括第一交叉缩放装置或者第二交叉缩放装置。在这些实施例中，第一延迟可以例如等于第二延迟。

在本发明的实施例中，第一延迟和/或第二延迟是可调节的。

本发明的实施例的优点在于延迟值可针对用户需求进行缩放。

在本发明的实施例中，较早构建块的第二缩放装置与后续构建块的第一缩放装置相同。

在本发明的实施例中，第一延迟与第二延迟之间的比值对于所有构建块是相同的。

本发明的各实施例的优点在于可以获得抽头的均匀分布。

在本发明的实施例中，第二延迟元件的方向可以颠倒或者第二延迟元件可以是双向延迟元件。有用信号可以在第二延迟单元的输入处求和。在此情况下，在此还可找到输入的可控且有用的经滤波版本。

在第二方面，本发明的实施例涉及一种多级信号发生器，包括根据本发明的实施例的预定义数量的滤波器。这些滤波器具有相同数量的构建块并且并联连接。第一滤波器在以下情况下与第二滤波器并联连接：

第一滤波器的构建块的第二延迟元件的输入与第二滤波器的对应构建块的第二延迟元件的输入相连，并且

第一滤波器的构建块的第二延迟元件的输出与第二滤波器的对应构建块的第二延迟元件的输出相连，

使得当传入信号被施加至第一滤波器的第一构建块的第一延迟元件的输入时，以及当传入信号被施加至第二滤波器的第一构建块的第一延迟元件的输入时，可以在第一和第二滤波器的第一构建块的第二延迟元件的输出处获取输出信号。

本发明的各实施例的优点在于可以组合不同的二进制流。通过级联和堆叠根据本发明的实施例的构建块，多级信号发生器的复杂性可由于交叉缩放装置而与不包括这些交叉缩放装置的系统相比是降低的。延迟块的数量以及所需节点复杂性(求和处)可与不包括这些交叉缩放装置的系统相比是降低的。

在本发明的实施例中，第一滤波器的构建块的第二延迟元件与第二滤波器的对应构建块的第二延迟元件相同。

在本发明的实施例中，滤波器的预定义数量是2。

本发明的实施例的优点在于可通过并联连接两个滤波器来实现PAM-4生成。一般而言，输入延迟线和缩放装置可以并联实现M次以同时生成并滤波来自2级输入数据的(2^M-PAM)信令。

在复合滤波器中，复合输入延迟线和复合缩放装置可以并联实现M次以同时生成并滤波来自2级输入数据的多级(2^2M-QAM)信令。

在第三方面，本发明的实施例涉及一种复合多级信号发生器，包括根据本发明的实施例的两个多级信号发生器。每一个多级信号发生器包括相同偶数个滤波器(一半用于实信号，一半用于虚信号)。各对滤波器通过并联连接两个多级信号发生器的对应滤波器的第一延迟元件来形成。

在所附独立和从属权利要求中阐述了本发明的特定和优选方面。来自从属权利要求的特征可以与独立权利要求的特征以及与其他从属权利要求的特征适当地结合，而不仅仅是如在权利要求中明确阐述的那样。

根据此后所描述的(多个)实施例，本发明的这些方面和其他方面将是显而易见的，并且参考这些实施例阐明了本发明的这些方面和其他方面。

附图说明

图1示出了FIR滤波器的现有技术直联实现的等效信号流。

图2示出了FIR滤波器的现有技术转置直联实现的等效信号流。

图3示出了FIR滤波器的现有技术分布式实现的等效信号流。

图4示出了根据本发明的各实施例的包括两个构建块的滤波器的示意图。

图5示出了根据本发明的各实施例的滤波器的构建块的操作原理。

图6示出了根据本发明的各实施例的包括级联构建块的滤波器的示意图。

图7示出了根据本发明的实施例的滤波器的转置架构。

图8和图9示出了每个构建块只具有一个交叉缩放装置的滤波器。

图10和图11是第一延迟元件的示意图，这些第一延迟元件通过延迟传入信号的解复用版本并再次复用这些信号来实现。

图12示出了根据本发明的各实施例的、根据多级信号发生器的PAM-4调制方案的示例。

图13示出了根据本发明的各实施例的、根据多级信号发生器的PAM-2^M调制方案的示例。

图14示出了根据本发明的各实施例的4-QAM复合信号发生器。

图15示出了根据本发明的各实施例的2^2M-QAM复合多级信号发生器。

权利要求中的任何附图标记不应被解释为限制范围。

在不同的附图中，相同的附图标记指代相同或相似的要素。

具体实施方式

将就具体实施例并且参考特定附图来描述本发明，但是本发明不限于此而仅由权利要求书来限定。所描述的附图仅是示意性的且是非限制性的。在附图中，出于说明性目的，要素中的一些要素的尺寸可被放大且未按比例绘制。尺度和相对尺度并不与对本发明的实践的实际缩小相对应。

说明书中和权利要求书中的术语第一、第二等用于在类似的要素之间进行区分，而不一定用于描述时间上、空间上、等级上或以任何其他方式的顺序。应理解，如此使用的术语在适当的情况下是可互换的，并且本文中所描述的本发明的实施例能够以与本文中所描述或解说的不同的顺序来进行操作。

要注意，权利要求中使用的术语“包括”不应被解释为限定于其后列出的装置；它并不排除其他要素或步骤。因此，该术语应被解释为指定如所提到的所陈述的特征、整数、步骤或组件的存在，但不排除一个或多个其他特征、整数、步骤或组件、或其群组的存在或添加。因此，表述“包括装置A和B的设备”的范围不应当被限定于仅由组件A和B构成的设备。这意味着对于本发明，该设备的仅有的相关组件是A和B。

贯穿本说明书对“一个实施例”或“实施例”的引用意指结合该实施例所描述的特定的特征、结构或特性被包括在本发明的至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”贯穿本说明书在各个地方的出现并不一定全部指代同一实施例，而是可以指代同一实施例。此外，在一个或多个实施例中，如通过本公开将对本领域普通技术人员显而易见的，特定的特征、结构或特性能以任何合适的方式进行组合。

类似地，应当领会，在本发明的示例性实施例的描述中，出于精简本公开和辅助对各个发明性方面中的一个或多个的理解的目的，本发明的各个特征有时一起被编组在单个实施例、附图或其描述中。然而，该公开方法不应被解释为反映要求保护的发明要求比每一项权利要求中明确记载的特征更多的特征的意图。相反，如所附权利要求所反映，发明性方面存在于比单个前述公开的实施例的全部特征更少的特征中。因此，具体实施方式之后所附的权利要求由此被明确纳入本具体实施方式中，其中每一项权利要求本身代表本发明的单独实施例。

此外，尽管本文中所描述的一些实施例包括其他实施例中所包括的一些特征但不包括其他实施例中所包括的其他特征，但是如本领域技术人员将理解的那样，不同实施例的特征的组合旨在落在本发明的范围内，并且形成不同实施例。例如，在所附的权利要求书中，所要求保护的实施例中的任何实施例均能以任何组合来使用。

在本文中所提供的描述中，阐述了众多具体细节。然而，应当理解，可以在没有这些具体细节的情况下实施本发明的实施例。在其他实例中，公知的方法、结构和技术未被详细示出，以免混淆对本描述的理解。

在第一方面，本发明的实施例涉及一种包括用于对传入信号进行滤波的多个级联构建块100的滤波器200。每一个构建块100(也被称为单位单元)具有特别适于构建滤波器200的拓扑。该拓扑例如可用于实现模拟(混合模式)FIR滤波器。

这一构建块的基本元件和拓扑因此将借助于根据本发明的实施例且在图4中示出的滤波器200的信号流图来解释。

每一个构建块100a、100b可用于对传入信号进行滤波。每一个构建块包括具有第一延迟τ₁的第一延迟元件110a、110b以及具有第二延迟τ₂的第二延迟元件120a、120b。

可以是放大器或衰减器的缩放装置存在于延迟元件的输入和输出之间。第一缩放装置130a、130b存在于第一延迟元件110a、110b的输入节点与第二延迟元件120a、120b的输出节点之间。第二缩放装置140a、140b存在于第一延迟元件110a、110b的输出节点与第二延迟元件120a、120b的输入节点之间。

每一个构建块100a、100b还包括连接在第一延迟元件110a、110b的输出节点与第二延迟元件120a、120b的输出节点之间的第一交叉缩放装置150a、150b和/或第一延迟元件110a、110b的输入节点与第二延迟元件120a、120b的输入节点之间的第二交叉缩放装置160a、160b。

当传入信号被施加至第一延迟元件110a、110b的输入节点时，可以在第二延迟元件120a、120b的输出节点处获取经滤波信号。每一个构建块100a、100b被配置成使得第二延迟元件120a、120b的输入节点和输出节点处的传入信号被一起求和。

可使用这一具有2个延迟元件的构建块来制造4抽头横向滤波器。这在图5中图示。在该示例中，具有不同延迟的4个滤波器抽头被示意性地示出。在本发明的实施例中，抽头延迟值T_d可等于码元周期T_S(在图5的示例中τ₁等于2T_s且τ₂等于T_s)。在此情况下，讨论码元间隔式FIR均衡器(即，相同的新拓扑也可用于实现部分间隔式FIR滤波器)。例如，对于100Gbd信号，τ₁可被选为20ps，且τ₂可被选为10ps以实现码元间隔式滤波器。

在图4所示的示例性实施例中，通过级联第一构建块100a和第二构建块100b来获得滤波器。第一构建块100a的第一延迟元件110a的输出与第二构建块100b的第一延迟元件110b的输入相连，并且第二构建块100b的第二延迟元件120b的输出与第一构建块100a的第二延迟元件120a的输入相连。该配置使得当传入信号被施加至第一构建块的第一延迟元件110a的输入时，可以在第一构建块的第二延迟元件120a的输出处获取输出信号。

在图4的示例中，第一构建块的第二缩放装置140a与第二构建块的第一缩放装置130b相同。

在图4的示例中，2个构建块级联。然而，本发明不限于此。由此，可通过级联构建块来获得更高阶的滤波器。这在图6中图示。该架构之后被称为全交叉滤波器。在该示例中，所有矩形块表示延迟元件且标记其对应延迟以获得码元间隔均匀的FIR滤波器(τ₁等于2T_s且τ₂等于T_s)。所有三角形表示用于调谐FIR滤波器中的每一个自由度的缩放装置(例如，可变增益放大器(VGA))。连接到缩放装置的输出的节点是用于信号的求和节点。

本发明的不同实施例中的最基本的元件是交叉连接的缩放装置。这使得可以在减少每阶延迟元件量的情况下实现分布式求和。

在该示例中，各单独延迟元件的数量是ceil(2*(n)/3)，且n+1是滤波器中的放大器数量。

求和是以分布式方式执行的，从而限制了求和中的带宽限制，但负载比分布式变体中的负载更高。在信号x(t)是二进制逻辑信号的情况下，输入延迟线的延迟元件可以是数字触发器。这使该架构适用于混合模式均衡器结构。该结构可以在单位单元中实现，因为对于3阶的每一次增加，2个延迟单元和3个缩放装置可以级联，而不影响均衡器的第一抽头中的性能。当T_s和2T_s块的位置交换(τ₁等于T_s且τ₂等于2T_s)时，转置架构是可能的。这在图7中图示。

在图4到7所示的示例性实施例中，每个构建块使用两个交叉缩放装置。这对于本发明而言并不是严格必需的。构建块也可只包括第一交叉缩放装置或第二交叉缩放装置。这两个拓扑在图8和图9中示出。

这些架构被进一步称作半交叉滤波器。为针对缺失的缩放装置进行校正，必须引入新延迟值。在该示例中，各单独延迟值全都等于码元周期T_s。总共存在n个延迟值。求和是以分布式方式执行的，从而限制了求和中的带宽限制，但负载比分布式变体中的负载更高。在传入信号x(t)是二进制逻辑信号的情况下，输入延迟线的延迟元件可以是数字触发器。这使该架构适用于混合模式均衡器结构。该结构可以在单位单元中实现，因为对于2阶的每一次增加，2个延迟单元和2个缩放装置可以级联，而不影响均衡器的第一抽头中的性能。

完整架构可以在模拟和数字域两者中实现。

架构本身独立于码元率以及相对于码元率的延迟值。出于该目的，这些值可针对用户需求进行缩放。然而，当想要获得抽头的均匀分布时，前向和后向延迟之间的比值必须被保持。

延迟元件和缩放装置本身的实现是可变的，并且可由设计者自由选择。有源和无源延迟解决方案两者都可以在延迟单元的直联实现中使用。使用数字触发器也是可能的(例如，在前向延迟线的输入处)，这省略了延迟的物理实现，但仍使用相同的架构。这些时钟解决方案产生有效的混合模式滤波器(例如，均衡器)结构。

取决于情形和应用，缩放装置(例如，VGA)可以是线性/非线性的，具有固定增益/衰减或有限增益/衰减范围。

求和节点(即，第二延迟元件处的输入和输出节点)可通过模拟加法来实现或者可通过数字设计中的数字求和来实现。

滤波器的阶数也是可变的。单位单元可以自由级联以达到更高阶的滤波器。并非所有缩放装置都应当是物理地存在的，如果期望降低滤波器阶数的话。

所有块都可被实现为复合缩放装置和延迟元件。这意味着每一延迟线都翻倍且每一缩放装置被实现4次并被恰当地连接在延迟线节点之间。

FIR滤波器拓扑的先前讨论可以在下表中概述。对于每一架构，报告了相对于若干相关属性的性能。同样，采用n阶码元间隔式FIR滤波器，而不损失通用性。滤波器阶数被定义为n。属性“最大负载”被定义为一节点上的传入和传出信号的最大总和。从该表中，可得出以下结论：全交叉和半交叉FIR架构提供同时解决节点复杂性和延迟元件数问题的独特属性集。

在图6到图9所示且对于其在上表中概述了参数的全交叉滤波器和半交叉滤波器中，延迟值等于或者数倍于T_s(与直联实现类似)。与码元周期的关系在分布式实现中可以是有利的，因为这些值能够在时钟输入信号或其中只可使用1相时钟(不进行过采样)的S/H系统中容易地生成。

滤波器中使用的延迟元件的数量应被限制以减少所引入的失真。因此在例如有源延迟解决方案中具有尽可能少的物理延迟元件是有利的。全交叉滤波器具有最低数量的延迟元件。半交叉滤波器具有n个元件，这在分布式架构中仍然是有利的并且性能等同于大多数其他解决方案。

除了延迟元件的总数之外，可被实现为数字触发器的可能延迟单元的量也是重要的。在二进制逻辑输入数据的情况下，输入延迟线可被省略这些物理延迟实现的输入数据的时钟移位版本替换。在全交叉架构和半交叉架构这两者中，一半延迟单元能够以此方式省略。这使得全交叉解决方案(以及半交叉解决方案)理想地适用于高阶混合模式均衡器结构。

由于在图6到图9所示的全交叉和半交叉滤波器中求和是分布式的并且使用输入延迟线，因此节点上的最大负载对于更高阶实现(与分布式架构类似)来说并不增加。这在具有严格带宽限制的高阶滤波器中是优点。相比于分布式架构，最大负载更高，但仍受限。

半交叉和全交叉解决方案这两者都可以在单位单元中实现。这意味着在模拟实现中，可通过级联等同块来增加阶数。这在设计中具有明显优势，因为仅有一个单位单元必须被设计，而不管阶数。然而，最大益处可以在以下事实中发现：增加阶数不影响生成更低阶项的滤波器抽头的性能。例如，在直联实现中，所有抽头的带宽随着滤波器阶数的增大而下降。

在本发明的实施例中，构建块的第一延迟元件110可通过延迟传入信号的解复用版本并且通过再次复用这些信号来实现。

被适配成以输出信号采样的时钟速率的一半延迟解复用版本(x_half,1(t),x_half,2(t))并且再次复用这些信号的延迟元件的示例在图10中示出。在该示例中，延迟元件使用一个或多个锁存器来实现。例如，包括2个锁存器的触发器(FF)可用于以半速生成码元间隔的延迟。三个复用器(1：2)用于复用信号。传入信号的非延迟版本x_full(t)和两个延迟版本x_full(t-τ₁)和x_full(t-2τ₁)被获取。

被适配成以时钟速率的四分之一延迟解复用版本(x_quart,1(t),x_quart,2(t),x_quart,3(t),x_quart,4(t))并且再次复用这些信号的延迟元件的示例在图11中示出。在该示例中，延迟元件使用一个或多个锁存器来实现。三个复用器(1：4)用于复用信号。传入信号的非延迟版本x_full(t)和两个延迟版本x_full(t-τ₁)and x_full(t-2τ₁)被获取。

全交叉架构中的主要缺点之一是存在延迟值2T_s。在简单的模拟有源延迟解决方案(一阶解决方案)中，难以在没有太多的群延迟失真的情况下实现这些大值。如果具有有源延迟的子码元间隔式模拟均衡器是所期望的，则相对于码元周期的群延迟失真将低得多并且高延迟值的缺点可被消除。

另一方面，如果期望在码元间隔式均衡器中将群延迟失真保持为低，则必需更高阶的延迟单元，从而增加了每滤波器阶数的延迟单元的明显数量。

当使用时钟实现时，由2T_s延迟值引发的问题可通过使用分频时钟来容易地克服。

在第二方面，本发明的实施例涉及一种多级信号发生器300，包括根据本发明的实施例的预定义数量的滤波器200。在这一多级信号发生器中，滤波器具有相同数量的构建块并且并联连接。第一滤波器通过以下步骤来与第二滤波器并联连接：将第一滤波器的构建块的第二延迟元件的输入与第二滤波器的对应构建块的第二延迟元件的输入相连并且通过将第一滤波器的构建块的第二延迟元件的输出与第二滤波器的对应构建块的第二延迟元件的输出相连。该连接被完成以使得当传入信号被施加至第一滤波器的第一构建块的第一延迟元件110的输入时，以及当传入信号被施加至第二滤波器的第一构建块的第一延迟元件110的输入时，可以在第一和第二滤波器的第一构建块的第二延迟元件120的输出处获取输出信号。第二延迟元件的输入节点处的传入信号被一起求和并且第二延迟元件的输出节点处的传入信号被一起求和。第一构建块的第二延迟元件可以与第二构建块的第二延迟元件相同。

输入延迟线和缩放装置可以并联实现M次以同时生成并均衡来自2级输入数据的多级(2^M-PAM)信令。

用于PAM 4调制的示例在图12中示出。在该示例中，两个滤波器200被并联放置并且第二延迟元件120在滤波器之间共享。

在图13中，这被扩展成PAM-2^M信号生成。在该示例中，M个滤波器(200,1；200,2；…；200,M)被并联放置并且第二延迟元件120在滤波器之间共享。当将输入信号x₁(t)到x_m(t)施加至相应的输入节点时，在多级信号发生器的输出节点处获取输出信号y_{PAM 2} ^M(t)。

在第三方面，本发明的实施例涉及一种复合多级信号发生器400。这一复合多级信号发生器包括两个多级信号发生器300A、300B，各自包括逐个彼此连接的相同偶数个滤波器(一半用于实信号或同相信号，一半用于虚/正交信号)，其中对应滤波器的第一延迟元件是并联连接的。

图14示出了根据本发明的各实施例的4-QAM复合信号发生器。该附图示出了第一多级信号发生器300A和第二多级信号发生器300B。第一多级信号发生器300A包括第一滤波器200A 1以及第二滤波器200A 2。第二多级信号发生器300B包括第一滤波器200B 1以及第二滤波器(隐藏在200B 1后面)。这两个多级信号发生器的第一滤波器的第一延迟元件(具有延迟τ₁)是并联连接的。同样，这两个多级信号发生器的第二滤波器的第一延迟元件是并联连接的。第一延迟元件在耦合的滤波器之间共享。

同相数据I_in(t)被施加至第一滤波器的第一构建块的第一延迟元件的输入并且正交相Q_in(t)被施加至第二滤波器的第一构建块的第一延迟元件的输入。

正交相输出信号Q_out(t)可以从第一多级信号发生器300A的第一构建块的延迟元件的输出中索取到。同相输出信号I_out(t)可以从第二多级信号发生器300B的第一构建块的延迟元件的输出中索取到。

图15示出了根据本发明的各实施例的2^2M-QAM复合多级信号发生器。各对滤波器通过并联连接两个多级信号发生器的对应滤波器的第一延迟元件来形成。同相和正交输入信号I_in,0(t)、Q_in,0(t)、I_in,1(t)、Q_in,1(t)、……、I_in,M(t),Q_in,M(t)连接到滤波器输入并且同相和正交输出信号I_out(t)、Q_out(t)从滤波器输出获取。

从以上解释的实施例中可以得出以下结论：本发明的实施例的优点在于能够独立于滤波器阶数来限制连接到单个节点的组件的最大数量。因此，滤波器阶数可以在不减少滤波器带宽的情况下增加。

本发明的实施例的优点在于给定阶数所需的延迟单元数量与现有滤波器实现相比是减少的，由此相比于现有实现减少功率和/或电路面积。另外，当使用时钟有源延迟单元时，根据本发明的实施例的滤波器拓扑允许与若干现有高速滤波器结构相比更低的时钟频率。

根据本发明的实施例的构建块可被用作用于多级调制格式的面积高效的混合模式均衡器结构。

这些结构可被实现为FIR滤波器以克服通信链路中的带宽限制。这些结构可被集成在发射机或接收机侧。发射侧均衡具有以下优点：待传送的无误数据是容易获得的，但在调节抽头系数时造成挑战(因为设置抽头值所需的链路信息原则上只在接收机侧知晓)。接收机侧均衡没有这个问题，然而需要处理可能已经经历链路的显著衰减的信号。因此，在发射侧预先补偿整个链路的频率相关损耗是有趣的。

如上所述，实现FIR滤波器所需的延迟单元可被实现为数字触发器，只要给这些延迟单元的输入是二进制逻辑信号。这对于发射侧均衡器而言是常见的。相比于使用传输线的无源延迟线结构，数字触发器需要少得多的面积(数个量级)，这是有利的，不仅是从成本角度来看，而且因为这允许更容易地将均衡器缩放至更高阶。因此，本发明的实施例的优点在于发射侧均衡器可以在大部分延迟单元具有二进制逻辑信号作为其输入的FIR滤波器拓扑下实现。

重要的扩展发生在传送多级调制格式(例如，M相关(M-ary)脉冲幅度调制)时。在一个可能实现中，发射机接收到数个二进制逻辑比特流并将这些比特流转换成2^M–PAM输出信号。于是问题是如何将这些不同的比特流组合成这个2^M–PAM输出信号，同时在大量延迟单元被实现为数字触发器的情况下优选地执行均衡。本发明的实施例的优点在于节点复杂性问题和延迟元件数问题被解决，尤其是在增加调制阶数M时。与被优化以解决节点复杂性问题或者延迟元件数问题的常规均衡器解决方案对比，在本发明的实施例中这两个问题被同时解决，这使得其理想地适用于多级调制混合模式均衡器。

可级联构建块的构思可被实现为用于高速数据通信的滤波架构。这例如能够扩展具有均衡和多级信号生成的当前NRZ发射机。

本发明的实施例例如可使用CMOS或BiCMOS工艺技术来实现。

Claims (13)

1.一种滤波器(200)，包括用于对传入信号进行滤波的数个构建块(100)，每一个构建块包括：

具有第一延迟的第一延迟元件(110)以及具有第二延迟的第二延迟元件(120)，

在所述第一延迟元件(110)的输入节点与所述第二延迟元件(120)的输出节点之间的第一缩放装置(130)，

在所述第一延迟元件(110)的输出节点与所述第二延迟元件(120)的输入节点之间的第二缩放装置(140)，

所述构建块还包括：

连接在所述第一延迟元件(110)的输出节点与所述第二延迟元件(120)的输出节点之间的第一交叉缩放装置(150)，和/或

在所述第一延迟元件(110)的输入节点与所述第二延迟元件(120)的输入节点之间的第二交叉缩放装置(160)，其中所述构建块(100)被配置成使得在操作中所述第二延迟元件的输入节点和输出节点处的传入信号被一起求和，

其中所述构建块与作为最早构建块的第一构建块级联，

其中更早构建块(100a)的第一延迟元件(110a)的输出与后续构建块(100b)的第一延迟元件(110b)的输入相连，并且

其中所述后续构建块(100b)的第二延迟元件(120b)的输出与所述更早构建块(100a)的第二延迟元件(120a)的输入相连，

使得当传入信号被施加至所述第一构建块的第一延迟元件(110a)的输入时，能够在所述第一构建块的第二延迟元件(120a)的输出处获取输出信号。

2.如权利要求1所述的滤波器(200)，其中所述构建块(100)中的一者或多者的第一延迟元件(110)和所述缩放装置是非线性的。

3.如前述权利要求中的任一项所述的滤波器(200)，其中所述构建块(100)中的一者或多者的第一延迟元件(110)使用一个或多个锁存器来实现。

4.如前述权利要求中的任一项所述的滤波器(200)，其中所述构建块(100)中的一者或多者的所述缩放装置(130、140、150、160)中的至少一个可具有可调节的放大。

5.如前述权利要求中的任一项所述的滤波器(200)，其中所述构建块(100)中的一者或多者包括所述第一交叉缩放装置(150)以及所述第二交叉缩放装置(160)，其中所述第一延迟是所述第二延迟的两倍，或者其中所述第二延迟是所述第一延迟的两倍。

6.如前述权利要求中的任一项所述的滤波器(200)，其中所述构建块(100)中的一者或多者包括所述第一交叉缩放装置(150)或者所述第二交叉缩放装置(160)，其中所述第一延迟等于所述第二延迟。

7.如前述权利要求中的任一项所述的滤波器(200)，其中所述构建块(100)中的一者或多者的所述第一延迟和/或所述第二延迟是能调节的。

8.如前述权利要求中的任一项所述的滤波器(200)，其中所述较早构建块(100a)的第二缩放装置(140a)与所述后续构建块(100b)的第一缩放装置(130b)相同。

9.如前述权利要求中的任一项所述的滤波器(200)，其中所述第一延迟与所述第二延迟之间的比值对于所有构建块都是相同的。

10.一种多级信号发生器(300)，包括如前述权利要求中的任一项所述的预定义数量的滤波器(200)，所述滤波器(200)具有相同数量的构建块并且并联连接，其中第一滤波器在以下情况下与第二滤波器并联连接：

所述第一滤波器的构建块的第二延迟元件的输入与所述第二滤波器的对应构建块的第二延迟元件的输入相连，并且

所述第一滤波器的构建块的第二延迟元件的输出与所述第二滤波器的对应构建块的第二延迟元件的输出相连，

使得当传入信号被施加至所述第一滤波器的第一构建块的第一延迟元件(110)的输入时，以及当传入信号被施加至所述第二滤波器的第一构建块的第一延迟元件(110)的输入时，能够在所述第一滤波器和所述第二滤波器的第一构建块的第二延迟元件(120)的输出处获取输出信号。

11.如权利要求10所述的多级信号发生器(300)，其中所述第一滤波器的构建块的第二延迟元件与所述第二滤波器的对应构建块的第二延迟元件相同。

12.如权利要求10或11中的任一项所述的多级信号发生器(300)，其中滤波器的预定义数量是2。

13.一种复合多级信号发生器(400)，包括如权利要求10到12中的任一项所述的两个多级信号发生器(300A、300B)，每一个多级信号发生器包括相同偶数个滤波器(200A、200B)，其中各对滤波器通过并联连接这两个多级信号发生器的对应滤波器的第一延迟元件(110)来形成。

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