TWI383599B - 雙二位元式收發器 - Google Patents

雙二位元式收發器 Download PDF

Info

Publication number
TWI383599B
TWI383599B TW097120522A TW97120522A TWI383599B TW I383599 B TWI383599 B TW I383599B TW 097120522 A TW097120522 A TW 097120522A TW 97120522 A TW97120522 A TW 97120522A TW I383599 B TWI383599 B TW I383599B
Authority
TW
Taiwan
Prior art keywords
signal
voltage
digital information
differential amplifier
information signal
Prior art date
Application number
TW097120522A
Other languages
English (en)
Other versions
TW200952363A (en
Inventor
Jri Lee
Ming Shuan Chen
Huai De Wang
Original Assignee
Univ Nat Taiwan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Nat Taiwan filed Critical Univ Nat Taiwan
Priority to TW097120522A priority Critical patent/TWI383599B/zh
Priority to US12/203,492 priority patent/US8416840B2/en
Publication of TW200952363A publication Critical patent/TW200952363A/zh
Application granted granted Critical
Publication of TWI383599B publication Critical patent/TWI383599B/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems

Landscapes

  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)

Description

雙二位元式收發器
本發明是有關於高資料傳輸率之通訊裝置，且特別是有關於一種高資料傳輸率之雙二位元式收發器。
傳統的通訊系統包含一傳送器(transmitter)、一通訊媒介(transmission medium)或在通訊領域(in communications)中，此通訊媒介稱為一通道(channel)及一接收器(receiver)。資料在該傳送器內進行調變、調變後透過該通訊媒介傳送至該接收器，之後在該接收器作解調變的處理。在數位資料通訊系統中，不歸零(non-return-to-zero，NRZ)信號為一調變機制的範例。請參閱第1圖，該圖係顯示一NRZ調變信號的波形圖及其所相對應的二元資料。在該NRZ波形圖中，一邏輯信號1係表示具有一脈波寬度T之一高電壓值及一邏輯信號0係表示具有一脈波寬度T之一低電壓值。其中，此脈波寬度T亦表示此資料率的倒數。一NRZ調變信號因具有時脈及資料訊息，所以不需與一時脈信號被一起傳送。
再者，在電訊通訊的環境中，無可必免地，由於帶限通道(bandlimited channel)及多路徑的傳遞(multipath propagation)所帶來的符際干擾(intersymbol interference，ISI)現象，使得在一個藉由數字傳輸系統中所接收的信號的失真(distortion)，其中，該失真是表現在單一個信號的暫時分散和隨後的重疊。而針對此一符際干擾現象，目前現有技術通常採用具等化(equalization)及編碼校 正(error conecting code)效果之雙二位元編碼(duobinary coding)為代表例。
令人理解地，能將具二階二位元(two-level binary signal)之NRZ調變信號轉為三階(three-level)之雙二位元信號被認為是一種關聯性階編碼架構(correlative-level coding scheme)之一。特別地，雙二位元編碼係能將位元率(bit-rate)減少為一半的信號頻寬(signal bandwidth)，以便增加通道傳輸效率(channel efficiency)。
在第2圖，係顯示一具雙二位元信號編碼之通訊系統使用NRZ調變機制之範例之電路方塊示意圖。該通訊系統(以一收發器為例)2包含一傳送器210、一通訊媒介220及一接收器230。該傳送器210包含一預編碼器(precoder)212，如一種8B10B編碼器及一等化器214(equalizer)，如一種前向饋送式等化器(feed-forward equalizer)。其中該預編碼器212係將輸入的二元資料編碼成另一二元資料序列。
一般地，如第3圖所示，該預編碼器212係包含作為一延遲單元(delay line)之一D型正反器2121及作為編碼之一XOR邏輯閘2122。在該預編碼器212內的該XOR邏輯閘2122係接收一具二進制數位信號形式之不歸零(non-return-to-zero，NRZ)信號Din 以及一來自該D型正反器2121之一前一級數位信號W[n-1](其中，該前一級數位信號W[n-1]係經該D型正反器2121對一目前(current)數位信號W[n]延遲一工作周期(duty cycle)所得之)進行一次互或斥運算以產生該目前數位信號W[n]，亦是W[n]=Din⊕W[n-1]， 此目前數位信號W[n]亦簡稱為一已編碼(coded)的數位信號W[n]，並將該已編碼的數位信號W[n]輸入至該D型正反器2121之一輸入端D'。
需講述地，一時脈信號CKin 作為該D型正反器2121之一觸發(trigger)信號。就如任一種時脈信號包含兩個邊緣(edge)，分別是升緣(rising edge)及降緣(falling edge)。在一實施例中，該升緣係用來作為領先緣(leading edge)，且該降緣係用來作為落後緣(trailing edge)。在另一實施例中，該降緣係用來作為領先緣，且該升緣係用來作為落後緣。在選擇何者時脈之邊緣用作領先緣或是落後緣是一種設計電路的方式之抉擇。
而來自該D型正反器2121之該前一級數位信號W[n-1]與該不歸零信號Din 分別輸入在該預編碼器212內的該XOR邏輯閘2122進行一次XOR運算後所產生該已編碼的數位信號W[n]之期間，在信號處理(signal processing)領域上亦稱為Z-轉換(Z-transform)，令人理解地，此Z-轉換定義為將一個分散式(discrete)的數字信號，從時間模式(time domain)轉為頻率模式(frequency domain)來表示)。
需解釋地，因現有的通訊系統為一種線性時變系統(linear time-invariant system)，主要地，一線性時變系統對一任一(arbitrary)輸入信號之響應(response)進行分析，而以空間(spatial)或時間(temporal)頻率的觀點，一轉移函數H(x)(transfer function)正是代表此線性時變系統之一輸入信號及一輸出信號之間的數學關係表示式(mathematical representation)。
以連續性時間(continuous-time)輸入信號-不歸零信號Din (t )及輸出信號-已編碼的數位信號W[n](t )，則藉由該輸入信號Din (s )之拉普拉斯變換(Laplace transform)線性映射(linear map)輸出該輸出信號W[n](s )，該轉移函數H(x)滿足式(1)W[n]( s )=H( s )Din ( s )…式(1)
若以離散性時間(discrete-time)系統，則該轉移函數H(x)移函數滿足式(2)W[n]( z )=H( z )Din ( z )…式(2)，已知，雙二位元的轉移函數H(z )為1+Z-1 。
持續地，該已編碼的數位信號W[n]進入該前向饋送式等化器214進行等化(equalized)後，該前向饋送式等化器214用以對於來自該通道所造成振幅損失(amplitude loss)進行補償。所知悉地，該前向饋送式等化器214為一種濾波器(filter)，較佳地，該前向饋送式等化器214之多個係數(coefficient)可適切地被更新，以使得該前向饋送式等化器214能修正(shape)來自該前向饋送式等化器214之輸入端之該NRZ調變信號至來自該接收器230之一前輸入端(未標示)之該雙二位元信號。其中，自該前向饋送式等化器214至該通道220間之轉移函數H(z )為1+Z-1 。
該接收器230之該前端輸入端經由該通道220而接收經等化後之該已編碼的數位信號亦稱為一三階(three-level)之雙二位元信號y1(視為一種類比信號)。其中來自該通道220之該三階之雙二位元信號y1係是由式(3)所得之y1=W[n]+W[n-1]…式(3)
仍需解釋地，如第4圖所示，當該不歸零信號Din 包含1及0數位資料時，該等1及0數位資料之位元週期(duration)以Tb 表示，而當該不歸零信號Din 及該前一級數位信號W[n-1]經該XOR邏輯閘2122進行一次XOR運算後，所取得的該已編碼的數位信號W[n]經該轉移函數H(z )(1+Z-1 )，該三皆之雙二位元信號y1可能的數值為1或0或2，如表格1所示。
再者，如第5圖所示，來自該通道220之該三階之雙二位元信號y1會經該接收器230內之一解碼電路231(decode circuit)進行解碼，而在該接收器230內進行解碼的該三階之雙二位元信號y1係被解碼成一連串的數位數目(digital number)。而此數位數目 為二進制(binary)、格雷碼(Gray code)或是二位元的補數(two's complement binary)之一型式。
熟知此技藝人士可知，在該收發器2內的該接收器230可實現(implement)一種包含一第一比較器(comparator)2311與一第二比較器2312之三階快閃式類比數位轉換器(three-level Flash analog-to-digital converter，ADC)，其中，在該解碼電路231內的該第一比較器2311與該第二比較器2312共同地接收來自該通道220之該三階二位元信號y1，兩比較器2311及2312分別具有一不同的參考電壓(reference voltage)ref+ 及ref- ，其中，該兩參考電壓可能為接收器電路內部依照預期該三階之雙二位元信號y1之電壓大小預先設定，或者藉由人為手動調整一外部控制電路來設定。兩比較器2311及2312會依據各自的參考電壓分別地輸出一位元比較結果(亦表示一二位元比較結果)，並藉由在該解碼電路231內的一邏輯電路2313(如一XOR邏輯閘)，將該二位元比較結果解碼還原為一位元數位資料Dout (0或1)。
需了解地，對於該預編碼器210之最佳操作亦是該不歸零信號Din 與該前一級數位信號W[n-1]的變化緣(transition edge)需要對齊(align)，為符合此一條件要求，所以該XOR邏輯閘2122的閘延遲TXOR (gate delay)與該D型正反器2121的資料至輸出延遲TD→Q 之時間總合剛好為該不歸零信號Din 之位元週期Tb ，如第4圖所示。
承上所述，為了產生該D型正反器2121的資料至輸出延遲TD→Q ，所以該時脈信號CKin 對該目前數位信號W[n]的相位差 (phase difference)必需保持一定值，然而不幸地事，當該收發器2於高速操作下，該時脈信號CKin 對該目前數位信號W[n]的相位差易產生漂移(drift)較不易被控制，導致該預編碼器210無法在高速下操作。
再者，習知接收器所使用的兩比較器所具有的參考電壓需要人為手動或是依照預期該三階之雙二位元信號之電壓大小而預先設定。而當此種比較器之電路設計處於各種製程、電壓和溫度之變異環境之下時(process, voltage及temperature, PVT variation)，則該兩比較器無法動態地變更兩不同參考電壓之電壓值，容易導致該三階之雙二位元信號在解碼的過程中發生錯誤。
因此，如能提出另一種收發器之電路係能改善習知收發器於高速操作或在PVT variation環境下所產生的缺失應迫切需要的。
因此本發明的目的就是在提供一種雙二位元式收發器。特別地，基於傳統的收發器所包含的一傳送器(transmitter)、一通訊媒介(transmission medium)以及一接收器(receiver)之電子元件中，由本發明所提出的收發器係針對傳統的傳送器所包含的一預編碼器及接收器所包含的一解碼電路架構下分別提出另一預編碼器及解碼電路架構以改善現有收發器的缺失。
根據上述之目的，本發明提出一種雙二位元式收發器，其中此收發器包含
一傳送器(Transmitter)，係包含一預編碼器(precoder)，係接收一數位資訊信號及一時脈信號，且該預編碼器對該數位資訊信 號進行編碼(coding)編碼以輸出一已編碼數位資訊信號；一等化器(FFE)，耦接該預編碼器，該等化器對該已編碼數位資訊信號進行等化補償(compensate)該已編碼數位資訊信號以輸出一已補償數位資訊信號；一通訊媒介(transmission medium)，係對該已補償數位資訊信號進行轉換以輸出一雙二位元數位資訊信號；以及一接收器(receiver)，係透過該通訊媒介以接收該雙二位元數位資訊信號，進行解碼以還原(recover)該數位資訊信號並產生一差動數位資訊信號(differential digital signal)。
本揭露書中，號碼的標示說明被提供，多個裝置、電路、組件及其方法，用以提供本發明的實施例之構思能夠讓人充分了解。熟知此技藝者能清楚的明瞭，然而，在沒有一個或多個實施詳細說明下，本發明能被具體之實施。在其它的範例中，為人所熟知細節說明不會出現或描述，以避免會混淆本發明構思。
如第6圖所示，此圖繪示本發明所提供一種雙二位元式收發器(以下簡稱收發器)之電路圖，該收發器電路5係基於傳統的通訊系統，其包含一傳送器51(transmitter)、一通訊媒介52(transmission medium)或在通訊領域(in communications)中，此通訊媒介稱為一通道(channel)以及一接收器53(receiver)。其中包含一預編碼器511及一等化器512之該傳送器51係用於將所取得的資料轉換成一信號。而用於傳遞該信號之該通訊媒介52可視為一種如銅電纜(copper cable)及光纖(optical fiber)此類型的材料基質(material substance)。該接收器53經由該通訊媒介52而用於 接收來自該傳送器51之該信號且將該信號轉換為可用的資訊(usable information)。
令人理解地，在電訊通訊的環境中為解決符際干擾(intersymbol interference，ISI)現象，通常該收發器5採用具等化(equalization)及編碼校正(error correcting code)效果之雙二位元編碼(duobinary coding)此類型的數位資訊信號。以下為本實施例說明。
由一時脈產生器(clock generator)(未繪式)所產生的一時脈信號CKin 及由一偽隨機二進制序列產生器(PRBS generator)(未繪式)所產生的一不歸零(non-return-to-zero，NRZ)信號之數位資訊信號Din '分別地輸入至該傳送器51所包含的該預編碼器511進行編碼(coding)編碼以輸出一已編碼數位資訊信號y1'。
如第7圖所示，此圖係繪示本發明之預編碼器之電路圖，明顯地，不同於習知之該預編碼器，在該傳送器51內的此預編碼器511係包含以一反及閘(AND閘)作為一第一邏輯電路5111(logic circuit)及一除二電路5112為代表例，該AND閘5111依據該時脈信號CKin 對該數位資訊信號Din '之資料進行調變(modulation)再經該除二電路5112進行除頻後而輸出一已編碼數位資訊信號y1'。
承上，如第6圖所示，來自該除二電路5112之該已編碼數位資訊信號y1'進入至該傳送器51內的等化器512(以一前向饋送式等化器為例)係為一種濾波器(filter)，此前向饋送式等化器512對該已編碼數位資訊信號y1'進行等化補償(compensate)以輸出一 已補償數位資訊信號y2，需說明地，該已補償數位資訊信號y2相較於該已編碼數位資訊信號y1'因具有較多的高頻能量，以抵消部分該已編碼數位資訊信號y1'進入該通道52內所造成的能量損失，且從該前向饋送式等化器512至該通道52之轉移函數H(z )為1+Z-1 使得該已補償數位資訊信號y2經該通道52轉換後成為一雙二位元數位資訊信號y2'(亦稱之為一三階之雙二位元信號)，其中來自該通道52之該三階之雙二位元信號y2'係是由式(4)所得之y2'=y1'[n]+y1'[n-1]………式(4)
其中，y1'[n]是一目前已編碼數位資訊信號，y1'[n-1]是一前一級已編碼數位資訊信號，且該目前已編碼數位資訊信號y1'[n]與該前一級已編碼數位資訊信號y1'[n-1]相差一工作周期(duty cycle)。請注意，來自該通道52之該三階之雙二位元信號y2'可能的數值1或0或2，如表格2所示。
持續地，該三階之雙二位元信號y2'係透過該通道52被輸入至該接收器53內，以進行解碼以還原(recover)該數位資訊信號Din '。
而對於該接收器53之電路說明請參照第8圖。由圖中可知，此接收器53包含一解碼器531(decoder)及一適應性參考電壓控制迴路532(adaptive reference voltage control loop)。其中，該解碼器531包含一比較器5311(comparator)及一第二邏輯電路5312。而對該解碼器531內的該比較器5311之較詳細的電路，請參閱第9圖，清楚地，該比較器5311包含一具一正端(positive)及一負端(negative)之第一差動放大器53111(differential amplifier)及一具一正端及一負端之第二差動放大器53112且該第一差動放大器53111及該第二差動放大器53112之偏壓電流(bias current)不同。
持續地，來自該通道52之該三階之雙二位元信號y2'同時地輸入至包含一第一NMOS M1及一第二NMOS M2之該第一差動放大器53111及包含一第三NMOS M3及一第四NMOS M4之該第二差動放大器53112。
此時，該比較器5311將位在該第一差動放大器53111之該第二NMOS M2之汲極端D上之該正端之電壓輸出值V1與位在該第二差動放大器53112之該第三NMOS M3之汲極端D上之 該負端之電壓輸出值V2進行比較(亦是該電壓輸出值V1減去該電壓輸出值V2)以產生一第一比較結果(為一位元，其中該第一比較結果亦稱為一最低有效位元(least significant bit, LSB))及該比較器5311將位在該第一差動放大器53111之該第一NMOS M1之汲極端D上之該負端之電壓輸出值V3與該第二差動放大器53112之該第四NMOS M3之汲極端D上之該正端之電壓輸出值V4進行比較(亦是該電壓輸出值V3減去該電壓輸出值V4)以產生一第二比較結果(為一位元，其中該第二比較結果亦稱為一最高有效位元(least significant bit, LSB))，且該比較器5311將依據此一電路架構將具不同偏壓電流之該第一差動放大器53111及該第二差動放大器53112視為一具一第一參考電壓之比較器53111及一具一第二參考電壓之比較器53112，其中該第一參考電壓與該第二參考電壓不相同。需了解地，該第一比較結果係代表該三階之雙二位元信號y2'與該第一參考電壓之電壓值大小關係，如該第一比較結果之該位元為1時，亦是該三階之雙二位元信號y2'之電壓值大於該第一參考電壓，及，該第二比較結果係代表該三階之雙二位元信號y2'與該第二參考電壓之電壓值大小關係，如該第二比較結果之該位元為1時，亦是該三階之雙二位元信號y2'之電壓值大於該第二參考電壓。進一步地，該比較器5311將分別地將該第一比較結果及該第二比較結果(亦為一二位元比較結果，如00、01或11之其中之一)傳送至該第二邏輯電路5312內(以一XOR邏輯閘為例)進行一次XOR運算(亦是對於來自該通道52之該三階之雙二位元信號y2'進行解碼以還原(recover))以產生 一差動數位資訊信號y3，至此，來自該XOR邏輯閘5312之該差動數位資訊信號y3被傳送至其它的數位邏輯電路以進行信號處理。
再者，來自該XOR邏輯閘5312之該差動數位資訊信號y3同步地(simultaneously)被傳送至該接收器53內該適應性參考電壓控制迴路532以對在該比較器5311內該第一差動放大器53111及該第二差動放大器53112之兩不同的偏壓電流進行動態地調整。仍需講述地，如第8圖所示，該適應性參考電壓控制迴路532包含一濾波器5321(filter)、一具正負端兩端之運算放大器5322(operational amplifier)及一電壓電流轉換器5323(V/Iconverter)。
在該適應性參考電壓控制迴路532內的該濾波器5321對於來自該XOR邏輯閘5312之該差動數位資訊信號y3的電壓進行濾波以分別地將該差動數位資訊信號y3的一正端平均直流電壓V+ 及一負端平均直流電壓V- (average dc voltage)輸出至該具正負端兩端之運算放大器5322。該具正負端兩端之運算放大器5322對於來自該濾波器5321之該正端平均直流電壓V+ 及該負端平均直流電壓V- 之差異值(difference)進行放大以產生一控制電壓信號(其中該控制電壓信號包含一正端控制電壓信號VC+ 及一負端控制電壓信號VC- )。
如第9圖所示，該電壓電流轉換器5323包含一第一電流鏡53231(current mirror)及一第二電流鏡53232，且該第一電流鏡53231及該第二電流鏡53232依照來自該具正負端兩端之運算放 大器5322所產生的該控制電壓信號之電壓值比例分配一固定電流I1(其中該固定電流I1係為人為預設)，舉例來說，當該控制電壓信號之正負兩端VC+ 及VC- 之電壓值比例為2:1時，該第一電流鏡53231分配到約略(approximate)2/3該固定電流I1，該第二電流鏡53232分配到約略1/3該固定電流I1，且該第一電流鏡53231及該第二電流鏡53232依照分配到的該固定電流I1，而分別地轉換出一第一控制電流信號CI1及一第二控制電流信號CI2，且該電壓電流轉換器5323將該第一控制電流信號CI1及該第二控制電流信號CI2分別地輸入至該比較器5311內以改變該比較器5311內該第一差動放大器53111及該第二差動放大器53112之偏壓電流，換言之，來自該第一電流鏡53231之該第一控制電流信號CI1及來自該第二電流鏡53232之該第二控制電流信號CI2可改變該具該第一參考電壓之比較器53111及該具該第二參考電壓之比較器53112之兩參考電壓值。
最後，為避免該通道52內或該接收器53本身所產的雜訊(noise)而造成數位資訊信號的失真，如第8圖所示，於本發明所提出的該接收器53內更包含二磁滯緩衝器54及55(hysteresis buffer)，用以放大來自在該接收器53內的該比較器5311之該二位元比較結果。
結論
簡易地說，本發明所提出預編器電路不是一種閉迴路(loop)，所以在該傳送器內的該預編器電路能允許該數位資訊信號Din '及該時脈信號CKin 間較寬鬆(relax)的相位關係(phase relationship)。也就是說，使得該時脈信號CKin 目前所顯示的偏移(skew)的範圍(margin)達180∘，如第10圖所示。
再者，習知接收器所使用的兩比較器所具有的參考電壓需要人為手動或是依照預期該三階之雙二位元信號之電壓大小，而預先設定。相較於本發明所提出在該電壓電流轉換器內的該第一電流鏡及該第二電流鏡分別地對在該比較器內該第一差動放大器及該第二差動放大器之兩不同的偏壓電流進行動態地調整，亦說明，在由該第一電流鏡所產生的該第一控制電流信號及由該第二電流鏡所產生的該第二控制電流信號可改變該具該第一參考電壓之比較器及該具該第二參考電壓之比較器之兩參考電壓值。換言之，在本發明之該接收發器內的該比較器已無須人為手動來設定。況且，以電路設計的成本觀點，依據本發明所提出的該接收器只需單一個比較器，相較習知則需要兩個比較器，本發明之收發器電路具有成本效益的優勢。
本案得由熟悉本技藝之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。
收發器‧‧‧2
傳送器‧‧‧210
預編碼器‧‧‧212
D型正反器‧‧‧2121
XOR邏輯閘‧‧‧2122
等化器‧‧‧214
通訊媒介‧‧‧220
接收器‧‧‧230
解碼電路‧‧‧231
第一比較器‧‧‧2311
第二比較器‧‧‧2312
雙二位元式收發器‧‧‧5
傳送器‧‧‧51
預編碼器‧‧‧511
第一邏輯電路‧‧‧5111
除二電路‧‧‧5112
等化器‧‧‧512
通訊媒介‧‧‧52
接收器‧‧‧53
解碼器‧‧‧531
比較器‧‧‧5311
第一差動放大器‧‧‧53111
第二差動放大器‧‧‧53112
第二邏輯電路‧‧‧5312
適應性參考電壓控制迴路‧‧‧532
濾波器‧‧‧5321
具正負端兩端之運算放大器‧‧‧5322
電壓電流轉換器‧‧‧5323
第一電流鏡‧‧‧53231
第二電流鏡‧‧‧53232
第一磁滯緩衝器‧‧‧54
第二磁滯緩衝器‧‧‧55
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：第1圖繪示NRZ資料流之波形圖示。
第2圖繪示具雙二位元信號編碼之通訊系統使用NRZ調變機制之範例之方塊示意圖。
第3圖繪示習知預編碼器之電路圖。
第4圖繪示不歸零信號Din 、目前數位信號W[n]及前一級數位信號W[n-1]之信號波形圖。
第5圖繪示習知收發器之解碼電路圖。
第6圖繪示本發明所提供一種雙二位元式收發器之電路圖。
第7圖繪示本發明所提供之預編碼器之電路圖。
第8圖繪示本發明所提供之接收器之電路圖。
第9圖繪示本發明之接收器內比較器及電壓電流轉換器之電路圖。
第10圖繪示數位資訊信號Din '、時脈信號CKin 與已編碼數位資訊信號y1'之信號波形圖。
53‧‧‧接收器
54,55‧‧‧二磁滯緩衝器
531‧‧‧解碼器
5311‧‧‧比較器
53111‧‧‧第一差動放大器
53112‧‧‧第二差動放大器
5312‧‧‧第二邏輯電路
532‧‧‧適應性參考電壓控制迴路
5321‧‧‧濾波器
5322‧‧‧具正負端兩端之運算放大器
5323‧‧‧電壓電流轉換器
53231‧‧‧第一電流鏡
53232‧‧‧第二電流鏡

Claims (16)

  1. 一種雙二位元式收發器，該收發器包含：一傳送器(Transmitter)，係包含一預編碼器(precoder)，係接收一數位資訊信號及一時脈信號，且該預編碼器對該數位資訊信號進行編碼(coding)以輸出一已編碼數位資訊信號；一等化器(FFE)，耦接該預編碼器，該等化器對該已編碼數位資訊信號進行等化補償(compensate)該已編碼數位資訊信號以輸出一已補償數位資訊信號；一通訊媒介(transmission medium)，係對該已補償數位資訊信號進行轉換以輸出一雙二位元數位資訊信號(duobinary digital signal)；以及一接收器(receiver)，係透過該通訊媒介以接收該雙二位元數位資訊信號，進行解碼以還原(recover)該數位資訊信號並產生一差動數位資訊信號(differential digital signal)，其中該接收器包含一解碼器與一適應性參考電壓控制迴路，該適應性參考電壓控制迴路包含一第一電流鏡以及一第二電流鏡，並接收該差動數位資訊信號而產生一第一控制電流信號及一第二控制電流信號，該第一控制電流信號及該第二控制電流信號用以控制該解碼器。
  2. 如申請專利範圍第1項所述之收發器，其中該數位資訊信號為不歸零(non-return-to-zero，NRZ)信號。
  3. 如申請專利範圍第1項所述之收發器，其中該預編碼器係包含一第一邏輯電路(logic circuit)及一除二電路(divided-2-by-2 circuit)。
  4. 如申請專利範圍第1項所述之收發器，其中該通訊媒介為銅電纜(copper cable)、光纖(optical fiber)及印刷電路板(PCB)之一。
  5. 如申請專利範圍第1項所述之收發器，其中該解碼器(decoder)包含：一比較器(comparator)，接收該雙二位元數位資訊信號和一參考電壓進行比較以產生一二位元比較結果，一第二邏輯電路，對該二位元比較結果進行解碼以還原(recover)該數位資訊信號並產生該差動數位資訊信號，以及該適應性參考電壓控制迴路(adaptive reference voltage control loop)，其包含：一濾波器(filter)，對該差動數位資訊信號的電壓進行濾波以輸出該差動數位資訊信號的一正端平均直流電壓及一負端平均直流電壓(average dc voltage)，一具正負端兩端之運算放大器(operational amplifier)，對該正端平均直流電壓及該負端平均直流電壓之差異值進行放大以產生一控制電壓信號，及一電壓電流轉換器(V/I converter)，將該控制電壓信號轉換(convert)成該第一控制電流信號及該第二控制電流信號且該電壓電流轉換器將該等控制電流信號輸入至該比較器內。
  6. 如申請專利範圍第5項所述之收發器，其中該比較器包含一具一正端及一負端之第一差動放大器及一具一正端及一負端之第二差動放大器且該第一差動放大器及該第二差動放大器之偏壓電流不同。
  7. 如申請專利範圍第5項所述之收發器，其中該第一電流鏡及該一第二電流鏡依照來自該具正負端兩端之運算放大器所產生的該控制電壓信號之電壓值轉換出該等控制電流信號。
  8. 如申請專利範圍第5項所述之收發器，其中該比較器將該第一差動放大器之該正端之電壓輸出值與該第二差動放大器之該負端之電壓輸出值進行比較以產生一第一比較結果及該第一差動放大器之該負端之電壓輸出值與該第二差動放大器之該正端之電壓輸出值進行比較以產生一第二比較結果，且該比較器將依據此一電路架構將具不同偏壓電流之該第一差動放大器及該第二差動放大器視為兩個具不同參考電壓之比較器。
  9. 如申請專利範圍第7項所述之收發器，其中該第一比較結果及該第二比較結果皆為一位元。
  10. 如申請專利範圍第1項所述之收發器，其中該接收器更包含二個磁滯緩衝器(hysteresis buffer)，用以放大來自在該接收器內的該比較器之該二位元比較結果。
  11. 一種接收器，其包含：一解碼器(decoder)，其包含一比較器，接收一雙二位元數位資訊信號和一參考電壓進行比較以產生一二位元比較結果； 一邏輯電路，對該二位元比較結果進行解碼以還原該數位資訊信號並產生一差動數位資訊信號；一適應性參考電壓控制迴路(adaptive reference voltage control loop)，其包含一濾波器，對該差動數位資訊信號的電壓進行濾波以輸出一正端及一負端平均直流電壓；一具正負端兩端之運算放大器，對該正端及該負端平均直流電壓之差異值進行放大以產生一控制電壓信號；以及一電壓電流轉換器，包括一第一電流鏡以及一第二電流鏡，該電壓電流轉換器將該控制電壓信號轉換成一第一控制電流信號及一第二控制電流信號並將該等控制電流信號輸入至該比較器內。
  12. 如申請專利範圍第11項所述之接收器，其中該比較器包含一具一正端(positive)及一負端(negative)之第一差動放大器及一具一正端及一負端之第二差動放大器，且該第一差動放大器及該第二差動放大器之偏壓電流不同。
  13. 如申請專利範圍第11項所述之接收器，其中該第一電流鏡及該第二電流鏡依照來自該具正負端兩端之運算放大器所產生的該控制電壓信號之電壓值轉換出該控制電流信號。
  14. 如申請專利範圍第11項所述之接收器，其中該比較器將該第一差動放大器之該正端之電壓輸出值與該第二差動放大器之該負端之電壓輸出值進行比較以產生一第一比較結果，及將該第一差動放大器之該負端之電壓輸出值與該第二差動放大器之該正端之 電壓輸出值進行比較以產生一第二比較結果，且該比較器將依據此一電路架構將具不同偏壓電流之該第一差動放大器及該第二差動放大器視為兩個具不同參考電壓之比較器。
  15. 如申請專利範圍第14項所述之接收器，其中該第一比較結果及該第二比較結果皆為一位元。
  16. 如申請專利範圍第11項所述之接收器，其中該接收器更包含二磁滯緩衝器，用以放大來自在該接收器的該比較器之該二位元比較結果。
TW097120522A 2008-06-02 2008-06-02 雙二位元式收發器 TWI383599B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW097120522A TWI383599B (zh) 2008-06-02 2008-06-02 雙二位元式收發器
US12/203,492 US8416840B2 (en) 2008-06-02 2008-09-03 Duobinary transceiver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW097120522A TWI383599B (zh) 2008-06-02 2008-06-02 雙二位元式收發器

Publications (2)

Publication Number Publication Date
TW200952363A TW200952363A (en) 2009-12-16
TWI383599B true TWI383599B (zh) 2013-01-21

Family

ID=41379768

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097120522A TWI383599B (zh) 2008-06-02 2008-06-02 雙二位元式收發器

Country Status (2)

Country Link
US (1) US8416840B2 (zh)
TW (1) TWI383599B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8350598B2 (en) * 2011-04-20 2013-01-08 Nanya Technology Corp. Multi-stage receiver
JP5913632B2 (ja) * 2011-12-30 2016-04-27 ゼットティーイー （ユーエスエー） インコーポレイテッド デジタルフィルター、パーシャルリスポンス等化器、および、コヒーレント受信機および方法
TWI469534B (zh) * 2012-02-24 2015-01-11 Raydium Semiconductor Corp 數位資料處理方法及數位資料傳輸系統
JP6334561B2 (ja) * 2012-12-28 2018-05-30 ボルケーノ コーポレイション 血管内超音波画像化装置、インターフェースアーキテクチャ、および製造方法
EP2924881A1 (en) 2014-03-26 2015-09-30 IMEC vzw Improvements in or relating to signal processing
CN104702250B (zh) * 2015-03-11 2017-04-12 宁波大学 一种三值碳纳米管比较器
CN113938144B (zh) * 2021-10-19 2022-10-18 中国人民解放军国防科技大学 一种Duo-binary PAM4发射机及数据传输系统
CN115314071B (zh) * 2022-08-12 2024-08-06 程艳 一种全双工双向模拟前端混合收发器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW359932B (en) * 1996-02-22 1999-06-01 Brooktree Broadband Holding Inc A transmitter apparatus for performing pre-coding, communications equipment with a precoder, communication system with such an equipment, and the method for pre-equalizing a signal in a communication device
TW200629228A (en) * 2004-09-17 2006-08-16 Uni Pixel Displays Inc Enhanced bandwidth data encoding method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4115786A (en) * 1976-12-03 1978-09-19 Xerox Corporation Constant wavelength magnetic recording
US4206423A (en) * 1978-10-03 1980-06-03 Rca Corporation Digitized phase modulating means
US4206424A (en) * 1978-10-03 1980-06-03 Rca Corporation Digitized phase modulating means
DE3377886D1 (en) * 1982-03-10 1988-10-06 Emi Ltd Improvements relating to communication over noisy lines
US4808884A (en) * 1985-12-02 1989-02-28 Western Digital Corporation High order digital phase-locked loop system
US5227779A (en) * 1989-03-09 1993-07-13 Cotag International Limited Codable electronic devices
JP4278332B2 (ja) * 2001-06-29 2009-06-10 日本電信電話株式会社 光送信器および光伝送システム
US7508882B2 (en) * 2003-12-04 2009-03-24 Alcatel-Lucent Usa Inc. Electrical backplane transmission using duobinary signaling

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW359932B (en) * 1996-02-22 1999-06-01 Brooktree Broadband Holding Inc A transmitter apparatus for performing pre-coding, communications equipment with a precoder, communication system with such an equipment, and the method for pre-equalizing a signal in a communication device
TW200629228A (en) * 2004-09-17 2006-08-16 Uni Pixel Displays Inc Enhanced bandwidth data encoding method

Also Published As

Publication number Publication date
TW200952363A (en) 2009-12-16
US20090296793A1 (en) 2009-12-03
US8416840B2 (en) 2013-04-09

Similar Documents

Publication Publication Date Title
TWI383599B (zh) 雙二位元式收發器
US10038575B1 (en) Decision feedback equalizer with post-cursor non-linearity correction
US10547387B2 (en) Transition based feedforward equalization method and apparatus implemented with lookup table circuits
US9735988B2 (en) High data rate multilevel clock recovery system
Lee et al. Design and comparison of three 20-Gb/s backplane transceivers for duobinary, PAM4, and NRZ data
JP5353878B2 (ja) 波形等化回路および波形等化方法
US7983333B2 (en) Non-linear analog decision feedback equalizer
US9306780B2 (en) Optical transmission for binary and duobinary modulation formats
JP7414723B2 (ja) 信号を処理する方法、システムおよび非一過性のコンピュータ読み取り可能記録媒体
US10171273B2 (en) Decision feedback equalizer and interconnect circuit
Bender et al. Communication with 1-bit quantization and oversampling at the receiver: Spectral constrained waveform optimization
KR20050054442A (ko) 두개의 2진 신호를 사용하는 전기 백플레인 전송
EP1503501A1 (en) Duobinary to binary decoder
EP2924881A1 (en) Improvements in or relating to signal processing
EP3174209A1 (en) Driver circuit for signal transmission
CN111490792A (zh) 集成电路
CN115695117A (zh) 发送器和接收器
Ying et al. A 20Gb/s adaptive duobinary transceiver
Zhang et al. FIR filter optimization using bit-edge equalization in high-speed backplane data transmission
Goyal et al. A PAM-4 10S/12S line coding scheme with equi-probable levels
KR102636015B1 (ko) 차동 모드 pam-4와 공통 모드 nrz를 이용한 pam-8 송수신기 및 송수신 방법
CN115086117B (zh) 一种判决反馈方法及判决反馈均衡器
CN110731049B (zh) 用于多电平信令的三输入连续时间放大器和均衡器
Chen et al. A novel CMOS edge equalizer for 10-Gb/s highly lossy backplane
Park et al. A 0.45 pJ/b 24 Gb/s NRZ Receiver Data-Path Using Half-Baud-Rate Duobinary Sampling