TWI469534B - 數位資料處理方法及數位資料傳輸系統 - Google Patents

Description

數位資料處理方法及數位資料傳輸系統

本發明係關於一種資料傳輸系統以及資料傳輸方法；特別是一種數位資料傳輸系統以及數位資料傳輸方法。

在目前串行列接(Serial Link)傳輸技術中，輸出端在輸出一位元組(Byte)前須對其編碼，以產生一待解碼位元組。解碼端則是在收到待解碼位元組之後，根據輸出端之編碼演算法判斷待解碼位元組係包含資料或是指令。在進行編碼時，習知編碼技術通常係將該些八位元之數位資料或數位指令轉換為九位元或十位元之待解碼位元組。上述待解碼位元組多出來之位元係供解碼端判定資料的種類。

上述根據將八位元之數位資料或數位指令轉換為十位元待解碼位元組之傳輸技術包含用於PCI-E之8b10b編碼以及最小化傳輸差分訊號(Transition Minimized Differential Signaling,TMDS)。上述用於PCI-E技術所產生之待解碼位元組通常具有相同數目之0和1，因此可達成直流平衡(DC Balance)之訊號傳輸要求。此外，用於PCI-E技術所產生之待解碼位元組並不包含過長連續排列之0或1。另一方面，最小化傳輸差分訊號技術所產生之待解碼位元組則是具有最少的電壓位準切換(Data Transition)，以避免訊號在傳輸過程中產生過多的電磁干擾的影響。

此外，根據將八位元之數位資料或數位指令轉換為九位元待解碼位元組之傳輸技術則已用於MIPI(Mobile Industry Processor Interface)。相較於上述編碼方法，MIPI技術所產生之待解碼位元組具有較少的額外資訊(Overhead)，因此具有較高的資料傳輸率。

然而，上述習知編碼技術所產生之待解碼位元組皆未能對資料傳輸時所遭遇之路徑損失(Channel Loss)做出補償。因此，待解碼位元組在傳輸過程中仍會因位元訊號相互干擾(又稱符際干擾，Inter Symbol Intereference)而失真，並造成接收端訊號錯誤率上升。由此可見，如何在提昇資料傳輸率的同時降低接收端訊號錯誤率，係為目前串行列接傳輸技術之重要課題。

本發明之目的係為提供一種數位資料傳輸系統及數位資料處理方法，以簡化數位資料及數位指令之編碼和解碼方式並藉此簡化編碼模組及解碼模組之結構。

本發明之目的係為提供一種數位資料傳輸系統及數位資料處理方法，以簡化設定等化器之設定方式並藉此減少資料傳輸之資料毀損。

本發明之數位資料傳輸系統包含編碼端處理器、儲存模組、編碼模組、解碼端處理器、等化器及解碼模組，其中儲存模組包含複數位元組。編碼模組係根據編碼端處理器所輸出之傳輸指令自位元組中選出其中之一。編碼模組將偵測被選出位元組之第一位元並同時根據位元組之類別產生辨識位元。編碼模組之後將辨識位元設置於位元組之第一位元之前以透過網路將待解碼位元組傳輸至解碼模組。

解碼模組所收到之待解碼位元組包含相鄰之第一位元及第二位元。解碼端處理器將於解碼模組測得待解碼位元組之第一位元及第二位元相同後，根據待解碼位元組之位元組設定等化器之設定參數。

首先，編碼模組將根據傳輸指令自指令位元組中選出起始位元組，並偵測起始位元組之第一位元以產生對應之辨識位元。上述對應起始位元組之辨識位元係相同於起始位元組之第一位元。編碼模組隨後將辨識位元設置於起始位元組之第一位元之前以產生待解碼位元組。

隨後，編碼模組將根據傳輸指令自複數指示位元組中選出至少一個設定位元組，編碼模組之後根據傳輸指令自複數指示位元組中選出至少一個設定位元組，編碼模組隨後將辨識位元設置於設定位元組之第一位元前以產生待解碼位元組。

接著，編碼模組將根據傳輸指令自複數指示位元組中選出至少一個結束位元組，編碼模組之後根據傳輸指令自複數指示位元組中選出至少一個結束位元組，編碼模組隨後將辨識位元設置於結束位元組之第一位元之前以產生待解碼位元組。

在編碼模組輸出包含之待解碼位元組後，編碼模組將自位元組中選出複數資料位元組。編碼模組之後偵測資料位元組之第一位元並產生對應辨識位元，其中辨識位元係相異於資料位元組之第一位元，編碼模組隨後將辨識位元設置於資料位元組之第一位元之前以產生待解碼位元組。

本發明數位資料傳輸系統及其數位資料處理方法係用於串列接連(Serial Link)實體層纜線系統，但不限於此；在不同實施例中，本發明亦可用於其他需要在傳輸前設定資料接收端元件之傳輸系統。

圖1所示係為本發明數位資料傳輸系統100之示意圖，其中本實施例之數位資料傳輸系統100包含透過網路400連接之編碼端200以及解碼端300。如圖1所示，編碼端200包含編碼端處理器210、儲存模組220以及編碼模組230。另一方面，解碼端300則是包含解碼端處理器310、解碼模組320以及等化器330。在本實施例中，編碼端200之編碼模組230將對數位資料進行編碼程序以將其轉換成複數待解碼位元組E，並隨即透過網路400將待解碼位元組E傳輸至解碼端300。解碼端300將在收到待解碼位元組E後將其轉換回最初之數位資料。此外，上述網路400包含有線網路(如電纜及光纖)及無線網路(如微波及衛星通訊)等用於傳輸數位資料之單一路徑或多路徑網路，但不限於此。

當網路400包含長路徑傳輸通道時，上述待解碼位元組E在網路400到解碼端300接收的過程中會受到符際干擾(Inter Symbol Interference,ISI)之影響而造成接收訊號錯誤率上升。因此，在進行資料傳輸前須對網路之通道響應進行評估並根據評估結果調整等化器330。如此一來，等化器330可根據設定補償網路400之通道響應做補償以降低傳送錯誤率。

在圖1所示之實施例中，編碼端處理器210將輸出一傳輸指令至編碼模組230，以通知編碼模組230接收數位資料以及網路400之評估結果。此外，編碼端處理器210將自儲存模組220所包含之指令位元組中選出一個起始位元組A並將其傳輸至編碼模組230，其中起始位元組A係用於通知解碼端300準備設定等化器330。編碼模組230將偵測起始位元組A之第一位元並產生一個相同於第一位元之辨識位元I。換言之，上述第一位元及辨識位元I將同時為0或同時為1。編碼模組230之後將設置辨識位元I於起始位元組A之第一位元前以產生一待解碼位元組E。編碼模組230隨後透過網路400將該待解碼位元組E傳輸至解碼端300之解碼模組320。本實施中儲存模組220所包含之位元組較佳皆為八位元之數位資料；因此，由辨識位元I及起始位元組A所組成之待解碼位元組E係為九位元之數位資料。

解碼模組320將在收到待解碼位元組E後偵測其第一位元及第二位元。當測知待解碼位元組E第一位元及第二位元相同時，解碼模組320即依內部邏輯判斷待解碼位元組E係為辨識位元I及起始位元組A之組合。此時，解碼模組320將刪除辨識位元I以還原起始位元組A。此外，解碼端處理器310將在解碼模組320還原起始位元組A後，藉由起始位元組A得知編碼端200即將送出包含設定等化器330之資料。

圖2所示係為本發明另一實施例示意圖。在輸出包含起始位元組A使解碼端300得知即將收到包含設定等化器330之資料後，編碼端處理器210將自儲存模組220所包含之位元組中選出至少一設定位元組B並將其傳輸至編碼模組230，其中設定位元組B則是用於告知解碼端300設定等化器330之參數。。同樣地，編碼模組230將偵測設定位元組B之第一位元並產生對應之辨識位元I，其中辨識位元I係相同於設定位元組B之第一位元。編碼模組230之後將設置辨識位元I於設定位元組B之第一位元前以產生另一待解碼位元組E並隨後透過網路400將該待解碼位元組E傳輸至解碼端300之解碼模組320。

解碼模組320將在收到待解碼位元組E後偵測第一位元及第二位元。由於之前已收到起始位元組A，因此當測知待解碼位元組E第一位元及第二位元相同時，解碼模組320即依內部邏輯設定判斷待解碼位元組E包含用以設定等化器330之設定位元組B。隨後，解碼端處理器310將根據設定位元組B所對應之補償設定調整等化器330，以對通道響應做補償並進而降低傳送錯誤率。

在上述之實施例中，解碼端處理器310僅需取得單一設定位元組B即可設定等化器330。然而，在不同實施例中，編碼端200亦可根據複數設定位元組B產生複數待解碼位元組E。因此，在確認收到所有設定位元組B前，解碼端處理器310亦可選擇性暫存還原之設定位元組B，以在收到所有設定資料之後開始設定等化器330，但不限於此。其它實施例之解碼端處理器310亦可在取得第一個設定位元組B後馬上開始設定等化器330。

圖3所示係為本發明另一實施例示意圖。在輸出所有設定等化器330之設定位元組B後，編碼端處理器210將進一步自儲存模組220所包含之指令位元組中選出至少一結束位元組C，其中結束位元組C則是告知解碼端200用於設定等化器210之設定位元組B已傳輸完成，已可準備接收資料。同樣地，編碼模組230將偵測結束位元組C之第一位元並產生對應之辨識位元I，其中辨識位元I係相同於結束位元組C之第一位元。編碼模組230之後將設置辨識位元I於結束位元組C之第一位元前以產生另一待解碼位元組E並隨後透過網路400將該待解碼位元組E傳輸至解碼端300之解碼模組320。

在圖3所示之實施例中，解碼模組320將在收到待解碼位元組E後確認其第一位元和第二位元是否相等。在確認第一位元和第二位元相等後還原結束位元組C。此外，解碼端處理器310將在取得結束位元組C後，即可確認隨後收到之待解碼位元組E將包含著資料位元組D(Data Byte)。

在圖1-3所示之實施例中，在完成等化器330設定之前，為了避免符際干擾，編碼端200所輸出之待解碼位元組E僅包含兩個包含相異位元之第一位元序列E₁ 及第二位元序列E₂ ，但不限於此。如此一來，當第一位元序列E₁ 由0組成時，第二位元序列E₂ 將完全由1所組成；反之亦然。

此外，在圖1-3所示之實施例中，解碼模組320將於確認待解碼位元組E之第一位元和第二位元相等後，刪除第一位元以還原指令位元組(起始位元組A、設定位元組B、結束位元組C)，以供解碼端處理器310根據指令位元組設定等化器330， 但不限於此。在不同實施例中，解碼端處理器310可在解碼模組320確認待解碼位元組E之第一位元和第二位元相等後，直接待解碼位元組E之位元排列設定等化器330。

圖4所示係為本發明數位資料傳輸系統100之示意圖。在本實施例中，解碼端300係於收到包含結束位元組C之待解碼位元組E前，完成設定解碼端300之等化器330。隨後，編碼端處理器210將根據需要傳輸之資料自儲存模組220所包含之指令位元組中選出複數資料位元組D。編碼模組230接著將偵測資料位元組D之第一位元並產生辨識位元I。然而，與前述實施例有所不同的是，在此產生之辨識位元I係相異於資料位元組D之第一位元。此外，編碼模組230之後將設置辨識位元I於資料位元組D之第一位元以輸出待解碼位元組E至解碼端300；亦因此，上述該解碼位元組之第一位元及第二位元係相異。

另一方面，解碼模組320將在收到待解碼位元組E對其進行解碼處理，其中解碼模組320將於確認第一位元及第二位元相異後，刪除第一位元以還原資料位元組D。此外，解碼模組320將於取得資料位元組D後將其傳輸至解碼端處理器310，以對資料位元組D作進一步的資料處理。

综上所述，本發明之編碼端200係根據位元組之種類來調整待解碼位元組E第一位元及第二位元之間的波形。當編碼端 200對設定等化器330相關資料(如起始位元組A、設定位元組B及結束位元組C)進行編碼時，隨後產生之待解碼位元組E的第一位元及第二位元間將不會帶有邊緣(Edge)。上述編碼方法可確保設定等化器330相關資料不會在等化器330設定完成前，受到符際干擾等現象影響而失真。

此外，當編碼端200係根據資料位元組D產生待解碼位元組E時，隨後產生之待解碼位元組E的第一位元及第二位元間將有著明顯的邊緣(Edge)。上述邊緣係為解碼模組320在處理待解碼位元組E時，用於區別資料位元組D及設定等化器330相關資料之根據。此外，由於等化器330已完成設定，因此上述辨識用之邊緣(Edge)將不會被符際干擾等現象影響而消失。換言之，待編碼位元組所包含資料位元組D將不會因失真，而被誤認為設定等化器330相關資料(如起始位元組A以及設定位元組B)。

在圖1-4所示之實施例中，包含資料位元組D之待解碼位元組E的第一位元及第二位元間將有著明顯的邊緣(Edge)。另一方面，包含指令位元組(起始位元組A、設定位元組B及結束位元組C)之待解碼位元組E的第一位元及第二位元間不具邊緣，但不限於此。在本發明之不同實施例中，包含指令位元組之待解碼位元組E的第一位元及第二位元間可包含邊緣，而包含資料位元組D之待解碼位元組E的第一位元及第二位元間則是不包含邊緣。

圖5所示係為本發明之數位資料處理方法。如圖5所示，數位資料處理方法包含步驟S800，自複數位元組合中選出複數指令位元組。在本實施例中，指令位元組係用於設定接收一側解碼端之等化器，以對網路之響應作補償而降低傳送錯誤率。此外，指令位元組包含代表不同意義之起始位元組、設定位元組以及結束位元組。起始位元組係用於通知解碼端準備設定等化器。設定位元組則是用於告知解碼端設定等化器之參數。結束位元組則是告知解碼端等化器之設定指令已傳輸完成，已可準備接收資料位元組。

本發明數位資料處理方法包含S810，根據指令位元組產生複數待解碼位元組。首先，編碼端之編碼端處理器將偵測起始位元組之第一位元並產生對應之辨識位元，其中辨識位元係相同於起始位元組之第一位元。如此一來，上述第一位元及辨識位元將同時為0或同時為1。編碼模組之後將設置辨識位元於起始位元組之第一位元前，以產生待解碼位元組並隨後透過網路將該待解碼位元組傳輸至解碼端之解碼模組。此外，本實施中儲存模組所包含之位元組皆為八位元之數位資料，因此後續根據辨識位元產生之待解碼位元組係為九位元之數位資料。

本發明數位資料處理方法隨後將進行S820，還原該指令位元組並根據指令位元組設定等化器之參數。在本實施例中，解碼模組將在收到待解碼位元組後偵測其第一位元及第二位 元。當測知待解碼位元組第一位元及第二位元相同時，解碼模組將刪除辨識位元以還原起始位元組。此外，解碼端處理器310將在解碼模組還原起始位元組後，得知編碼端將接著送出包含設定等化器之指示資料。換言之，編碼端係透過輸出起始位元組來指示解碼端準備根據後續之指示來設定等化器。

在送出包含起始位元組之待解碼位元組後，本發明數位資料處理方法將重新實行步驟S800-S810以輸出包含設定位元組之待解碼位元組至解碼端。數位資料處理方法將進行步驟S820，以指示解碼端根據收到之待解碼位元組還原設定位元組。隨後，數位資料處理方法將根據設定位元組設定等化器，以對通道響應做補償並進而降低傳送錯誤率。

在等化器設定完成後，本發明數位資料處理方法將重新實行步驟S800-S810以輸出包含結束位元組之待解碼位元組至解碼端。藉此，本發明數位資料處理方法可通知解碼端隨後收到之待解碼位元組將包含著資料位元組(Data Byte)。

本發明數位資料處理方法係透過設定等化器，來指示解碼端對通道響應做補償並進而降低傳送錯誤率。隨後，數位資料處理方法將進行S900，自複數位元組合中選出複數資料位元組。編碼端處理器將根據需要傳輸之資料從儲存模組所包含之眾多指令位元組中選出複數資料位元組。

隨後，本發明數位資料處理方法將進行步驟S910，根據資料位元組產生複數待解碼位元組。在本步驟中，編碼模組將偵測資料位元組之第一位元及第二位元並產生辨識位元。然而，與前述實施例有所不同的是，在此產生之辨識位元係相異於資料位元組之第一位元。此外，編碼模組之後將設置辨識位元於資料位元組之第一位元以輸出待解碼位元組至解碼端；亦因此，上述該解碼位元組之第一位元及第二位元係相異。

在送出包含結束位元組之待解碼位元組後，編碼端處理器將根據需要傳輸之資料自儲存模組所包含之指令位元組中選出複數資料位元組。隨後，編碼模組將偵測資料位元組之第一位元及第二位元並產生辨識位元。然而，與前述實施例有所不同的是，在此產生之辨識位元係相異於資料位元組之第一位元。此外，編碼模組之後將設置辨識位元於資料位元組之第一位元以輸出待解碼位元組至解碼端；亦因此，上述該解碼位元組之第一位元及第二位元係相異。

本發明數位資料處理方法將於解碼端進行步驟S920，還原資料位元組。在本步驟中，數位資料處理方法將在收到待解碼位元組對其進行解碼處理並將於確認第一位元及第二位元相異後，刪除第一位元以還原資料位元組。此外，數位資料處理方法將於取得資料位元組後將其傳輸至解碼端處理器，以供該元件對資料位元組作進一步的資料處理。

在圖5所示之實施例中，用於設定等化器之指令位元組(如起始位元組以及設定位元組)和資料位元組皆是八位元之數位資料。因此，由辨識位元及上述位元組所組成之待解碼位元組係為九位元之數位資料。由此可見，本發明數位資料處理方法所產生之待解碼位元組包含較少的額外資訊(Overhead)，因此具有較高的資料傳輸率。

本實施例用於設定等化器之指令位元組係由兩個複數連續且相同之位元所組成之位元序列所組成。此外，編碼端所輸出之待解碼位元組僅包含兩個包含相異位元之第一位元序列及第二位元序列。藉此，待解碼位元可避免符際干擾並降低資料傳輸錯誤率。

雖然前述的描述及圖示已揭示本發明之較佳實施例，必須瞭解到各種增添、許多修改和取代可能使用於本發明較佳實施例，而不會脫離如所附申請專利範圍所界定的本發明原理之精神及範圍。熟悉該技藝者將可體會本發明可能使用於很多形式、結構、佈置、比例、材料、元件和組件的修改。因此，本文於此所揭示的實施例於所有觀點，應被視為用以說明本發明，而非用以限制本發明。本發明的範圍應由後附申請專利範圍所界定，並涵蓋其合法均等物，並不限於先前的描述。

100．．．數位資料傳輸系統

200．．．編碼端

210．．．編碼端處理器

220．．．儲存模組

230．．．編碼模組

300．．．解碼端

310．．．解碼端處理器

320．．．解碼模組

330．．．等化器

400．．．網路

A．．．起始位元組

B．．．設定位元組

C．．．結束位元組

D．．．資料位元組

E．．．待解碼位元組

E₁ ．．．第一位元序列

E₂ ．．．第二位元序列

I．．．辨識位元

圖1所示係為本發明數位資料傳輸系統之示意圖，傳輸包含起始位元組之待解碼位元組；

圖2所示係為本發明數位資料傳輸系統之示意圖，傳輸包含設定位元組之待解碼位元組；

圖3所示係為本發明數位資料傳輸系統之示意圖，傳輸包含結束位元組之待解碼位元組；

圖4所示係為本發明數位資料傳輸系統之示意圖，傳輸包含資料位元組之待解碼位元組；以及

圖5所示係為本發明數位資料處理方法之流程圖。

100．．．數位資料傳輸系統

200．．．編碼端

210．．．編碼端處理器

220．．．儲存模組

230．．．儲存模組

300．．．解碼端

310．．．解碼端處理器

320．．．解碼模組

330．．．等化器

400．．．網路

A．．．起始位元組

E．．．待解碼位元組

E₁ ．．．第一位元序列

E₂ ．．．第二位元序列

I．．．辨識位元

Claims (20)

1. 一種數位資料處理方法，包含下列步驟：根據一傳輸指令自一儲存模組所包含之複數位元組中選出其中之一；偵測該位元組之一第一位元並根據該位元組之類別產生一辨識位元；以及將該辨識位元設置於該位元組之該第一位元之前以產生一待解碼位元組。
2. 如請求項第1項所述之數位資料處理方法，其中：該位元組產生步驟包含根據該傳輸指令自該些位元組中選出複數指令位元組；該辨識位元產生步驟包含偵測該指令位元組之一第一位元並產生該辨識位元，其中該辨識位元係相同於該指令位元組之一第一位元；以及該待解碼位元組產生步驟包含將該辨識位元設置於該指令位元組之該第一位元之前以產生該待解碼位元組。
3. 如請求項第2項所述之數位資料處理方法，其中：接收該待解碼位元組，其中每一該待解碼位元組包含相鄰之一第一位元及一第二位元；以及當測得該待解碼位元組之該第一位元及該第二位元相同後，根據該待解碼位元組之一位元組合設定一等化器之一設定參數。
4. 如請求項第2項所述之數位資料處理方法，其中：該位元組產生步驟包含根據該傳輸指令自該些指令位元組中選出一起始位元組；該辨識位元產生步驟包含偵測該起始位元組之一第一位元並產生一對應辨識位元，其中該辨識位元係相同於該起始位元組之一第一位元；以及該待解碼位元組產生步驟包含將該辨識位元設置於該起始位元組之該第一位元之前以產生該待解碼位元組。
5. 如請求項第4項所述之數位資料處理方法，進一步包含輸出該待解碼位元組，其中：該位元組產生步驟包含根據該傳輸指令自複數指示位元組中選出至少一設定位元組；該辨識位元產生步驟包含偵測該設定位元組之一第一位元並產生該對應辨識位元，其中該辨識位元係相同於該設定位元組之該第一位元；以及該待解碼位元組產生步驟包含將該辨識位元設置於該設定位元組之該第一位元之前以產生該待解碼位元組。
6. 如請求項第5項所述之數位資料處理方法，其中：該位元組產生步驟包含根據該傳輸指令自複數指示位元組中選出至少一結束位元組；該辨識位元產生步驟包含偵測該結束位元組之一第一位元並產生一對應辨識位元，其中該辨識位元係相同於該結束位元組之該第一位元；以及該待解碼位元組產生步驟包含將該辨識位元設置於該結束位元組之該第一位元前以產生該待解碼位元組。
7. 如請求項第6項任一所述之數位資料處理方法，進一步包含下列步驟：接收該待解碼位元組，其中該待解碼位元組包含相鄰之一第一位元及一第二位元；以及當測得該待解碼位元組之該第一位元係相同於該第二位元時，根據該待解碼位元組之一位元組合以還原該起始位元組；在還原該起始位元組後以及之後測得另一該待解碼位元組之該第一位元係相同於該第二位元時，根據該待解碼位元組之一位元組合以還原該設定位元組；在還原該設定位元組後以及之後測得另一該待解碼位元組之該第一位元係相同於該第二位元時，根據該待解碼位元組之一位元組合以還原該結束位元組；以及在還原該結束位元組後，根據至少一設定位元組設定一等化器之一設定參數。
8. 如請求項第1項所述之數位資料處理方法，其中該待解碼位元組包含之一第一位元序列及一第二位元序列，該第一位元序列包含複數相同之第一位元，該第二位原序列包含複數相同之第二位元，該第一序列所包含之該些第一位元皆係相異於該第二序列所包含之該些第二位元。
9. 如請求項第1項所述之數位資料處理方法，進一步包含：該位元組產生步驟包含根據該傳輸指令自該些位元組中選出複數資料位元組；該辨識位元產生步驟包含偵測該資料位元組之一第一位元並產生該辨識位元，其中該辨識位元係相異於該資料位元組之該第一位元；以及該待解碼位元組產生步驟包含將該辨識位元設置於該資料位元組之該第一位元之前以產生該待解碼位元組。
10. 如請求項第9項所述之數位資料處理方法，進一步包含下列步驟：接收該待解碼位元組，其中每一該待解碼位元組包含一第一位元及一第二位元；當測得該待解碼位元組之該第一位元係相異於該第二位元時，刪除該待解碼位元組之該第一位元以還原該資料位元組；以及將該資料位元組傳輸至一後端資料處理元件。
11. 一種數位資料傳輸系統，包含：一編碼端處理器，輸出一傳輸指令；以及一儲存模組，包含複數位元組，其中該編碼端處理器將根據該傳輸指令自該些位元組中選出其中之一；一編碼模組，該編碼模組偵測該位元組之一第一位元並根據該位元組之類別產生一辨識位元，該編碼模組之後將該辨識位元設置於該位元組之該第一位元之前以產生一待解碼位元組。
12. 如請求項第11項所述之數位資料傳輸系統，其中該編碼端處理器根據該傳輸指令自該些位元組中選出複數指令位元組，該編碼模組隨後偵測該指令位元組之一第一位元並產生該辨識位元，其中該辨識位元係相同於該指令位元組之一第一位元，該編碼模組之後將該辨識位元設置於該指令位元組之該第一位元之前以產生該待解碼位元組。
13. 如請求項第12項所述之數位資料傳輸系統，進一步包含：一解碼端處理器；一等化器，包含一設定參數；以及一解碼模組，接收該待解碼位元組，其中該待解碼位元組包含相鄰之一第一位元及一第二位元，該解碼端處理器將於該解碼模組測得該待解碼位元組之該第一位元及該第二位元相同後，根據該待解碼位元組之一位元組合設定該等化器之該設定參數。
14. 如請求項第12項所述之數位資料傳輸系統，其中該編碼端處理器根據該傳輸指令自該些指令位元組中選出一起始位元組，該編碼模組之後偵測該起始位元組之一第一位元並產生一對應辨識位元，其中該辨識位元係相同於該起始位元組之一第一位元，該編碼模組隨後將該辨識位元設置於該起始位元組之該第一位元之前以產生該待解碼位元組。
15. 如請求項第14項所述之數位資料傳輸系統，其中該編碼端處理器根據該傳輸指令自複數指示位元組中選出至少一設定位元組，該編碼模組之後根據該傳輸指令自複數指示位元組中選出至少一設定位元組，該編碼模組隨後將該辨識位元設置於該設定位元組之該第一位元前以產生該待解碼位元組。
16. 如請求項第15項所述之數位資料傳輸系統，其中該編碼端處理器根據該傳輸指令自複數指示位元組中選出至少一結束位元組，該編碼模組之後根據該傳輸指令自複數指示位元組中選出至少一結束位元組，該編碼模組隨後將該辨識位元設置於該結束位元組之該第一位元之前以產生該待解碼位元組。
17. 如請求項第16項所述之數位資料傳輸系統，進一步包含：一解碼端處理器；一等化器，包含一設定參數；以及一解碼模組，接收該些待解碼位元組，其中每一該待解碼位元組包含相鄰之該第一位元及一第二位元，該解碼模組將於測得該些待解碼位元組之該第一位元係相同於該第二位元時，根據該些待解碼位元組之一位元組以還原該起始位元組、該設定位元組及該結束位元組，該解碼端處理器將在該解碼模組還原該結束位元組後，根據至少一設定位元組設定該等化器之該設定參數。
18. 如請求項第11項所述之數位資料傳輸系統，其中該待解碼位元組包含之一第一位元序列及一第二位元序列，該第一位元序列包含複數相同之第一位元，該第二位原序列包含複數相同之第二位元，該第一序列所包含之該些第一位元皆係相異於該第二序列所包含之該些第二位元。
19. 如請求項第11項所述之數位資料傳輸系統，其中該編碼端處理器根據該傳輸指令自該些位元組中選出複數資料位元組，該編碼模組之後偵測該資料位元組之一第一位元並產生該辨識位元，其中該辨識位元係相異於該資料位元組之該第一位元，該編碼模組隨後將該辨識位元設置於該資料位元組之該第一位元之前以產生該待解碼位元組。
20. 如請求項第19項所述之數位資料傳輸系統，進一步包含：一解碼端處理器；一解碼模組，接收該待解碼位元組，其中每一該待解碼位元組包含一第一位元及一第二位元，測得該待解碼位元組之該第一位元係相異於該第二位元時，刪除該待解碼位元組之該第一位元以還原該資料位元組，該編碼模組隨後將該料位元組傳輸至該解碼端處理器。