JPH04130826A - 変調回路，復調回路および変復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記録媒体にデータを記録する際に用いられる
変調方式の１つである２−７変調などの可変長ブロック
符号の変調回路、復調回路および変復調回路に関する。

〔従来の技術〕

光ディスクなどの記録媒体にデータを記録する際のデー
タ変調方式として、２−７変調などの可変長ブロック符
号とする変調方式が知られている。

２−７変調は１”ビットと次の１”ビットとの間２〜７
個の“０”ビットが存在するようにデータを符号化する
ものである。いま、第３面に示すように、７種類の基本
ビットパターンを設定すると、任意のビット列のデータ
はこれら基本ビットパターン毎に区分することができる
。２−７変調では、第３図に示すように、基本ビットパ
ターン毎にその２倍のビット数の変調ビットパターンが
対応づけられており、データの区分された各基本ビット
パターンを対応する変調ビットパターンに変換すること
により、２−７変調データが得られる。

なお、第３図では、基本ビットパターンと変調ビットパ
ターンとの１つの対応関係を１つのブロックとし、各対
応関係をブロック０〜６で区分している。

また、２−７変調データのビット周期は元のデータのビ
ット周期の１／２倍である。

２−７変調の変調回路、復調回路としては、たとえば「
高密度磁気記録技術集成」　昭和５８年１２月２０日総
合技術センター発行　ｐｐ、１１０〜１１２にその一例
が記載されているが、これらを夫々第７図、第８図に示
し、それらの動作を簡単に説明する。

まず、変調回路を示す第７図において、入力端子１００
からは入力データが入力され、入力端子１０１からはこ
の入力データに同期した周波数Ｆのクロックが入力され
る。ラッチ回路１０４〜１０９は縦続接続されており、
１つおきのラッチ回路１０４，１０６，１０８がクロッ
クの立上りで入力をラッチし、他の１つおきのラッチ回
路１０５．１０７．１０９がインバータ１０２によるク
ロックの反転クロックの立上りで入力をラッチする。ラ
ッチ回路１０４は入力端子１００からのデータとこのデ
ータのインバータ１０３による反転データが供給され、
これらをラッチして夫々Ｑ出力、回出力として夫々次段
のラッチ回路１０５の入力とする。他のラッチ回路１０
５〜１０９は夫々前段のＱ出力９回出力を入力してラッ
チすると、これらを夫々自己のＱ出力１回出力として次
段のラッチ回路の入力とする。但し、ラッチ回路１０９
はＱ出力１回出力をそのまま出力する。

入力端子１０１からのクロックの立上りタイミングで入
力データの連続する３ビットがラッチ回路１０８，１０
６，１０４の順にラッチされ、次の反転クロックの立上
りタイミングで同じ３ビットがラッチ回路１０９，１０
７．１０５の順にラッチされることになる。つまり、ラ
ッチ回路１０４と１０５．ラッチ回路１０６と１０７．
ラッチ回路１０８と１０９が夫々対をなすとすると、こ
れら対に入力データの３ビットが保持され、クロックの
立上り毎にこれらビットが次段の対に転送されるととも
に、ラッチ回路１０４に入力データの新たなビットがラ
ッチされる。

縦続接続されたラッチ回路１１０〜１１３も、オア回路
１２０の出力データをこれのインバータ１２２による反
転出力データに対し、クロックとその反転クロックによ
り、同様の動作を行なう。

アンドゲート１１７にはラッチ回路１０４，１０８．１
１２の回出力とラッチ回路１０６のＱ出力が供給され、
アンドゲート１１８にはラッチ回路１０６．１０８のＱ
出力とラッチ回路１１２の回出力が供給される。アント
ゲ−）１１７，１１８の出力はオア回路１２１を介して
アンドゲート１２３に供給される。また、アンドゲート
１１９にはラッチ回路１０７の回出力とラッチ回路１１
１のＱ出力が供給され、このアンドゲート１１９の出力
はアンドゲート１２４に供給される。

アン・ドゲート１１４にはラッチ回路１０５，１０７．
１０９，１１１，１１３の回出力が供給され、アンドゲ
ート１１５にはラッチ回路１０７のＱ出力とラッチ回路
１０９０回出力が供給され、アンドゲート１１６にはラ
ッチ回路１０７，１０９の、Ｑ出力とラッチ回路１１１
の回出力が供給される。これらアンドゲート１１４〜１
１６の出力はオア回路１２０に供給される。

ところで、第３図での基本ビットパターンと変調ビット
パターンとを比較すると明らかなように、基本ビットパ
ターンの１ビットが変調ビットパターンの２ビットに対
応している。

第７図に示す変調回路では、アンドゲート１１７．１１
８とオア回路１２１とは基本ビットパターンの１ビット
に対応する変調ビットパターンの２ビットのうちの最初
のビットを生成し、アンドゲート１１９は同じ変調デー
タの２ビットのうちの次のビットを生成する。アンドゲ
ート１２３゜１２４とオア回路１２５とはこれら変調ビ
ットパターンの２ビットを入力クロックの１／２倍の周
期で（すなわち、２Ｆの周波数で）時系列に配列するも
のである。

たとえば、第３図の基本ビットパターン“１０”をみる
と、変調ビットパターンでは、基本ビットパターンの１
”ビットに“０１”パターンが対応する。この″０１″
パターンの“０”ビットがオア回路１２１から得られ、
次の“１”ビットがアンドゲート１１９から得られる。

ところで、第３図から明らかなように、基本ビットパタ
ーンの“１ビットに対する変調ビットパターンの２ビッ
トのパターンは基本ビットパターンのビットパターンに
応じて異なり、基本ビットパターンの“θ″ビット対し
ても同様である。

したがって、基本ビットパターンの１ビット毎にオア回
路１２１とアンドゲート１１９とに得られる変調ビット
パターンの２ビットパターンを修正する必要がある。か
かる修正がアンドゲート１１４〜１１６．オア回路１２
０．インバータ１２２およびラッチ回路１１０〜１１３
からなる回路の出力によって行なわれる。

次に、第８図に示す復調回路について説明する。

同図において、１６個のラッチ回路１３０〜１４５が縦
続されており、これらの前後する２個を対とすると、８
個の対が縦続接続されていることになり、この８個は第
３図での変調ビットパターンの最長ビットパターンのビ
ット数に等しい、これらラッチ回路１３０〜１４５は、
入力端子１２６からの第７図における入力端子１０１か
らの入力クロックの２倍の周波数（２Ｆ）の入力クロッ
クと、これのインバータ１２８による反転クロックとに
より、第７図におけるラッチ回路１０４〜１０９と同様
の動作を行なう、入力端子１２７から入力されるこのク
ロックに同期した２−７変調データと、これのインバー
タ１２９による反転２−７変調データとが、初段のラッ
チ回路１３０の入力となる。

アンドゲート１４６にはラッチ回路１３１０回出力とラ
ッチ回路１３７のＱ出力が供給され、アンドゲート１４
７にはラッチ回路１３５．１４３のＱ出力とラッチ回路
１３９の回出力が供給され、アンドゲート１４８にはラ
ッチ回路１３５，１４５のＱ出力が供給される。これら
アンドゲートエ４６〜１４８の出力とラッチ回路１４１
のＱ出力とがオア回Ｊ１１１４９に供給され、このオア
回路１４９の出力が直接およびインバータ１５０で反転
されてＤ型フリップフロップ回路１５１に供給される。

ここで、オア回路１４９から１／２Ｆの周期で“ｌ”ま
たは“０″のビットが出力され、出力されるビット列の
うちの１つおきのピッ）（１／Ｆの周期）が入力端子１
２７から入力される２−７変調データの復調データ（す
なわち、第３図の基本ビットパターンで表わされるデー
タ）のビットパターンをなしている。

一方、入力端子１２６から入力される２Ｆの周波数のク
ロックはフリップフロップ回路１５２とアンドゲート１
５３とで分周され、Ｆの周波数のクロックが生成される
。Ｄ型フリップフロップ回路１５１はこのクロックでオ
ア回路１４９から出力されるビット列から上記の１つお
きのビットをサンプルホールドする。これにより、Ｄ型
フリップフロップ回路１５１で入力端子１２７から入力
される２−７変調データに対する復調データが得られる
。

〔発明が解決しようとする１１題） しかし、第７図に示す従来の変調回路、第８図に示す復
ｍ回路では、ラッチ回路やアンドゲート。

オア回路など使用素子の点数が非常に多く、回路構成が
複雑で規模が大きくなるという問題がある。

また、不所望なヒゲ状のノイズが発生し、これによって
変調、復調の処理速度が制限されるという問題がある。

すなわち、第７図においては、アンドゲート１１７〜１
１９やオア回路１２１で若干でもデータの遅延が生ずる
ため、各ラッチ回路１０４〜１０９の出力データが入力
端子１００からのクロックやその反転クロックと同期し
ていても、アンドゲート１２３．１２４に入力されるデ
ータとクロックとに時間的なずれが生じてしまい、これ
らアンドゲート１２３，１２４から出力されるデータに
は、“１”ビットに続く“０”ビットにこの“１”の立
下り近傍をゲートしたことによるヒゲ状のノイズが生ず
る。また、“０″ビットに続く１”ビットは、この０”
ビットの終り部分もゲートすることにより、その幅が狭
くなる。

このヒゲ状のノイズが、２−７変調の場合、２Ｆの周波
数のクロックに同期すれば問題ないが、アンドゲート１
１７〜１１９やオア回路１２１などによる遅延時間が長
くなるにつれて同期時のタイミングマージンが小さくな
るし、クロック周波数が高くなってその１／２倍の周期
が上記遅延時間以下となると、もはや２−７変調として
の動作が行なわれなくなる。つまり、アンドゲート１１
７〜１１９やオア回路１２１などによるデータの遅延時
間により、２−７変調のための処理速度が制限され、高
速処理ができない。

第８図に示す復調回路では、このようなヒゲ状のノイズ
は生じないが、やはり使用素子数が多く、回路の構成が
複雑となって大規模となる。

本発明の目的は、かかる問題点を解消し、回路構成が簡
単で高速処理が可能な変調回路、復調回路および変復調
回路を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明による変調回路は、
基本ビットパターンの列からなる入力データを、該基本
ビットパターンが含まれるように、パラレルデータに変
換する第１のシフトレジスタと、該入力データのビット
周期に等しい周期のクロックをカウントするカウンタと
、該第１のシフトレジスタからのパラレルデータ中の基
本ビットパターンのビット数に応じた値のデータを該カ
ウンタのロードデータとして出力し、かつ該カウンタの
カウント毎に該基本ビットパターンを１ビットずつ対応
する変調ビットパターンのｍ個（但し、ｍは２以上の整
数）のビットからなるパラレルデータに変換するデータ
変換部と、該パラレルデータを該クロックの１／ｍ倍の
周期のシリアルデータに変換する第２のシフトレジスタ
と、該データ変換部から出力される該ロードデータを該
カウンタにロードするロード手段とで構成される。

また、本発明による復調回路は、変調ビットパターンの
列からなる変調データを、該変調ビットパターンが含ま
れるように、パラレルデータに変換するシフトレジスタ
と、該変調データのビット周期に等しい周期のクロック
をカウントするカウンタと、該シフトレジスタからの該
パラレルデータ中の変調ビットパターンのビット数に応
じた値のデータを該カウンタのロードデータとして出力
し、かつ該カウンタのカウント毎に該変換ビットパター
ンをｍ（但し、ｍは２以上の整数）ビットずつ対応する
基本ビットパターンの１ビットに変換するデータ変換部
と、該データ変換部から出力される該ロードデータを該
カウンタにロードするロード手段とで構成される。

さらに、本発明による変復調回路は、上記復調回路の構
成に上記変調回路での第２のシフトレジスタが付加され
たものとし、変、復調に応じて、クロックを切り替える
ようにするとともに、上記データ変換部の動作を切り替
えるようにする。

〔作用〕

本発明による上記変調回路： この変調回路においても、第３図に示した２−７変調の
ように、基本ビットパターンの１ビットが変調ビットパ
ターンのｍビットに対応するということから、基本ビッ
トパターンの各ビットを順に変調ビットパターンのｍビ
ットに変換するものであり、この変換がデータ変換部で
行なわれる。

カウンタのカウント値は基本ビットパターンの何番目の
ビットが変換されるかを表わすものであり、このカウン
ト値から変調ビットパターンでの対応するｍビットが決
定される。ロード手段は、データ変換部での基本ビット
パターンの変調ビットパターンへの開始タイミングでカ
ウンタにロードデータをロードし、カウンタはこのロー
ドデータの値からカウントを開始する。カウンタへのか
かるロードデータのロードタイミングは、ロード手段が
カウンタの特定のカウント値を検出することにより、検
出される。

本発明による復調回路： 基本的には上記の変調回路と同様であるが、データ変換
部が変調回路でのデータ変換部とは逆の変換動作を行な
い、シフトレジスタやカウンタが上記変調回路での第１
のシフトレジスタやカウンタと異なる周期のクロックで
動作する点が異なる。

また、復調データは変調データよりもビット周期が長い
ことから、データ変換部から直接シリアルの基本ビット
パターンを得ることができ、したがって、変調回路の第
２のシフトレジスタのように、データのパラレル／シリ
アル変換手段は不要となる。

本発明による変復調回路： 上記変調回路と上記復調回路とを比較すると、データを
パラレルデータに変換するシフトレジスタやカウンタは
、クロックをデータに応じて切り替えることにより、変
、復調に兼用可能であり、また、データ変換部も、変、
復調動作を切り替えることにより、変、復調に兼用可能
である。

したがって、入力されるデータの選択手段やクロックの
選択手段が増えるだけで、上記の変調回路や復調回路と
同様の構成でもって、変、復調いずれの動作も行なわせ
ることができる。

〔実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明による可変長ブロック符号の変調回路の
一実施例を示すブロック図であって、１〜４は入力端子
、５はシフトレジスタ、６はデータ変換部、７はシフト
レジスタ、８は出力端子。

９はカウンタ、１０はナントゲートである。

同図において、入力端子１からはたとえばＮＲＺ　（Ｎ
ｏｎ　−Ｒｅｔｕｒｎ　ｔｏ　Ｚｅｒｏ）符号のデータ
（入力データ）Ｄ、わが入力し、入力端子３からはこの
入力データＤ、のビット周波数に等しいＦの周波数のク
ロックφ、が、入力端子４からは２Ｆの周波数のクロッ
クφ２２が夫々入力する。

シフトレジスタ５はクロックφ、に同期して入力データ
Ｄ　ｉｎを１ビットずつ取り込んで順次転送し、時系列
的に順番となる４個のビットをＱＤ。

Ｑｃ、Ｑ、、ＱＡとじて同時に出力する。つまり、こ、
のシフトレジスタ５により、・シリアルデータがパラレ
ルデータに変換される。二二・で、シフトレジスタから
パラレルに出力されるビット数は、入力データＤ、ｉｎ
を可変長ブロック符号に変換する際のビットパターンを
構成するビット数の最大値以上とする０、この実施例で
は、２−７変調を例として説明するので、第３図により
、入力データＤ８、の基本ビットパターンを構成するビ
ットの最大数は４であるから、シフトレジスタ５のパラ
レルな出力ビット数を４としている。

データ変、換部６は、クロックφｒのタイミングで、シ
フトレジスター５のＱａ、Ｑｃ、Ｑ、、Ｑａ出力ビット
をＣ，Ｄ、Ｅ、Ｆ入力ビットとして取り込むとともに、
カウンタ９のカウンタ値を表わすＱＡ’　＋　Ｑｌ′出
力ビットをＡ、Ｂ入力ビットとして取り込み、Ａ−Ｆ入
力ビットからなる入力データ（Ａ−Ｆ）に対してＣＩ、
Ｃ６出力ビットからなるデータ（ＣＩ　、　　ＣＯ）と
ＤＩ、Ｄ！出力ビットからなるデータ（ＤＩ　、Ｄｚ　
）とを出力する。

データ変換部６での入力データ（Ａ−Ｆ）に対する出力
データ（Ｃ，、Ｃ，）、出力データＣＤ、。

Ｄ、）の関係を第２図に示す。但し、同図において、Ｘ
印は“１″、“０″ビットのいずれもよいことを示す。

カウンタ９はクロックφ、をカウントするが、そのカウ
ント値が３となってＱＡ、Ｑ、出力ビットがともに“１
″ビットとなり、ナントゲートｌＯの出力が“Ｌ”（、
低レベル）となると、データ変換部６の出力データ（Ｃ
Ｉ　、Ｃｏ　）の値をロード、値（Ａ’　、Ｂ’　）と
してロードする。

カウンタ９のＱＡ’　ｒ　Ｑ１′出力ビットがともに“
１”となってカウンタ９でロードが行なわれるタイミン
グでは（以下、ロードタイミングという）、後述するよ
うに、シフトレジスタ５の出力データ（Ｑａ−Ｑ、）は
、そのＱ、出力ビットが第３図の基本ビットパターンの
最初のビットであるように、この第３図に示す基本ビッ
トパターンのいずれかを表わしている。たとえば、カウ
ンタ９のロードタイミングでの基本ビットパターンを“
１０°゛とすると、データ変換部６でＣ＝“１”Ｄ＝“
０°゛となり、第３図の基本ビットパターン“００１０
”に対しては、データ変換部６でＣ＝″０”　　Ｄ＝”
Ｏ”　　Ｅ＝“１”Ｆ＝“１”となる。

そこで、カウンタ９のロードタイミングでのデータ変換
部６の入力データ（Ａ−Ｆ）のビットパターンは、第２
図に示すＡ、Ｂビットがともに“１”ビットである７通
りあることになる。これらビットパターンに対応してデ
ータ変換部６からデータ（Ｃｔ、ＣＯ）、データ（Ｄｌ
、Ｄｚ　）が出力されるのであるが、第２図から明らか
なように、ロードタイミングでの入力データ（Ｃ−Ｆ）
が第３図での２ビットの基本ビットパターンを表わすと
き、データ（Ｃｔ　、Ｃｚ　）は“１０”と値２を表わ
し、３ビットの基本ビットパターンを表わすときには“
０１”と値１を表わし、４ビットの基本ビットパターン
を表わすときには“００”と値０を表わす。すなわち、
ロードタイミングでのデータ（Ｃｔ　、Ｃｔ　）は第３
図での基本ビットパターンのビット数に応じた値となる
。

また、カウンタ９のロードタイミングでのデータ変換部
６の出力データ（Ｄ、、Ｄｌ　）は、第２図のＡ、Ｂビ
ットがともに“１”の入力データ（Ａ−Ｆ）に対応した
値であるが、これは、第３図から明らかなように、基本
ビットパターンの最初のビットに対応した変調ビットパ
ターンでの最初の２個のビットによるビットパターンを
なすものである。

たとえば、入力データＤ４の基本ビットパターンが“１
０”であって、データ変換部６の入力データ（Ａ−Ｆ）
が“１１１０ｘｘ”となったとすると、第２図により、
このときのデータ変換部６の出力データ（Ｄ＋　、Ｄｚ
　）は“０１”となるが、これは、第３図において、基
本ビットパターン“１０”に対する変調ビットパターン
の最初の２ビットからなるビットパターン“０１″であ
る。

この実施例においても、第３図のビットパターンの対応
関係から、入力データの１ビット毎に変換データの２ビ
ットずつ形成するものであり、カウンタ９のロードタイ
ミングでは、データ変換部６は第３図に示す入力データ
の基本ビットパターンの最初のビットに対する変調ビッ
トパターンの最初の２個のビットからなるデータ（Ｄ、
、Ｄ。

）を出力するものである。

次のクロックφ、では、シフトレジスタ５で各ビットが
１ステツプシフトされ、これにともなって、データ変換
部６でも、Ｄ、Ｅ、Ｆ入力ビットがＣ，Ｄ、Ｅ入力ビッ
トとなる。これとともに、１だけクロックφＦをカウン
トアツプしたカウンタ９のカウント値が入力データ（Ａ
、Ｂ）としてデータ変換部６に取り込まれ、これらによ
る入力データ（Ａ−Ｆ）の第２図に対応したデータ（Ｄ
ｌ。

Ｄ２）、データ（Ｃ，、Ｃ，）が出力される。このとき
のデータ（Ｄ、、Ｄ、）は第３図における基本ビットパ
ターンでの２番目のビットに対応した変調ビットパター
ンの２個のビットからなり、データ（ｃ＋　、ＣＯ）は
００″となる。

以下同様に、クロックφ、が入力されると、データ変換
部６で入力データ（Ｃ−Ｆ）の各ビットがシフトされる
とともに、入力データ（Ａ、Ｂ）がカウンタ９のカウン
トアツプで変化し、入力データ（Ａ−Ｆ）の第２図に示
すビットパターンに対応したビットパターンのデータＣ
Ｃｒ　、Ｃｏ　）　。

（Ｄ＋　、Ｄｌ　）が出力される。そして、カウンタ９
のカウント値が３となると、第３図の基本ビットパター
ンのデータのいずれかが、その最初のビットがＣ入力ビ
ットとなるように、入力データ（Ｃ−Ｆ）としてデータ
変換部６に取り込まれ、これとともに、カウンタ９でこ
の基本ビットパターンのビット数に応じた値のデータ（
Ｃｔ　、Ｃ。

）がロードされる。

なお、カウンタ９がロードもしくはクロックφＦをカウ
ントすると、これによるカウンタ９のカウント値は次の
クロックφＦでデータ変換部６に取り込まれる。

ここで、データ変換部６が取り込む基本ビットパターン
のビット数Ｎｈ　とカウンタ９のロード値ＮＬとの関係
は、上記のように、 Ｎ、、＝２のとき、　ＮＬ−２ Ｎｈ＝３のとき、　Ｎｔ　＝　１ Ｎ、−４のとき、　Ｎｔ””０ である、したがって、カウンタ９のカウント値は、基本
ビットパターンのビット数Ｎ、が２のとき、ロード後１
個のクロックφＦのカウントアツプで３となり、Ｎ、−
３のとき、２個のカウントアツプで３となり、Ｎ　ｈ−
４のとき、３個のカウントアツプで３となって次のロー
ドが行なわれる。つまり、データ変換部６は、第３図の
いずれかの基本ビットパターンのデータを人力すると、
そのビット数に等しい回数だけデータ（ＤＩ　、　Ｄｔ
　）を出力し、その出力が終了と、カウンタ９のカウン
ト値は３となってデータ変換部６は次の基本ビットパタ
ーンのデータ（Ｃ−Ｆ）を上記のように取り込む。

以上のように、データ変換部６からは、クロックφ２の
周期毎にデータ（Ｄｔ　、　Ｄｔ　）が出力される。こ
のデータ（Ｄ８．Ｄｚ　）はクロックφＦのタイミング
でシフトレジスタ７に取り込まれる。

このシフトレジスタ７は、２Ｆの周波数のクロックφ２
Ｆのタイミングで、取り込んだデータ（Ｄ、。

Ｄ、）を１ビットずつＤＩ　ビット、Ｄｚビットの順で
シリアルに出力する。これにより、出力端子８には、第
３図の変調ビットパターンからなる人力データＤ　ｉｓ
の２−７変調データＤ！、、、が得られる。

なお、入力端子２からはスタートパルスＳＴが入力され
、その立下りでシフトレジスタ５とカランＥ９のリセッ
トが解除される。

次に、入力端子工からの入力データＤ　ｉ　ｎを１０１
１０００００１００１００１１００１１・・・・・・と
じて、第４図を用い、この実施例の動作を説明する。な
お、同図において、各信号の高レベルは“１”を、低レ
ベルは０”を夫々表わしている。

時刻ｔｏで入力端子２にスタートパルスＳＴが入力され
ると、これによってシフトレジスタ５とカウンタ９とが
リセット解除される。このときのシフトレジスタ５のＱ
ゎ〜Ｑ、出力ビットはＯ″であり、カウンタ９のカウン
ト値が０でＱＡ′Ｑｍ’出力ビットも０”である。した
がって、ナントゲートＩＯの出力は“ｌ”である。

リセット解除後、最初のクロックφ２とともに入力デー
タＤ　ｉｓの最初の“ｌ”ビットが入力されると（時刻
ｔ、）、これがシフトレジスタ５に取り込まれ、その出
力データ（Ｑ、〜Ｑ、）は“０００１”となる、また、
カウンタ９はクロックφ２をカウントするが、そのカウ
ント値（Ｑ、’Ｑ、′）はＯＯ”のままである、データ
変換部６には、カウンタ９の（０，０）であるカウント
値（ＱＡ’　、　　Ｑｍ’　）が入力データ（Ａ、Ｂ）
として、また、シフトレジスタ５の“ＯＯＯ１”である
出力データ（Ｑ、〜Ｑ＾）が入力データ（Ｃ〜Ｆ）とし
て夫々取り込まれる。したがって、データ変換部６の取
り込まれた入力データ（Ａ−Ｆ）は“０００００１″で
ある。

次に、時刻ｔ２に次のクロックφ、とともに入力データ
Ｄｉｍの２番目の“０”ビットが入力されると、シフト
レジスタ５の出力データ（Ｑ、〜Ｑ、）が００１０”と
なってこれが入力データ（Ｃ−Ｆ）として、また、カウ
ンタ９のカウント値（Ｑ、’　、Ｑ、’　）が“０１”
となってこれが入力データ（Ａ、Ｂ）として夫々データ
変換部６に取り込まれる。したがって、データ変換部６
には、“０１００１０″の入力データ（Ａ−Ｆ）が取り
込まれる。

時刻ｔ３でさらに入力データＤ　ｉ　ｎの３番目の“ｌ
”ビットがシフトレジスタ５に取り込まれると、同様に
して、カウンタ９のカウント値（Ｑ１′Ｑ、’　）は“
１０”となり、データ変換部６の入力データ（Ａ−Ｆ）
は“１００１０１”となり、さらに時刻ｔ４で入力デー
タＤ！、、の４番目の“Ｉ”ビットがシフトレジスタ５
に取り込まれると、カウンタ９のカウント値（Ｑ、’　
、　Ｑ、’　）は“１１″となり、データ変換部６の入
力データ（Ａ〜Ｆ）は“１１１０１１”となる。

ここで、入力データＤ、の最初の２個のビットによるビ
ットパターン“１０”は第３図におけるブロックＯの基
本ビットパターンであり、時刻ｔ４では、このビットパ
ターンの最初の“Ｉ　１１ビットはデータ変換部６のＣ
入力ビット、次の“０”ビットは同じ（Ｄ入力ビットで
ある。したがって、先に説明したように、この時刻ｔ４
から入力データＤ、ゎの２−７変調が開始する。

すなわち、時刻ｔ４でのデータ変換部６の入力データ（
Ａ−Ｆ）は第２図のブロック６に示すビットパターンに
一致する。したがって、データ変換部６からは入力デー
タＤ　＝　ａの最初の“１”ビットに対スる変調ビット
パターンの最初の２つのビットからなる０１”のデータ
（ＤＩ　、　Ｄｉ　）が出力され、また、基本ビットパ
ターン“１０”が２ビットからなることに応じて“１０
”のデータ（Ｃ＋　、Ｃ（１）も出力される。また、カ
ウンタ９のカウント値（Ｑ、’　、Ｑ、’　）が“１１
”となるから、ナントゲート１０の出力が０となる。

データ変換部６の“０１”の出力データ（ＤＩ。

Ｄｚ　）はシフトレジスタ７にクロックφｒによって取
り込まれ、クロックφ２Ｆのタイミングで１ビットずつ
ＤＩビット、Ｄｉビットの順に、すなわち“０″′ビッ
ト、“ｌ”ビットの順に出力される。

時刻ｔ、に次のクロックφ、が入力されると、そのタイ
ミングでカウンタ９は、ナントゲート１０の出力が０”
であることにより、データ変換部６からの“１０”のデ
ータ（ｃ＋　、ＣＯ）をロードし、そのカウント値（Ｑ
＾’　、Ｑ、’　）を°“１０”にする、これと同時に
、入力データＤ　ｉ　１１の５番目の０”ビットがシフ
トレジスタ５に取り込まれる。これにより、データ変換
部６の入力データ（Ａ−Ｆ）は“１００１１０”となる
。

この入力データ（Ａ−Ｆ）は第２図におけるブロック８
のビットパターンの一致し、したがって、第２図により
、データ変換部６からは“ＯＯ”のデータ（ＤＩ　、　
　Ｄ、）が出力される。これは、第２図において、ブロ
ック０の基本ビットパターンでの２番目の“０”ビット
に対する変調ビットパターンの後の２ビット″００”で
ある。このデータ（Ｄ、、Ｄ、）は、シフトレジスタ７
により、上記のようにクロックφｚＦのタイミングのシ
リアルデータに変換される。

以上のようにして、入力データＤ　ｉａの“１０”の基
本ビットパターンに対し、第３図に示す“０１００”の
変調ビットパターンが得られる。

次に、時刻ｔｈでクロックφ２が入力されると、カウン
タ９のカンウド値（ＱＡ’　、Ｑ、’　）は“ｌＯ′か
ら“１１″に変わり、また、入力データＤ、の６番目の
“０”ビットがシフトレジスタ５に取り込まれる。した
がって、データ変換部６の入力データ（Ａ−Ｆ）は１１
１１００”となる。

この入力データ（Ａ−Ｆ）は第２図のブロック７のビッ
トパターンに一致し、データ変換部６は“１０″のデー
タ（Ｃｓ　、　　Ｃ６）と“１０”のデータ（ＤＩ　、
Ｄｉ　）を出力する。

この時刻ｔ、からは、第３図のブロック３０基本ビット
パターンと一致する入力データＤ　ｉｎの３番目、４番
目のビットに対して２−７変調を行なうものであり、時
間ｔ、でのデータ変換部６から出力される“１０”のデ
ータ（ＤＩ　、Ｄｚ　）は、この基本ビットパターンの
最初の１”ビットに対する変調ビットパターンの最初の
２ビットからなっている。このデータ（Ｄ、、Ｄ、）は
シフトレジスタ７でクロックφ：ｒに同期してシリアル
に変換される。

以下同様にして、入力データＤ　ｉ　ｎが２−７変調デ
ータに変換される。これ以下の動作は省略するが、第４
図に示す入力データＤ　ｉ　ｎは、口で区分する一連の
基本ビットパター　ンからなるデータであって、各基本
ビットパターンが第３図で対応した変調ビットパターン
に変換される。

以上のように、この実施例では、シフトレジスタ５，７
やカウンタ９．ナントゲート１０、データ変換部６を用
いて構成することができ、また、データ変換部６として
も既存のＰ　Ｌ　Ｄ　（Ｐ　ｒｏｇｒａ−ｍａｂｌｅ　
Ｌ　ｏｇｉｃ　　Ｄ　ｅｖｉｃｅ　）を用いることがで
きるから、第７図に示した従来の変調回路に比べ、使用
素子数が１／２〜１／３と大幅に削減できて、回路構成
の簡略化、規模の縮小が可能となる。また、上記従来技
術のようなヒゲ状のノイズが発生することがなく、これ
による変換処理速度の制限がな（て処理の高速化が可能
となる。データの変換処理速度はデータ変換部６の処理
速度によって決まるが、これにＰＬＤを用いることによ
り、数１０ｎｓｅｃでの変換が可能となり、したがって
、クロックφＦとしても、５０ＭＨｚ程度までのクロッ
クを用いることができる。

第５図は本発明による復調回路の一実施例を示すブロッ
ク図であって、１１〜１３は入力端子。

１４はシフトレジスタ、１５はデータ変換部、１６は出
力端子、１７はカウンタ、１８はナントゲートである。

同図において、この実施例は、第１図に示した変調回路
と基本構成は同一である。すなわち、シフトレジスタ１
４は第１図のシフトレジスタ５に対応し、以下、データ
変換部１５がデータ変換部６に、カウンタ１７がカウン
タ９に、ナントゲート１８がナントゲート１０に夫々対
応している。

入力端子１１からは、入力端子１３から入力される２Ｆ
の周波数のクロックφ２Ｆに同期して２−７変調データ
Ｄ２−１が入力され、シフトレジスタ１４に順次１ビッ
トずつ取り込まれてシフトされる。このシフトレジスタ
１４は、これら順次取り込まれたビットからなるパラレ
ルデータを出力するが、このパラレルデータのビット数
は第３図に示した変調ビットパターンの最大ビット数以
上に設定される。ここでは、第３図により、この最大ビ
ット数が８であるから、シフトレジスタ１４の出力デー
タはＱＨ＝Ｑａ出力ビットの８ビットからなっている。

一方、カウンタ１７はクロックφ２Ｆをカウントし、そ
のカウント値（ＱＡ’〜Ｑ、’　）を出力する。

データ変換部１５は、クロックφ２Ｆのタイミングで、
カウンタ１７のカウント値（ＱＡ’〜Ｑ、’　）を入力
データ（Ａ−Ｆ）とし、シフトレジスタ１４の出力デー
タ（Ｑ、−ＱＡ）を入力データ（Ｇ〜Ｎ）として夫々取
り込み、これら入力データを継ぎ合わせた入力データ（
Ａ−Ｎ）のビットパターンに応じてシリアルなデータＤ
。ｕｔ　とパラレルなデータ（Ｃａ〜ＣＳ　）とを出力
する。データＤ　ｏａｔが第３図での復調ビットパター
ンに対する基本ビットパターンからなる２−７変調デー
タの復調データであり、また、データ（ＣＳ−Ｃ０）は
カウンタ１７にデータ（Ａ’〜Ｆ’）として供給される
。

カウンタ１７のＱｏ’〜ＱＦ　’出力ビットはナントゲ
ート１８に供給され、これらが同時に“１パとなったと
き（すなわち、カウンタ１７のカウント値（ＱＡ”〜Ｑ
、’　）が“ＸＸＸＩＩＩ″となったとき〕、ナントゲ
ート１８の出力が“Ｌ”となり、第１図のカウンタ９の
ように、このナントゲート１８の出力が“Ｌ”となって
最初のクロックφ訂のタイミングでカウンタ１７のデー
タ変換部１５の出力データ（ＣＳ−Ｃ０）である入力デ
ータ（Ａ’〜Ｆ’）をロードさせる。

データ変換部１５は、入力データ（Ｇ−Ｎ）に第３図に
示す変調ビットパターンのいずれが１つが完全に含まれ
、かつこの変調ビットパターンの最先のビットがＧ入力
ビットであるとき、カウンタ１７のＱ９〜Ｑ、ビットが
ともに“１”ビットとなってカウンタ１７で入力データ
（Ａ’〜Ｆ’）がロードされるような出力データ（ＣＳ
−Ｃｏ）を発生する。このタイミングでのこの出力デー
タ（ＣＳ〜Ｃ，）のうちのデータ（Ｃｚ”’Ｃ０）はデ
ータ変換部１５の入力データ（Ｇ−Ｎ）に含まれる変調
ビットパターン（第３図）のビット数に応じた値を表わ
し、データ（Ｃｓ〜Ｃ３）はこの変調ビットパターンの
種類、すなわち第３図のブロックの種類を表わす。

ここで、データ（０２〜Ｃ０）が表わす上記の値は、デ
ータ変換部１５の入力データ（Ｇ−Ｎ）で、そのＧ入力
ビットが変換ビットパターンの先頭ビットなってからこ
の変換ビットパターンの各ビットがクロック−２Ｆ毎に
シフトされて、この変換ビットパターンが入力データ（
Ｇ−Ｎ）からな（なった時点でカウンタ１７のＱｏ’〜
Ｑｙ’出力ビットがともに“１”となるような値であっ
て、変調ビットパターンが ４ビットのとき、データ（Ｃｚ〜Ｃ，）は“ｉｏｏ”６
ビットのとき、データ（Ｃｚ〜Ｃｏ）は“０１０１８ビ
ットのとき、データ（Ｃｚ〜Ｃｏ）は“０００”となる
。また、上記タイミングのときのデータ（ＣＳ−Ｃ３）
は、変調ビットパターンが第３図でのブロックＯのとき
、“０００” ブロック１のとき、′００１” ブロック２のとき、“０１０” ブロック６のとき、′１１Ｏ″ となる。したがって、上記タイミングでのデータ変換部
１５の入力データ（Ｃ；−Ｎ）中の変調ビットパターン
が、たとえば、第３図のブロック４のものとすると、こ
のときのデータ（Ｃｓ−Ｃ０）は’１０００１０”とな
る。

そこで、いま、カウンタ１７にかかる“１０００１０”
のデータ（Ｑ、’〜ＱＦ’　）がロードされると、この
とき、データ変換部１５の入力データ（Ｇ−Ｎ）は、第
３図のブロック５の変調ビットパターン“ｏ　ｏ　ｉ　
、ｏ　ｏ　ｏ”に対応し、“００１０００ｘｘ”となっ
ているが、その後、５個のクロックφ２Ｆが入力される
と、カウンタ１７のＱｏ’〜ＱＦ　’出力ビットはとも
に”１”となり、このときのデータ変換部１５の入力デ
ータ（Ｇ−Ｎ）は“０××××××××”となる。そし
て、次のクロックφ２．が入力されると、データ変換部
１５では、Ｇ入力ビットが次の変調ビットパターンの先
頭ビットとなってこの変調ビットパターンに応じたデー
タ（Ｃｓ−Ｃ０）が発生し、カウンタ１７にロードされ
る。

カウンタ１７のカウント値（ＱＡ’〜Ｑ、′）では、Ｑ
Ａ’が最上位ビット　Ｑ、’が最下位ビットであり、上
記のようにカウンタ１７がロードされると、カウンタ１
７のカウントによってはＱＡ′〜Ｑｃ’出力ビットは変
化しない。すなわち、カウンタ１７で一且ロードが行な
われると、ロードされたデータ（ＱＡ′〜Ｑｃ’　）で
あるブロックの種類を表わすデータは、次にロードが行
なわれるまで保持される。

データ変換部１５とカウンタ１７とは以上のように動作
するが、データ変換部１５の入力データ（Ｇ＝、Ｎ−）
にカウンタ１７でロードが行なわれたときの変調ビット
パターンが１ビットでも残っていれば（すなわち、Ｇ入
力ビットがこの変調ビットパターンの１つのビットであ
るとき）カウンタ１７でロードが行なわれないから、こ
の変調ビットパターンの第３図でのブロックを表わすデ
ータがカウンタ１７に保持され、データ（Ｑ＾′〜Ｑｃ
’　）としてデータ変換部１５に供給されている。

そこで、データ変換部１５は、入力データ（Ｇ〜Ｎ）中
の変調ビットパターンを第３図に示す規則に従って基本
ビットパターンに変換し、この基本ビットパターンによ
る１／Ｆのビット周期の復調データＤ。□を出力するの
であるが、変調ビットパターンの２ビット毎にこれに対
応する基本ビットパターンの１ビットを生成して出力す
る。

つまり、第１図に示した変調回路の場合とは逆に、変調
ビットパターンを２ビット毎に区分し、この変調ビット
パターンがいずれのブロック（第３図）のものかを入力
データ（Ａ−Ｃ）で監視しつつ、この２ビットの区分が
変調ビットパターンの何番目の区分であるかを入力デー
タ（Ｄ−Ｆ）で確認し、これと同時順番の基本ビットパ
ターンのビットを生成する。この場合、基本ビットパタ
ーンの１ビットに変換する変調ビットパターンの２ビッ
トは常にデータ変換部１５のＧ、　Ｈ入力ビットである
が、これらは、変調ビットパターンの先端ビットがＧ入
力ビットであるときの入力データ（Ｇ−Ｎ）と、これに
より１つおきのクロックφ２Ｆによって取り込まれた入
力データＣＧ−Ｎ）とのものである。

つまり、いま、第３図のブロック０を例にとると、デー
タ変換部１５の入力データ（Ｇ−Ｎ）が“０１００××
××”のとき、復調データＤ。Ｕ。

は“１”であり、次のクロックφ２．で入力データ（Ｇ
−Ｎ）は“’１００ＸＸＸＸＸ”となるが、復調−デー
タＤ　ｏｕｔはそのまま“１”に保持される。

そして、次のクロックφ２Ｆが入力されて入力データ（
Ｇ−Ｎ）が“００×××××”となると復調データＤ０
□は“０”に反転し、その後２つのφ２Ｆが入力されて
入力データ（Ｇ−Ｎ）が“××××××××”となるま
で復調データＤ　ｏａｔは“０”に保持される。

このようにして、シフトレジスタ１４．データ変換部１
５．カウンタ１７．ナントゲート１８からなる簡単な構
成でもって２−７変調データの復調が可能となる。

なお、入力端子１２からはスタートパルスＳＴ’が供給
され、これが“Ｌ”となることにより、シフトレジスタ
１４やカタウンタ１７がリセット解除される。

また、カウンタ１７でブロックの種類を表わすデータ（
Ｃ２〜Ｃ３）を保持するようにしたが、データ変換部１
５で保持するようにしてもよい。

第１図に示した変調回路と第５図に示した復調回路とは
、上記のように、構成が非常に類似しており、このこと
から、主要回路を共用して変、復調動作を切り換えて行
なわせるようにすることができる。第６図はこのように
構成した本発明による変復調回路の一実施例を示すブロ
ック図であって、１９〜２３は入力端子、２４．２５は
切替回路、２６はシフトレジスタ、２７はデータ変換部
。

２８はシフトレジスタ、２９．３０は出力端子。

３１はカウンタ、３２はロード手段である。

入力端子１９からは、変調動作か復調動作かを指示する
制御信号ＳＣが入力され、入力端子２０からは２−７変
調データＤよ−、が、入力端子２１からのＮＲＺ符号の
データＤ　ｉ　ｎが夫々入力される。

また、入力端子２２からは２Ｆの周波数のクロッφ２１
が、入力端子２３からはＦの周波数のクロックφＦが夫
々入力される。

シフトレジスタ２６はシリアルなその入力データを第３
図での変調ビットパターンの最大ビット数以上のビット
数のパラレルデータに変換する。

切替回路２４は制御信号ＳＣに応じて２−７変調データ
Ｄ！４＋データＤ　ｉ　ａのいずれか一方を選択し、ま
た、切替回路２５はクロックφ２１．φ２のいずれか一
方を選択する。データ変換部２７は制御信号ＳＣに応じ
て動作が切り替えられる。

いま、変調動作を指示すると、切替回路２４はデータＤ
１を選択し、切替回路２５はクロックφＦを選択する。

また、データ変換部２７は第１図のデータ変換部６とし
て動作する。

但し、データ変換部２７は、第５図に示すデータ変換部
１５と同様のデータ（ＣＳ−Ｃ０）を出力し、カウンタ
３１．　　ロード手段３２は第５図に示すカウンタ１７
．ナントゲート１８と同様の構成をなしているが、この
実施例が変調回路として動作する場合には、Ｃ１〜Ｃ２
ビットやカウンタ１７から出力されるＱａ　’〜Ｑ　＊
　’ビットは全て“１”に固定される。

これにより、シフトレジスタ２６．データ変換部２７．
シフトレジスタ２８．カウンタ３１．ロード手段３２は
第１図に示した変調回路と同様の構成をなして同じ動作
を行ない、出力端子３０に２−７変調データが得られる
。

復調の場合には、切替回路２４は２−７変調データＤＸ
−ｔを、切替回路２５はクロックφ２Ｆを夫々選択し、
データ変換部２７は第５図におけるデータ変換部１５と
同じ動作を行なう。これにより、シフトレジスタ２６．
データ変換部２７．カウンタ３１．ロード手段３１は第
５図に示した復調回路と同じ構成をなして同じ動作を行
ない、出力端子２９に復調された元のデータＤ　ｏａｔ
が得られる。

二のようにして、簡単な構成でもって変、復調を切替え
動作させることができ、また、変調時には、第１図に示
した実施例と同様の効果が得られる。

なお、上記各実施例では、２−７変調を例としたが、他
の可変長符号に対して同様である。但し、２−７変調以
外では、第１図に示した変調回路においても、第５図に
示した復調回路のように、基本ビットパターンの種類も
検出して変調のためのデータとして使用しなければなら
ない場合もある。

すなわち、第１図において、カウンタ９では、データ変
換部６で入力データ（Ｃ−Ｆ）に含まれて入力された基
本ビットパターンが変換開始されるタイミングで、ナン
トゲート１０のＬ”出力とクロックφＦにより、データ
変換部６からのデータ（Ｃ＋　、Ｃｏ　）がロードされ
、カウンタ９がこのロード値からクロックφ、をカウン
トする毎に、データ変換部６は入力された基本ビットパ
ターンを１ビットずつ変換していく。

カウンタ９のカウント値は、データ変換部６で変換中の
基本ビットパターンの何番目のビットが変換されている
かを表わすために用いられるものであるが、基本ビット
パターンを変調ビットパターンに変換する場合、データ
変換部６のＣ−Ｆ入力ビットの内容が順次変化して入力
された基本ビットパターンが先頭ビットから順に失なわ
れていくよう、にして変換が行なわれる場合には、本来
、基本ビットパターンの何番目のビットが変換されてい
るかを表わす情報（カウンタ９のカウント値）のほかに
、この変換中の基本ビットパターンが第３図のいずれで
あるか、すなわち基本ビットパターンの種類もそれが変
換し終るまで知っておかなければならず、第５図に示し
た復調回路のように、この種類を表わす情報も必要とな
る。

なお、２−７変調の変調回路は特別な場合であって、デ
ータ変換部６での入出力関係を第２図に示したように設
定することにより、基本ビットパターンの種類を表わす
情報が不要となる。

〔発明の効果〕

以上説明したように、本発明によれば、回路構成が大幅
に簡略化されるし、従来技術のような変調に際してのヒ
ゲ状のノイズが発生することがなく、このため、変、復
調の処理を充分高速化できる。

【図面の簡単な説明】

第１図は本発明による変調回路の一実施例を示すブロッ
ク図、第２図は第１図におけるデータ変換部での変換処
理を示す図、第３図は２−７変調での基本ビットパター
ンと変調ビットパターンとの対応を示す図、第４図は第
１図に示した実施例の動作を示すタイミングチャート、
第５図は本発明による復調回路の一実施例を示すブロッ
ク図、第６図は本発明による変復調回路の一実施例を示
すブロック図、第７図は従来の変調回路の一例を示すブ
ロック図、第８図は従来の復調回路の一例を示すブロッ
ク図である。 １・・・・・・・・・データの入力端子、３，４・・・
・・・・・・クロックの入力端子、５・・・・・・・・
・シフトレジスタ、６・・・・・・・・・データ変換部
、７・・・・・・・・・シフトレジスタ、８・・・・・
・・・・変調データの出力端子、９・・・・・・・・・
カウンタ、１０・・・・・・・・・ナントゲート、１１
・・・・・・・・・変調データの入力端子、１３・・・
・・・・・・クロックの入力端子、１４・・・・・・・
・・シフトレジスタ、１５・・・・・・・・・データ変
換部、１６・・・・・・・・・復調データの出力端子、
１７・・・・・・・・・カウンタ、１８・・・・・・・
・・ナントゲート、２０・・・・・・・・・変調データ
の入力端子、２１・・・・・・・・・データの入力端子
、２２．２３・・・・・・・・・クロックの入力端子、
２４゜２５・・・・・・・・・切替回路、２６・・・・
・・・・・シフトレジスタ、２７・・・・・・・・・デ
ータ変換部、２８・・・・・・・・・シフトレジスタ、
２９・・・・・・・・・復調データの出力端子、３０・
・・・・・・・・変調データの出力端子、３１・・・・
・・・・・カウンタ、３２・・・・・・・・・ロード手
段。 ！ 第 図 第 図 第 図 ！！ 第 図 第 図

Claims (3)

【特許請求の範囲】
1. （１）入力データに対する基本ビットパターンとそれに
   対する変調ビットパターンが設定されており、かつ該基
   本ビットパターンの長さが変化する可変長ブロック符号
   の変調を行なうために、入力データを該基本ビットパタ
   ーン毎に区分し、区分された該基本ビットパターン夫々
   を該変調規則に従う変調ビットパターンに変換する変調
   回路であつて、 該基本ビットパターンの最大ビット数以上のレジスタを
   有し、シリアルの該入力データを第１のパラレルデータ
   に変換する第１のシフトレジスタと、 該入力データのビット周期に等しい周期のクロックをカ
   ウントするカウンタと、 該第１のシフトレジスタから前記基本ビットパターン全
   体を含む該第１のパラレルデータが入力されたとき、入
   力された該基本ビットパターンのビット数に応じた値の
   データを該カウンタのロードデータとして出力し、かつ
   該カウンタのカウント毎に入力された該基本ビットパタ
   ーンを１ビットずつ該基本ビットパターンに対応した前
   記変調ビットパターンをなすｍ個（但し、ｍは２以上の
   整数）のビットからなる第２のパラレルデータに変換す
   るデータ変換部と、 該第２のパラレルデータを前記クロックの１／ｍ倍のビ
   ット周期のシリアルデータに変換する第２のシフトレジ
   スタと、 該データ変換部から出力される該ロードデータを該カウ
   ンタにロードするロード手段 とからなり、該第２のシフトレジスタから前記変調デー
   タが得られるように構成したことを特徴とする変調回路
   。
2. （２）可変長符号の変調データに対する変調ビットパタ
   ーンと復調データに対する基本ビットパターンとが対応
   づけられた復調規則が設定されており、変調データを該
   変調ビットパターン毎に区分し、区分された該変調ビッ
   トパターン夫々を該復調規則に従う基本ビットパターン
   に変換することにより、該変調データを復調する復調回
   路であつて、 該変調データの最長ビット数以上のレジスタを有し、シ
   リアルの該変調データをパラレルデータに変換するシフ
   トレジスタと、 該変調データのビット周期に等しい周期のクロックをカ
   ウントするカウンタと、 該シフトレジスタから前記変調ビットパターン全体を含
   む該パラレルデータが入力されるとき、入力された該変
   調ビットパターンのビット数に応じた値のデータを該カ
   ウンタのロード値として出力し、かつ該カウンタのカウ
   ント毎に入力された該変調ビットパターンをｍ個（但し
   、ｍは２以上の整数）ずつ該変調ビットパターンに対応
   した前記基本ビットパターンをなす１個のビットに変換
   するデータ変換部と、 該データ変換部から出力される該ロードデータを該カウ
   ンタにロードするロード手段 とからなり、該データ変換部から前記復調データが得ら
   れるように構成したことを特徴とする復調回路。
3. （３）非変調データに対する基本ビットパターンと可変
   長符号の変調データに対する変調ビットパターンとが対
   応づけられた変復調規則が設定されており、該非変調デ
   ータを変調して該変調データにし、該変調データを復調
   して該非変調データにする変復調回路であつて、 該基本ビットパターンの列からなる非変換データと該変
   換ビットパターンの列からなる変調データとのいずれか
   一方を、最大ビット数の該基本ビットパターンもしくは
   該変調ビットパターン以上のビット数の第１のパラレル
   データに変換する第１のシフトレジスタと、 該第１のシフトレジスタに該非変調データが入力すると
   き該非変調データのビット周期に等しい周期の第１のク
   ロックをカウントし、該第１のシフトレジスタに該変調
   データが入力するとき該変換データのビット周期に等し
   い周期の第２のクロックをカウントするカウンタと、 該第１のシストレジスタから該基本ビットパターンもし
   くは該変調ビットパターンの全体を含む該第１のパラレ
   ルデータが入力されたとき、入力された該基本ビットパ
   ターンもしくは該変調ビットパターンのビット数に応じ
   た値のデータを該カウンタのロードデータとして出力し
   、かつ該カウンタのカウント毎に、入力された該基本ビ
   ットパターンを１ビットずつ該基本ビットパターンに対
   応した該変調ビットパターンをなすｍ個（但し、ｍは２
   以上の整数）のビットからなる第２のパラレルデータに
   変換し、入力された該変調ビットパターンをｍ個ずつ該
   変換ビットパターンに対応した該基本ビットパターンを
   なす１個のビットに変換するデータ変換部と、 該データ変換部で生成される該第２のパラレルデータを
   前記第２のクロックに等しいビット周期のシリアルデー
   タに変換する第２のシフトレジスタと、 該データ変換部から出力される該ロードデータを該カウ
   ンタにロードするロード手段 とからなり、該第２のシフトレジスタから前記非変調デ
   ータの可変長符号変調データが得られるように、また、
   該データ変換部から可変長符号変換データの復調データ
   が得られるように構成したことを特徴とする変復調回路
   。