JPS649772B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明はアナログ―デイジタル変換装置の分野
に関するものである。 ［従来技術］ 絶対零度近くの液体ヘリウム温度（4.2K）で
動作するジヨセフソン接合デバイスは、非常に高
速で動作でき且つ超伝導信号伝送を利用すること
ができる。ジヨセフソン・デバイスから製作され
たアナログ―デイジタル変換器としては、ジヨセ
フソン干渉装置のしきい値曲線の多重ローブを用
いたものが報告されている。また同時に多重ロー
ブを有するしきい値曲線を持つ光学的干渉装置等
の他の技術も非常に高速の動作を行なうことがで
きる。 ［発明が解決しようとする問題点］ そのような高速では、その技術に固有のスイツ
チング遷移が制限因子になり、スイツチされた位
置をサンプリングする前に遷移状態が消失するま
で待機することが普通である。というのは、前も
つてどの位置がスイツチされているかを判定する
ことは普通不可能だからである。従つて、最悪の
場合に基いて、又は統計上の最悪の場合に基い
て、全ての遷移状態を消失させるのに充分なサン
プリング・サイクルが、順序づけられたレジスタ
に通常割り当てられる。 アキユムレータ、カウンタ及びアナログ―デイ
ジタル変換器等の順序づけられたレジスタは、高
速動作を必要とする応用に配置される傾向があ
る。これらのレジスタのゲート因子はおそらく下
位から上位への桁上げ信号の伝播であり、適当な
らば桁上げ信号を模擬することによつてこの問題
を避ける多くの高速桁上げ技術が開発されてい
る。しかしながら、アナログ―デイジタル変換器
は一般に特殊な符号及び高速の回路に依存して高
い動作速度を得てきた。例えばグレイ符号では連
続する数値が１つだけのビツト値しか変化しない
ように表わされることを要求することによつて遷
移効果を最小限にする符号化技術が使われている
が、そのグレイ符号は遷移問題を最小限にする１
つの試みである。また多くのアナログ―デイジタ
ル変換技術及び装置が文献及び市場において利用
可能であるが、それらの正規の動作の結果として
生じそうなスイツチング遷移によつて要求される
許容範囲内に入る速度で動作する傾向がある。非
常に高速の間、サンプリングはレジスタ内のスイ
ツチング遷移によつて悪影響を受ける。 ［問題点を解決するための手段］ 上記問題点は、素子入力の大きさが増大すると
ともに出力値が第１又は第２の値を交互に取るよ
うな特性の素子を用いたアナログ―デイジタル変
換装置において、上記特性の素子を、少なくとも
最下位ビツト位置を除いて、各ビツト位置に２個
づつ設けた配列と、アナログ入力信号と上記素子
との結合の強さが下位ビツトから上位ビツトへビ
ツト位置毎に順次半減するように上記アナログ入
力信号と上記素子とを結合させる手段と、上記各
ビツト位置の２個の素子の出力特性の位相を互い
に異ならせる手段と、１つ下位のビツトの出力値
に基き、上記特性において出力値が第１の値と第
２の値との間で変化する部分を回避する方向に、
上記各ビツト位置の２つの素子の一方を選択する
手段とを設ける事により解決される。 ［実施例］ ルツク・バツク式のアナログ―デイジタル
（Ａ／Ｄ）変換器（第１図参照）は超伝導ジヨセ
フソン干渉装置（第４図参照）のしきい値曲線
（第５図参照）の多重ローブを利用している。ゲ
ート電流が各干渉装置に加えられ、干渉装置は適
当なバイアス電流を含むアナログ信号電流I_ABに
結合されている。この干渉装置は、所望のよう
に、デイジタル出力を与える。いくつかの干渉装
置が同じアナログ信号電流に並列に結合される。
例え単一の読み出し電流が下位から上位に順に通
過するとしても、全てのビツト桁位置に関するデ
ータが並列に取り出されるので、サンプリング速
度は非常に速い。実際にサンプリングは、ジヨセ
フソン干渉装置（Ａ／Ｄ SQUID）を発火させ
るに充分な電圧しきい値に至つた時に主クロツ
ク・パルス（第２図参照）上の１点（！）で起き
る。 通常、そのようなＡ／Ｄ変換器において、各干
渉装置の出力電圧ローブの位相は、最下位ビツト
桁の干渉装置の出力電圧ローブの位相に関して非
常に正確に設定されていなければならない。従つ
て、通常、各干渉装置に関するゲート電流及びバ
イアス電流の非常に正確な設定が必要であり、ま
た自己インダクタンス、相互インダクタンス及び
最大ゼロ値電流Im（Ｏ）の公差は非常に厳格な必
要がある。一方、本発明のルツク・バツク式の
Ａ／Ｄ変換器は、干渉装置のしきい値曲線の多重
ローブを用いているものの、ゲート電流及びバイ
アス電流に対して、並びに製造公差に対してより
緩やかな条件を与える。この装置は、全てのビツ
ト桁位置を並列にサンプリングするが、通常動作
時に存在することの予期される遷移ハツシユと位
相がずれるように（基本又はオフセツトの）サン
プリング・レールを選択するために既存のデータ
値及びルツク・バツク論理を用いる。遷移は例え
ば隣りの下位ビツト位置から伝播する桁上げの関
数として値が１から０に及び０から１に変化する
時に生じる。 このＡ／Ｄ変換器中の干渉装置の出力電圧ロー
ブが設定されなければならない精度は、２つのレ
ジスタ（基本サンプリング・レジスタＡ及びオフ
セツト・サンプリング・レジスタＢ）の２個のレ
ールに対してしきい値サンプリングすること及び
１つ下位のビツト位置からのビツト値情報の関数
としてしきい値を符号化するとによつて低下され
る。 第１図〜第３図を参照して、本発明を説明す
る。第１図は３ビツトのジヨセフソンＡ／Ｄ変換
器を示す。第２図は（ジヨセフソン・ラツチング
論理において）主クロツク・タイミング信号が直
接パルス電源からどのようにして導出されるかを
示す。電源は例えば500MHzで動作していて、各
半サイクル毎にラツチングが起き、各半サイクル
毎に電源電圧がバイアスしきい値を通過する時に
非常に短いサンプリング期間（！）が生じる。サ
ンプリング・レジスタは、サンプリング期間
（！）に続く短い期間中に、自己ゲート・ジヨセ
フソンAND回路（SGA）にラツチングを行な
う。 ラツチング論理は、入力が適正な時にスイツチ
ングを行ない次に半サイクルの残りの間、入力に
何が起ころうともラツチされたものを保持する特
性を有する。ラツチングが起きる時、遷移ハツシ
ユの生じうる期間が存在する。その後ラツチされ
た装置は０又は１の状態に落ち付き、半サイクル
の残りの間、安定状態を保つ。Ａ／Ｄ変換器にお
いて、１つ下位のビツト位置のビツト値は、２進
計数器の桁上げに類似した方式で、スイツチング
が起きるべきか起きるべきでないかを判定するの
に役立つ。 従つて１つ下位のビツト位置のビツト値は、
「桁上げ」が生じる時のあるビツト位置における
安定性（又はハツシユ）を予測するために使うこ
とができる。 第３図は、各先行するビツト桁位置のビツト値
の関数として取られた安定か又はハツシユかの予
測が、ジヨセフソン・ラツチの安定な期間中に高
速のサンプリングを行なうために、ルツク・バツ
ク式のＡ／Ｄ変換器においてどのように使用され
るかを示すものである。これは遷移ハツシユを避
けている。サンプリングは非常に高速に起きるの
で、サンプリングは安定期間中に容易に完了でき
る。問題は安定期間がデータに依存することであ
る。即ち安定基間は先行ビツト桁位置のビツト値
の関数である。 ２個のサンプリング・レジスタ、基本サンプリ
ング・レジスタＡ及びオフセツト・サンプリン
グ・レジスタＢの２本のレールが存在するが、各
サンプリング・レジスタはアナログ信号しきい値
の完全な組をデイジタル的に監視するのに充分な
ビツト桁位置を含んでいる。基本サンプリング・
レジスタは基本位相でサンプルされ、オフセツ
ト・サンプリング・レジスタはオフセツト位相
（オフセツト90゜）でサンプルされる。各サンプリ
ング・レジスタの全ての位置は並列にサンプルさ
れ、結果はラツチされる。出力符号器論理回路
は、サンプリング・レジスタ中のビツト値及びレ
ジスタの各下位ビツト位置のビツト値に応答し
て、電気的パルスの速度（光の速度）で電流リツ
プル走査により直列式に走査される。この直列式
走査は、１つ下位のビツト位置のビツト値に依存
して、ラツチされた基本サンプリング・レジスタ
Ａから又はラツチされたオフセツト・サンプリン
グ・レジスタＢから選択的に（各ビツト桁位置毎
に）出力を選択する。与えられたビツト桁位置の
数値の妥当性は１つ下位の桁からの桁上げの可能
性に依存し、またその可能性は下位ビツト値から
わかり、そして遷移ハツシユは位相の90゜よりも
短期間しか続かないので、最下位の基本ビツト桁
位置以外のビツト桁位置に関して基本サンプリン
グ・レジスタＡ又はオフセツト・サンプリング・
レジスタＢのどちら（しばしば両方）が安定状態
かを厳密に予測することができる。もし基本位相
に安定状態が存在したことがわかれば、又はオフ
セツト位相にそれが存在したことがわかれば、既
にラツチされたサンプリング結果が、それに従つ
て、基本サンプリング・レジスタＡ又はオフセツ
ト・サンプリング・レジスタＢから選択される。 言い換えると、２個のサンプリング・レジスタ
は、他の因子に無関係に一方又は他方のサンプリ
ング時に安定状態の存在することを保証するよう
に、充分なオフセツトでサンプルされる。１つ下
位のビツト位置のビツト値を知れば、どのサンプ
リングが正しいかを判定することができる。符号
器は遡及的に正しいサンプリング・レジスタを選
択する。 第３図は第１図の実施例に等価なレンジ（変換
能力の３つのビツト位置２¹，２²，２³）にわた
る出力信号（電圧）対全制御電流を示す位相図で
ある。デイジタル出力値は干渉装置の制御電流
（アナログ入力）の関数として変化する。 デイジタル化すべき最下位の２ビツト位置を除
いて、各ビツト位置は２個の干渉装置、即ち基本
干渉装置Ｄ／Ａ SQUID及びオフセツト干渉装
置（第１図）を必要とする。（オフセツトは良好
な実施例では90゜である）基本干渉装置の出力電
圧の位相は−（（2^n-2−１）／2ⁿ）×180゜に設定され
る。ただしｎはビツト位置数である。（計数はビ
ツト位置が１の最下位ビツトから出発する。ビツ
ト１及び２の位置は０である）基本干渉装置は０
位相で動作し、オフセツト干渉装置の出力電圧ロ
ーブの位相は基本干渉装置の位相に対して90゜／
２に設定される。第１図で、基本干渉装置Ａは自
己ゲート・ラツチング・ジヨセフソンAND回路
SGA２^mＡが付属し、オフセツト干渉装置Ｂは同
様にSGA２^mＢが付属している。しきい値は公知
の標準的な抵抗回路網によつて与えられる。 第３図で×印の付いた列は、２進値0000〜0111
のように信号値０〜７をデイジタル化するために
選択される干渉装置Ａ及びＢを示す。第３図の×
印の存在しない所は、（基本下位ビツト位置行２¹
を除いて）出力関数の遷移に45゜／４以上位相が
近い場所である。基本下位ビツト位置を除けば、
ビツト位置のデイジタル出力を符号化するために
選択される、ラツチされた干渉装置出力（基本Ａ
又はオフセツトＢ）は１つ下位のビツト位置の値
によつて判定される。もし１つ下位のビツト位置
の値が０であれば、桁上げ信号を与える下位ビツ
ト位置は存在しないので、基本干渉装置Ａがその
ビツト位置の出力を与える。それは、基本レジス
タＡへのしきい値サンプリングからの入力を反映
して、０又は１である。もし１つ下位のビツト位
置の値が１であれば、ハツシユの生じる可能性が
あり、オフセツト干渉装置Ｂがそのビツト位置の
出力を与える。 第７図の回路は、第１図の回路の桁数を拡張し
たものである。終端位置（図示せず）は終端位置
の特別な要求を処理するように構成されていなけ
ればならない。その詳細は、必要に応じて後述す
る。内部ビツト位置２¹（ｍ−１）は互いに類似し
ており、終端位置とは少し異なつている。種々の
ビツト位置に割り当てられる実際の値は応用の要
求に合わせるように変更できるが、簡単のためそ
れらの値は下位から上位への単純な２進数列が割
り当てられている。その位置に先行する直並列抵
抗回路網の正味の抵抗値に関して、これらのしき
い値の差は変換器への２進値符号化を与える。周
知の技術に従つて他の符号化を用いてもよい。 基本SGA１，２Ａ，３Ａ，４Ａ及び５Ａは、
端子２５のアナログ入力及び（場合により）バイ
アス入力I₂の組み合わされた値に応答して真数又
は補数の出力を与える。オフセツトSGA０，２
Ｂ，３Ｂ，４Ｂ及び５Ｂは、アナログ入力端子２
５並びに（場合により）バイアス入力I₁及びI₂の
組み合された値に応答して真数又は補数の出力を
与える。バイアス入力I₁はオフセツトSGAの出力
の位相を90゜推移させる。バイアス入力I₂はSGA
の出力の位相を（（2^n-2−１）／2ⁿ）×180゜推移さ
せる。ここでｎはビツト位置である。ｎ＝０，１
及び２の場合、位相推移は０である。ｎ＞２の場
合、位相推移は各上位ビツト毎に異なる。SGA
へのバイアス入力I₂の結合インダクタンスは、端
子２５のアナログ入力とDCバイアス入力I₁との
組み合された値に応答する公式に従つて各ビツト
位置に適当な位相推移を与えるように物理的に設
定されている。バイアス入力I₁は、基本位相であ
る調整されたAC電源に対して90゜位相推移してい
る。バイアス入力I₂は−（（2^n-2−１）／2ⁿ）×180゜
位相推移している。ここでｎはビツト位置であ
る。第７図の実施例で、ｎ＝３及びオフセツト増
分サンプル間隔位相は22.5゜同相である。付加的
な位相増分は45゜の限界まで、上位桁の位置で付
け加えられる。 各ビツト位置は２個のジヨセフソン自己ゲート
ANDラツチの組並びに２個（下位ビツト位置の
場合は１個）の電流注入型ジヨセフソンOR―
AND回路３１〜３５（ビツト値の真数出力を与
えるため）及び３６〜３９（補数のため）を含ん
でいる。真数及び補数のOR―AND回路３１〜３
７はビツト値データ（ルツク・バツク）機能を与
える。真数出力OR―AND回路３１〜３５は、
（図示していない）利用装置で用いられるデイジ
タル変換出力真数出力を与える。デイジタル変換
補数出力は、ルツク・バツクOR―AND回路３６
〜３９から及び下端の位置（図示せず）の場合は
ジヨセフソン自己ゲートAND回路１ SGA―Ａ
の補数出力から直接的に得られる。 第７図は、拡張された下位の１ビツト位置（余
分のオフセツト・ビツト位置は２進数2⁰が割り当
てられている）及び上位の２ビツト位置２^m-1及
び２^mの詳細を示している。この図では、ｍ＝５
である。 レジスタ１〜５中の自己ゲートANDラツチは、
各SQIDによつて検出された適当なアナログ入力
信号に応答して、デイジタル変換に必要なラツチ
された真数値及び補数値を与える。動作の詳細は
例えばSpargo外、“Ａ PIPELINED GRAY
CODE―TO―NATURAL BINARY
DECODER FOR USE IN Ａ JOSEPHSON
Ａ／Ｄ CONVERTER”、IEEE Transactions
on Magnetics、Vo1.MAG―19、No.３、
May1983、pp.1255〜1258を参照されたい。

【表】 表１への入力は、所定のビツト位置に関する基
本及びオフセツトの干渉装置のしきい値サンプリ
ング結果、並びに１つ下位のビツト位置からのビ
ツト値である。真理値表のアナログ―デイジタル
変換結果出力は、１つ上位のビツト位置にも供給
される。この真理値表は第１図及び第７図に示す
Ａ／Ｄ変換器中の全ての内部桁において実現され
ている。下位の終端位置は、１つ下位のビツト位
置からの入力は有しない。 ルツク・バツク式のアナログ―デイジタル変換
器は次のように動作する。 ゲート電流パルスが全てのしきい値サンプリン
グに並列に供給される。（直列接続された全ての
干渉装置に供給される信号の速度を補償するため
にゲート電流のあるものには遅延が用いられるこ
とがある）信号はルツク・バツク論理チエインを
伝播し、直列接続中の各ビツト位置毎にＡ／Ｄ出
力を決定する。これは非常に高速の直列リツプル
であることに注意されたい。 Ａ／Ｄ変換器の感度は、2⁰及び2¹のビツト桁位
置の両者に２個の干渉装置を用いることによつ
て、２の因子だけ増大される（出力に１ビツトを
付加するのと同じ）。オフセツト干渉装置は基本
干渉装置に対して位相90゜ずれている。2⁰オフセ
ツト干渉装置からの結果を用いれば、ビツト１よ
りも下位のビツトに関する出力が計算される。 ルツク・バツクＡ／Ｄ変換器は全てのしきい値
に関して並列にデータをサンプルするが、最下位
ビツトから最上位ビツトへ直列にルツク・バツク
符号器によつてしきい値を高速に解析する。 ［発明の効果］ 本発明のルツク・バツク技術の利点は、公差が
緩くなること、即ち回路の構成に従来と同じ品質
の部品を用いたとき、より大きな精度又はより速
い速度が得られることである。 他の利点は、遷移の影響を最小限に保つために
グレイ符号に頼ることなしに、出力を直接に２進
符号または他の所望の符号で表現しうることであ
る。 また本発明は、通常のスイツチングによる遷移
ハツシユが最も存在しそうにない位相パターン中
の位置における各ビツト位置のサンプリングを可
能にする。

【図面の簡単な説明】

第１図は本発明の良好な実施例の概略図、第２
図はサンプリング期間を示すクロツク・パルス給
電タイミング図、第３図は制御電流の位相図、第
４図は第１図の実施例の実現に有用なSQUIDの
概略図、第５図はSQUIDのしきい値曲線の多重
ローブを示す図、第６図は第５図の値I_sに示すよ
うにバイアスされたSQUIDの電圧出力の図、第
７図は第１図の良好な実施例を、高位ビツト位置
２^m-1及び２^m並びに下位ビツト位置２⁰を付加す
るように拡張した回路図である。

Claims (1)

1. 【特許請求の範囲】 １ 素子入力の大きさが増大するとともに出力値
   が第１又は第２の値を交互に取るような特性の素
   子を用いたアナログ―デイジタル変換装置におい
   て、 上記特性の素子を、少なくとも最下位ビツト位
   置を除いて、各ビツト位置に２個づつ設けた配列
   と、アナログ入力信号と上記素子との結合の強さ
   が下位ビツトから上位ビツトへビツト位置毎に順
   次半減するように上記アナログ入力信号と上記素
   子とを結合させる手段と、 上記各ビツト位置の２個の素子の出力特性の位
   相を互いに異ならせる手段と、 １つ下位のビツトの出力値に基き、上記特性に
   おいて出力値が第１の値と第２の値との間で変化
   する部分を回避する方向に、上記各ビツト位置の
   ２つの素子の一方を選択する手段とを有するアナ
   ログ―デイジタル変換装置。 ２ 上記素子が超伝導量子干渉装置より成る特許
   請求の範囲第１項記載のアナログ―デイジタル変
   換装置。