JPS6079828A - アナログ−デイジタル変換装置 - Google Patents
アナログ−デイジタル変換装置Info
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- JPS6079828A JPS6079828A JP59098936A JP9893684A JPS6079828A JP S6079828 A JPS6079828 A JP S6079828A JP 59098936 A JP59098936 A JP 59098936A JP 9893684 A JP9893684 A JP 9893684A JP S6079828 A JPS6079828 A JP S6079828A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はアナログ−ディジタル変換装置の分野に関する
ものである。
ものである。
［従来技術］
絶対零度近くの液体ヘリウム温度（４，，２Ｋ）で動作
するジョセフソン接合デバイスは、非常に高速で動作で
き且つ超伝葛信号伝送を利用することができる。ジョセ
フソン・デバイスから製作されたアナログ−ディジタル
変換器としては、ジョセフソン干渉装置のしきい値曲線
の多重ローブを用いたものが相告されている。また同時
に多重ローブを有するしきい値曲線を持つ光学的干渉装
置等の他の技術も非常に高速の動作を行なうことができ
る。
するジョセフソン接合デバイスは、非常に高速で動作で
き且つ超伝葛信号伝送を利用することができる。ジョセ
フソン・デバイスから製作されたアナログ−ディジタル
変換器としては、ジョセフソン干渉装置のしきい値曲線
の多重ローブを用いたものが相告されている。また同時
に多重ローブを有するしきい値曲線を持つ光学的干渉装
置等の他の技術も非常に高速の動作を行なうことができ
る。
［発明が解決しようとする問題点コ
そのような高速では、その技術に固有のスイッチング遷
移が制限因子になり、スイッチされた位置をサンプリン
グする前に遷移状態が消失するまで待機することが普通
である。というのは、前もってどの位１ｉｆｆがスイッ
チされているかを判定することは普通不可能だからであ
る。従って、最悪の場合に弘いて、又は統計」−の最悪
の場合に基いて、全ての遷移状態を消失させるのに充分
なサンプリング・ザイクルが、順序づけられたレジスタ
に通常割り当てられる。より大きな速度が導入される時
、より高い精度が、正確さ及び能力に関する関求に対す
る普通の応答である。
移が制限因子になり、スイッチされた位置をサンプリン
グする前に遷移状態が消失するまで待機することが普通
である。というのは、前もってどの位１ｉｆｆがスイッ
チされているかを判定することは普通不可能だからであ
る。従って、最悪の場合に弘いて、又は統計」−の最悪
の場合に基いて、全ての遷移状態を消失させるのに充分
なサンプリング・ザイクルが、順序づけられたレジスタ
に通常割り当てられる。より大きな速度が導入される時
、より高い精度が、正確さ及び能力に関する関求に対す
る普通の応答である。
アキュムレータ、カウンタ及びアナログ−ディジタル変
換器等の順序づけられたレジスタは、高速動作を必要と
する応用に配置される傾向がある。
換器等の順序づけられたレジスタは、高速動作を必要と
する応用に配置される傾向がある。
これらのレジスタのゲート因子はおそらく下位から上位
への桁上げ信号の伝播であり、適当ならば桁上げ信号を
模擬することによってこの問題を避ける多くの高速桁上
げ技術が開発されている。しかしながら、アナログ−デ
ィジタル変換器は一般に特殊な符号及び高速の回路に依
存して高い動作速度を得てきた。例えばグレイ符号では
連続する数値が１つだけのビット値しか変化しないよう
に表わされることを要求することによって遷移効果を最
小限にする符号化技術が使われているが、そのグレイ符
号は遷移問題を最小限にする１つの試みである。また多
くのアナログ−ディジタル変換技術及び装置が文献及び
市場において利用可能であるが、それらは正規の動作の
結果として生じそうなスイッチング遷移によって要求さ
れる許容範囲内に入る速度で動作する傾向がある。非常
に高速の時、サンプリングはレジスタ内のスイッチング
遷移によって悪影響を受ける。
への桁上げ信号の伝播であり、適当ならば桁上げ信号を
模擬することによってこの問題を避ける多くの高速桁上
げ技術が開発されている。しかしながら、アナログ−デ
ィジタル変換器は一般に特殊な符号及び高速の回路に依
存して高い動作速度を得てきた。例えばグレイ符号では
連続する数値が１つだけのビット値しか変化しないよう
に表わされることを要求することによって遷移効果を最
小限にする符号化技術が使われているが、そのグレイ符
号は遷移問題を最小限にする１つの試みである。また多
くのアナログ−ディジタル変換技術及び装置が文献及び
市場において利用可能であるが、それらは正規の動作の
結果として生じそうなスイッチング遷移によって要求さ
れる許容範囲内に入る速度で動作する傾向がある。非常
に高速の時、サンプリングはレジスタ内のスイッチング
遷移によって悪影響を受ける。
［問題点を解決するための手段］
本発明は、正規の動作中のスイッチングの結果として生
じる遷移からの耐性を増大させた、順序つけられたレジ
スタ用のルック・バック技術である。この耐性はサンプ
リングが基本位相及び付加的にオフセット位相で２重に
行なわれるようなサンプリング技術から生じる。基本及
びオフセットの両方のしきい値サンプルは別個のサンプ
リング・レジスタにラッチされる。サンプリング・レジ
スタをデコードするパターンは、以前のビットのビット
値の関数として変更される。この技術により、実際のサ
ンプリング間隔並びに以前及びその後のスイッチング遷
移の間の位相距離の最大化が可能になり、従って遷移ハ
ツシュが最も存在しそうにない位相位置でのサンプリン
グが可能になる。
じる遷移からの耐性を増大させた、順序つけられたレジ
スタ用のルック・バック技術である。この耐性はサンプ
リングが基本位相及び付加的にオフセット位相で２重に
行なわれるようなサンプリング技術から生じる。基本及
びオフセットの両方のしきい値サンプルは別個のサンプ
リング・レジスタにラッチされる。サンプリング・レジ
スタをデコードするパターンは、以前のビットのビット
値の関数として変更される。この技術により、実際のサ
ンプリング間隔並びに以前及びその後のスイッチング遷
移の間の位相距離の最大化が可能になり、従って遷移ハ
ツシュが最も存在しそうにない位相位置でのサンプリン
グが可能になる。
本発明による順序づけられたレジスタにおいて、スイッ
チングの遷移ハツシュを克服するために基本レール及び
（位相のオーツセラ１〜した）オフセラ１−・レールが
存在する。もしハツシュが所定のビット桁位置のサンプ
リング時に基本レール上に存在すれは、そのハツシュは
オフセット・レールがサンプルされる時までには消滅し
ているであろう。
チングの遷移ハツシュを克服するために基本レール及び
（位相のオーツセラ１〜した）オフセラ１−・レールが
存在する。もしハツシュが所定のビット桁位置のサンプ
リング時に基本レール上に存在すれは、そのハツシュは
オフセット・レールがサンプルされる時までには消滅し
ているであろう。
同様にその逆もまた真であり、オフセット・レールにお
いてハツシュが存在すれば基本レール・ビット桁位置に
はハツシュは存在しない。
いてハツシュが存在すれば基本レール・ビット桁位置に
はハツシュは存在しない。
［実施例コ
ルック・バック式のアナログ−ディジタル（Ａ／Ｄ）変
換器（第１図参照）は超伝導ジョセフソン干渉装置（第
４図参照）のしきい値曲線（第５図参照）の多重ローブ
を利用している。グー１〜電流が各干渉装置に加えられ
、干渉装置は適当なバイ９ス電流を含むアナログ信号電
流ＩＡ８に結合されている。この干渉装置は、所望のよ
うに、ディジタル出力を与える。いくつかの干渉装置が
同じアナログ信号電流に並列に結合される。例え単一の
読み出し電流が下位から上位に順に通過するとしても、
全てのビット桁位置に関するデータが並列に取り出され
るので、サンプリング速度は非常に速い。実際にサンプ
リングは、ジョセフソン干渉装置（Ａ／Ｄ Ｓ ＱＵ
Ｉ Ｄ）を発火させるに充分な電圧しきい値に至った時
に主クロック・パルス（第２図参照）」二の１点（りで
起きる。
換器（第１図参照）は超伝導ジョセフソン干渉装置（第
４図参照）のしきい値曲線（第５図参照）の多重ローブ
を利用している。グー１〜電流が各干渉装置に加えられ
、干渉装置は適当なバイ９ス電流を含むアナログ信号電
流ＩＡ８に結合されている。この干渉装置は、所望のよ
うに、ディジタル出力を与える。いくつかの干渉装置が
同じアナログ信号電流に並列に結合される。例え単一の
読み出し電流が下位から上位に順に通過するとしても、
全てのビット桁位置に関するデータが並列に取り出され
るので、サンプリング速度は非常に速い。実際にサンプ
リングは、ジョセフソン干渉装置（Ａ／Ｄ Ｓ ＱＵ
Ｉ Ｄ）を発火させるに充分な電圧しきい値に至った時
に主クロック・パルス（第２図参照）」二の１点（りで
起きる。
通常、そのようなＡ／Ｄ変換器において、各干渉装置の
出力電圧ローブの位相は、最下位ビット桁の干渉装置の
出力電圧ローブの位相に関して非）；（゛に正確に設定
されていなければならない。従って、通常、各干渉装置
に関するゲート電流及びバイアス電流の非常に正確な設
定が必要であり、また自己インダクタンス、相互インダ
クタンス及び最大ゼロ値電流Ｉｍ（０）の公差は非常に
厳格な必要がある。一方、本発明のルック・バック式の
Ａ／Ｄ変換器は、干渉装置のしきい値曲線の多重ローブ
を用いているものの、ゲート電流及びバイアス電流に対
して、並びに製造公差に対してより緩やかな条件を与え
る。この装置は、全てのビット桁位置を並列にサンプリ
ングするが、通常動作時に存在することの予期さ肛る遷
移ハツシュと位相がすれるように（基本又はオフセット
の）サンプリング・レールを選択するために既存のデー
タ値及びルック・バック論理を用いる。遷移は例えば閲
りの下位ビット位置から伝播する桁上げの関数として値
が１がら０に及び０がら１に変化する時に生じる。
出力電圧ローブの位相は、最下位ビット桁の干渉装置の
出力電圧ローブの位相に関して非）；（゛に正確に設定
されていなければならない。従って、通常、各干渉装置
に関するゲート電流及びバイアス電流の非常に正確な設
定が必要であり、また自己インダクタンス、相互インダ
クタンス及び最大ゼロ値電流Ｉｍ（０）の公差は非常に
厳格な必要がある。一方、本発明のルック・バック式の
Ａ／Ｄ変換器は、干渉装置のしきい値曲線の多重ローブ
を用いているものの、ゲート電流及びバイアス電流に対
して、並びに製造公差に対してより緩やかな条件を与え
る。この装置は、全てのビット桁位置を並列にサンプリ
ングするが、通常動作時に存在することの予期さ肛る遷
移ハツシュと位相がすれるように（基本又はオフセット
の）サンプリング・レールを選択するために既存のデー
タ値及びルック・バック論理を用いる。遷移は例えば閲
りの下位ビット位置から伝播する桁上げの関数として値
が１がら０に及び０がら１に変化する時に生じる。
このＡ／Ｄ変換器中の干渉装置の出方電圧ローブが設定
されなければならない精度は、２つのレジスタ（基本サ
ンプリング・レジスタＡ及びオフセット・サンプリング
・レジスタＢ）の２個のレールに対してしきい値サンプ
リングすること及び１つ下位のビット位病がらのビット
値情報の関数としてしきい値を符号化することによって
低下される。
されなければならない精度は、２つのレジスタ（基本サ
ンプリング・レジスタＡ及びオフセット・サンプリング
・レジスタＢ）の２個のレールに対してしきい値サンプ
リングすること及び１つ下位のビット位病がらのビット
値情報の関数としてしきい値を符号化することによって
低下される。
第１図〜第３図を参照して、本発明を説明する。
第１図は３ビツトのジョセフソンＡ／Ｄ変換器を示す。
第２図は（ジョセフソン・ラッチング論理において）主
クロック・タイミング信号が直接パルス電源からどのよ
うにして導出されるかを示す。
クロック・タイミング信号が直接パルス電源からどのよ
うにして導出されるかを示す。
電源は例えば５００ Ｍｌｌｚで動作していて、各半サ
イクル毎にラッチングが起き、各半サイクル毎に電源電
圧がバイアスしきい値を通過する時に非常に短いサンプ
リング期間（りが生じる。サンプリング・レジスタは、
サンプリング期間（りに続く短いＪ（１１７間中に、自
己ゲート・ジョセフソンＡＮＤ回路（ＳＧＡ）にラッチ
ングを行なう。
イクル毎にラッチングが起き、各半サイクル毎に電源電
圧がバイアスしきい値を通過する時に非常に短いサンプ
リング期間（りが生じる。サンプリング・レジスタは、
サンプリング期間（りに続く短いＪ（１１７間中に、自
己ゲート・ジョセフソンＡＮＤ回路（ＳＧＡ）にラッチ
ングを行なう。
ラッチング論理は、入力が適正な時にスイッチングを行
ない次に半サイクルの残りの間、入力に何が起ころうと
もラッチされたものを保持する特性を有する。ラッチン
グが起きる時、遷移ハツシュの生じうる期間が専有する
。その後ラッチされた装置はＯ又はｌの状態に落ち付き
、半サイクルの残りの間、安定状態を保つ。Ａ／Ｄ変換
器において、１つ下位のビット位置のピッ１〜値は、２
進Ｈ］数４１１）の桁上げに類似した方式で、スイッチ
ングが起きるべきか起きるべぎでないかを判定するのに
役立つ。
ない次に半サイクルの残りの間、入力に何が起ころうと
もラッチされたものを保持する特性を有する。ラッチン
グが起きる時、遷移ハツシュの生じうる期間が専有する
。その後ラッチされた装置はＯ又はｌの状態に落ち付き
、半サイクルの残りの間、安定状態を保つ。Ａ／Ｄ変換
器において、１つ下位のビット位置のピッ１〜値は、２
進Ｈ］数４１１）の桁上げに類似した方式で、スイッチ
ングが起きるべきか起きるべぎでないかを判定するのに
役立つ。
従って１つ下位のビット位置のビット値は、「桁」二げ
」が生じる時のあるビット位置における安定性（又はハ
ツシュ）を予測するために使うことができる。
」が生じる時のあるビット位置における安定性（又はハ
ツシュ）を予測するために使うことができる。
第３図は、各先行するピッ１ル桁位置のビット値の関数
として取られた安定が又はハツシュかの予測が、ジョセ
フソン・ラッチの安定な期間中に高速のサンプリングを
行なうために、ルック・バック式のＡ／Ｄ変換器におい
てどのように使用されるかを示すものである。これは遷
移ハツシュを避けている。サンプリングは非常に高速に
起きるので、サンプリングは安定期間中に容易に完了で
きる。問題は安定期間がデータに依存することである。
として取られた安定が又はハツシュかの予測が、ジョセ
フソン・ラッチの安定な期間中に高速のサンプリングを
行なうために、ルック・バック式のＡ／Ｄ変換器におい
てどのように使用されるかを示すものである。これは遷
移ハツシュを避けている。サンプリングは非常に高速に
起きるので、サンプリングは安定期間中に容易に完了で
きる。問題は安定期間がデータに依存することである。
即ち安定期間は先行ビット桁位置のビット値のｌ！！Ｉ
ｆ数である。
ｆ数である。
２個のサンプリング・レジスタ、基本サンプリング・レ
ジスタＡ及びオフセット・サンプリング・レジスタＢの
２本のレールが存在するが、各サンプリング・レジスタ
はアナログ信号しきい値の完全な組をディジタル的に監
視するのに充分なビット桁位置を含んでいる。基本サン
プリング・レジスタは基本位相でサンプルされ、オフセ
ット・サンプリング・レジスタはオフセット位相（オフ
セット９０９）でサンプルされる。各サンプリング・レ
ジスタの全ての位置は並列にサンプルされ、結果はラッ
チされる。出方符号器論理回路は、サンプリング・レジ
スタ中のビット値及びレジスタの各下位ピッ１ル位置の
ビット値に応答して、電気的パルスの速度（光の速度）
で電流リップル走査により直列式に走査される。この直
列式走査は、１つ下位のピッ１〜位置のビット値に依存
して、ラッチされた基本サンプリング・レジスタＡから
又はラッチされたオフセラ（・・サンプリング・レジス
タＢから選択的に（各ビット桁位置毎に）出力を選択す
る。与えられたピッチ桁位置の数値の妥当性は１つ下位
の桁からの桁上げの可能性に依存し、またその可能性は
下位ビット値かられかり、そして遷移ハシシュは位相の
９０°よりも短期間しか続かないので、最下位の基本ビ
ット桁位置以外のビット桁位置に関して見本サンプリン
グ・レジスタＡ又はオフセラ１−・サンプリング・レジ
スタＢのどちら（しばしば両方）が安定状態かを厳密に
予８１！Ｉすることができる。もし基本位相に安定状態
が存在したことがわかれば、又はオフセット位相にそれ
が存在したことがわかれば、既にラッチされたサンプリ
ング結果が、それに従って、基本サンプリング・レジス
タＡ又はオフセット・サンプリング・レジスタＢから選
択される。
ジスタＡ及びオフセット・サンプリング・レジスタＢの
２本のレールが存在するが、各サンプリング・レジスタ
はアナログ信号しきい値の完全な組をディジタル的に監
視するのに充分なビット桁位置を含んでいる。基本サン
プリング・レジスタは基本位相でサンプルされ、オフセ
ット・サンプリング・レジスタはオフセット位相（オフ
セット９０９）でサンプルされる。各サンプリング・レ
ジスタの全ての位置は並列にサンプルされ、結果はラッ
チされる。出方符号器論理回路は、サンプリング・レジ
スタ中のビット値及びレジスタの各下位ピッ１ル位置の
ビット値に応答して、電気的パルスの速度（光の速度）
で電流リップル走査により直列式に走査される。この直
列式走査は、１つ下位のピッ１〜位置のビット値に依存
して、ラッチされた基本サンプリング・レジスタＡから
又はラッチされたオフセラ（・・サンプリング・レジス
タＢから選択的に（各ビット桁位置毎に）出力を選択す
る。与えられたピッチ桁位置の数値の妥当性は１つ下位
の桁からの桁上げの可能性に依存し、またその可能性は
下位ビット値かられかり、そして遷移ハシシュは位相の
９０°よりも短期間しか続かないので、最下位の基本ビ
ット桁位置以外のビット桁位置に関して見本サンプリン
グ・レジスタＡ又はオフセラ１−・サンプリング・レジ
スタＢのどちら（しばしば両方）が安定状態かを厳密に
予８１！Ｉすることができる。もし基本位相に安定状態
が存在したことがわかれば、又はオフセット位相にそれ
が存在したことがわかれば、既にラッチされたサンプリ
ング結果が、それに従って、基本サンプリング・レジス
タＡ又はオフセット・サンプリング・レジスタＢから選
択される。
言い換えると、２個のサンプリング・レジスタは、他の
因子に無関係に一方又は他方のサンプリング時に安定状
態の存在することを保証するように、充分なオフセット
でサンプルされる。１つ下位のピッ１〜位置のピッ１へ
値を知れば、どのサンプリングが正しいかを判定するこ
とができる。符号器は遡及的に正しいサンプリング・レ
ジスタを選択する。
因子に無関係に一方又は他方のサンプリング時に安定状
態の存在することを保証するように、充分なオフセット
でサンプルされる。１つ下位のピッ１〜位置のピッ１へ
値を知れば、どのサンプリングが正しいかを判定するこ
とができる。符号器は遡及的に正しいサンプリング・レ
ジスタを選択する。
第３図は第１図の実施例に等価なレンジ（変換能力の３
つのピッ１ル位置２１．２２．２３）にわたる出力信号
（電圧）対全制御電流を示す位相図である。ディジタル
出力値は干渉装置の制御＠流（アナログ入力）の関数と
して変化する。
つのピッ１ル位置２１．２２．２３）にわたる出力信号
（電圧）対全制御電流を示す位相図である。ディジタル
出力値は干渉装置の制御＠流（アナログ入力）の関数と
して変化する。
ディジタル化すべき最下位の２ピッ１〜位置を除いて、
各ビット位置は２個の干渉装置、即ち基本干渉装置Ｄ／
Ａ ５ＱＵＩＤ及びオフセラ１〜干渉装置（第１図）を
必要とする。（オフセットは良好な実施例では９０°で
ある）基本干渉装置の出力電圧の位相は−（（２’−２
−１） ／２ｎ） Ｘ １８０６に設定される。ただし
ｎはビット位置数である。（計数はビット位置が１の最
下位ビットから出発する。ピッ１〜１及び２の位相はＯ
である）基本干渉装置はＯ位相で動作し、オフセット干
渉装置の出力電圧ローブの位相は基本干渉装置の位相に
対して９０°／２に設定される。第１図で、基本干渉装
置Ａは自己ゲート・ラッチング・ジゴセフ／ンＡＮＤ回
％ＳＧＡ ２ｍＡが付ノスし、オフセット干渉装装置Ｂ
は同様にＳＧＡ ２ｍＢが付属している。しきい値は公
知の標準的な抵抗回路網によって与えられる。
各ビット位置は２個の干渉装置、即ち基本干渉装置Ｄ／
Ａ ５ＱＵＩＤ及びオフセラ１〜干渉装置（第１図）を
必要とする。（オフセットは良好な実施例では９０°で
ある）基本干渉装置の出力電圧の位相は−（（２’−２
−１） ／２ｎ） Ｘ １８０６に設定される。ただし
ｎはビット位置数である。（計数はビット位置が１の最
下位ビットから出発する。ピッ１〜１及び２の位相はＯ
である）基本干渉装置はＯ位相で動作し、オフセット干
渉装置の出力電圧ローブの位相は基本干渉装置の位相に
対して９０°／２に設定される。第１図で、基本干渉装
置Ａは自己ゲート・ラッチング・ジゴセフ／ンＡＮＤ回
％ＳＧＡ ２ｍＡが付ノスし、オフセット干渉装装置Ｂ
は同様にＳＧＡ ２ｍＢが付属している。しきい値は公
知の標準的な抵抗回路網によって与えられる。
第３図でＸ印の付いた列は、２進値ｏｏｏｏ〜０１１１
のように信号値Ｏ〜７をディジタル化するために選択さ
れる干渉装置Ａ及びＢを示す。第３図のｘ印の存在しな
い所は、（基本下位ピッ１ル位置行２１を除いて）出力
関数の還移に４５°／４以上位相が近い場所である。基
本下位ビット位置を除けば、ビット位置のディジタル出
力を符号化するために選択される、ラッチされた干渉装
置出力（基本Ａ又はオフセットＢ）は１つ下位のビット
位置の値によって判定される。もし１つ下位のビット位
置の値がＯであれば、桁上げ信号を与える下位ビット位
置は存在しないので、基本干渉装置Ａがそのビット位置
の出力を与える。それは、基本レジスタＡへのしきい値
サンプリングからの入力を反映して、０又は１である。
のように信号値Ｏ〜７をディジタル化するために選択さ
れる干渉装置Ａ及びＢを示す。第３図のｘ印の存在しな
い所は、（基本下位ピッ１ル位置行２１を除いて）出力
関数の還移に４５°／４以上位相が近い場所である。基
本下位ビット位置を除けば、ビット位置のディジタル出
力を符号化するために選択される、ラッチされた干渉装
置出力（基本Ａ又はオフセットＢ）は１つ下位のビット
位置の値によって判定される。もし１つ下位のビット位
置の値がＯであれば、桁上げ信号を与える下位ビット位
置は存在しないので、基本干渉装置Ａがそのビット位置
の出力を与える。それは、基本レジスタＡへのしきい値
サンプリングからの入力を反映して、０又は１である。
もし１つ下位のビット位置の値が１であれば、ハツシュ
の生じる可能性があり、オフセット干渉装置Ｂがそのビ
ット位置の出力を与える。
の生じる可能性があり、オフセット干渉装置Ｂがそのビ
ット位置の出力を与える。
第７図の回路は、第１図の回路の桁数を拡張したもので
ある。終端位置（図示せず）は終端位置の特別な要求を
処理するように構成されていなければならない。その詳
細は、必要に応じて後述する。内部ビット位置２”（ｍ
−１）は互いに類似しており、終端位置とは少し異なっ
ている。種々のビット位置に割り当てられる実際の値は
応用の要求に合わせるように変更できるが、簡単のため
それらの値は下位から上位への単純な２進数列が割り当
てられている。その位置に先行する直並列抵抗回路網の
正味の抵抗値に関して、これらのしきい値の差は変換器
への２進値符号化を与える。
ある。終端位置（図示せず）は終端位置の特別な要求を
処理するように構成されていなければならない。その詳
細は、必要に応じて後述する。内部ビット位置２”（ｍ
−１）は互いに類似しており、終端位置とは少し異なっ
ている。種々のビット位置に割り当てられる実際の値は
応用の要求に合わせるように変更できるが、簡単のため
それらの値は下位から上位への単純な２進数列が割り当
てられている。その位置に先行する直並列抵抗回路網の
正味の抵抗値に関して、これらのしきい値の差は変換器
への２進値符号化を与える。
周知の技術に従って他の符号化を用いてもよい。
基本５ＧＡＩ、２Ａ、３Ａ、４Ａ及び５Ａは、端子２５
のアナログ入力及び（場合により）バイアス人力■２の
組み合わされた値に応答して真数又は補数の出力を与え
る。オフセット５ＧＡＯ１２Ｂ、３Ｂ、４Ｂ及び５Ｂは
、アナログ入力端子２５並びに（場合により）バイアス
入カニ、及び■２の組み合された値に応答して真数又は
補数の出力を与える。バイアス入カニ、はオフセットＳ
ＧＡの出力の位相を９０’推移させる。バイアス人力■
２はＳＧＡの出力の位相を（（２°−２−１）／２°）
Ｘ１８０°１（ｆｉ移させる。ここでｎはピッ１へ位置
である。ｎ＝ｏ、１及び２の場合、位置・１月ＩＬ移で
Ｏである。ｎ＝７２の場合、位置・ｎ推移は各上位ピッ
ｊ〜毎に異なる。ＳＧＡへのバイアス人力Ｉ２の結合イ
ンダクタンスは、端子２５のアナログ入力とＤＣバイア
ス入カニ、との組み合された値に応答する公式に従って
各ビット位置に適当な位相推移を与えるように物理的に
設定されている。バイアス入カニ□は、基本位相である
調整されたＡＣ電源に対して９０°位相推移している。
のアナログ入力及び（場合により）バイアス人力■２の
組み合わされた値に応答して真数又は補数の出力を与え
る。オフセット５ＧＡＯ１２Ｂ、３Ｂ、４Ｂ及び５Ｂは
、アナログ入力端子２５並びに（場合により）バイアス
入カニ、及び■２の組み合された値に応答して真数又は
補数の出力を与える。バイアス入カニ、はオフセットＳ
ＧＡの出力の位相を９０’推移させる。バイアス人力■
２はＳＧＡの出力の位相を（（２°−２−１）／２°）
Ｘ１８０°１（ｆｉ移させる。ここでｎはピッ１へ位置
である。ｎ＝ｏ、１及び２の場合、位置・１月ＩＬ移で
Ｏである。ｎ＝７２の場合、位置・ｎ推移は各上位ピッ
ｊ〜毎に異なる。ＳＧＡへのバイアス人力Ｉ２の結合イ
ンダクタンスは、端子２５のアナログ入力とＤＣバイア
ス入カニ、との組み合された値に応答する公式に従って
各ビット位置に適当な位相推移を与えるように物理的に
設定されている。バイアス入カニ□は、基本位相である
調整されたＡＣ電源に対して９０°位相推移している。
バイアス人カニ２は−（（２°−２−１）／２°）ｘ１
８０゜位相推移している。ここでＴｌはビット位置であ
る。
８０゜位相推移している。ここでＴｌはビット位置であ
る。
第７図の実施例で、ｎ＝３及びオフセット増分サンプル
間隔位相は２２．５°同相である。付加的な位相増分は
４５°の限界まで、上位桁の位置で付は加えらｈる。
間隔位相は２２．５°同相である。付加的な位相増分は
４５°の限界まで、上位桁の位置で付は加えらｈる。
各ビット位置は２個のジョセフソン自己ゲートＡＮＤラ
ッチの組並びに２個（下位ビット位置の場合は１個）の
電流注入型ジョセフソン０Ｒ−ＡＮＤ回路３１〜３５（
ビット値の真数出力を与えるため）及び３６〜３９（補
数のため）を含んでいる。真数及び補数の０Ｒ−ＡＮＤ
回路３１〜３７はピッ１〜値データ（ルック・バック）
機能を与える。真数出力０Ｒ−ＡＮＤＨｎ＆ （３１〜
３５）は、（図示していない）利用装置で用いられるデ
ィジタル変換出力真数出力を与える。ディジタル変換補
数出力は、ルック・バック０Ｒ−ＡＮＤ回路３６〜３９
から及び下４１．２の位置（図示せず）の場合はジョセ
フソン自己ゲー１− Ａ Ｎ Ｄ回路ｌ５ＧＡ−Ａの補
数出力から直接的に得られる。
ッチの組並びに２個（下位ビット位置の場合は１個）の
電流注入型ジョセフソン０Ｒ−ＡＮＤ回路３１〜３５（
ビット値の真数出力を与えるため）及び３６〜３９（補
数のため）を含んでいる。真数及び補数の０Ｒ−ＡＮＤ
回路３１〜３７はピッ１〜値データ（ルック・バック）
機能を与える。真数出力０Ｒ−ＡＮＤＨｎ＆ （３１〜
３５）は、（図示していない）利用装置で用いられるデ
ィジタル変換出力真数出力を与える。ディジタル変換補
数出力は、ルック・バック０Ｒ−ＡＮＤ回路３６〜３９
から及び下４１．２の位置（図示せず）の場合はジョセ
フソン自己ゲー１− Ａ Ｎ Ｄ回路ｌ５ＧＡ−Ａの補
数出力から直接的に得られる。
第７図は、拡張された下位の１ビット位置（余分のオフ
セラｌ〜・ビット位置は２進斂２°が割り当てられてい
る）及び上位の２ビット位ｉｆｆ ２ ”−１及び２ｒ
Ｉｌの詳細を示している。この図では、ｍ＝５である。
セラｌ〜・ビット位置は２進斂２°が割り当てられてい
る）及び上位の２ビット位ｉｆｆ ２ ”−１及び２ｒ
Ｉｌの詳細を示している。この図では、ｍ＝５である。
レジスタ１〜５中の自己ゲー１− Ａ Ｎ Ｄラッチは
、各５ＱｔＯＤによって検出された適当なアナログ入力
信号に応答して、ディジタル変換に必要なラッチされた
真数値及び補数値を与える。動作の詳細は例えばＳｐａ
ｒｇｏ外、”Ａ ＰＩＰＥＬＩＮＩＥＤ ＧＲＡＹ Ｃ
０ＤＥ−ＴＯ−ＮＡＴＵＲＡＬ ＢＩＮＡＲＹ ＤＥＣ
ＯＤＥＲＦＯＲＵＳＥ ＩＮ ＡＪＯ３［ｒ”１ｌＳＯ
Ｎ Ａ／Ｄ Ｃ０ＮＶＥＲＴＥＲ”、ＩＥＥ［Ｔｒａｎ
ｓａｃｔｉｏｎｓｏｎ Ｍａｇｎｅｔｉｃｓ、Ｖｏｌ、
ＮＡＧ−１９、Ｈａ ３ 、 Ｍａｙ１９８３、、ｐＰ
、１２５５〜１２５８を参照されたい。
、各５ＱｔＯＤによって検出された適当なアナログ入力
信号に応答して、ディジタル変換に必要なラッチされた
真数値及び補数値を与える。動作の詳細は例えばＳｐａ
ｒｇｏ外、”Ａ ＰＩＰＥＬＩＮＩＥＤ ＧＲＡＹ Ｃ
０ＤＥ−ＴＯ−ＮＡＴＵＲＡＬ ＢＩＮＡＲＹ ＤＥＣ
ＯＤＥＲＦＯＲＵＳＥ ＩＮ ＡＪＯ３［ｒ”１ｌＳＯ
Ｎ Ａ／Ｄ Ｃ０ＮＶＥＲＴＥＲ”、ＩＥＥ［Ｔｒａｎ
ｓａｃｔｉｏｎｓｏｎ Ｍａｇｎｅｔｉｃｓ、Ｖｏｌ、
ＮＡＧ−１９、Ｈａ ３ 、 Ｍａｙ１９８３、、ｐＰ
、１２５５〜１２５８を参照されたい。
紅
表１への入力は、所定のビット位置に関する基本及びオ
フセットの干渉装置のしきい値サンプリング結果、並び
に１つ下位のビット位置からのビット値である。真理値
表のアナログ−ディジタル変換結果出力は、１つ上位の
ビット位置にも供給される。この真理値表は第１図及び
第７図に示すＡ／Ｄ変換器中の全ての内部術において実
現されている。下位の終☆；１．ｉ位置は、１つ下位の
ビット位置からの入力は有しない。
フセットの干渉装置のしきい値サンプリング結果、並び
に１つ下位のビット位置からのビット値である。真理値
表のアナログ−ディジタル変換結果出力は、１つ上位の
ビット位置にも供給される。この真理値表は第１図及び
第７図に示すＡ／Ｄ変換器中の全ての内部術において実
現されている。下位の終☆；１．ｉ位置は、１つ下位の
ビット位置からの入力は有しない。
ルック・バック式のアナログ−ディジタル変換器は次の
ように動作する。
ように動作する。
ゲート電流パルスが全てのしぎい値サンプリングに並列
に供給される。（直列接続された全ての干渉装置に供給
される信号の速度を補償するためにゲート電流のあるも
のには遅延が用いられることがある）信号はルック・バ
ック論理チェインを伝播し、直列接続中の各ビット位置
毎にＡ／Ｄ出力を決定する。これは非常に高速の直列リ
ップルであることに注意されたい。
に供給される。（直列接続された全ての干渉装置に供給
される信号の速度を補償するためにゲート電流のあるも
のには遅延が用いられることがある）信号はルック・バ
ック論理チェインを伝播し、直列接続中の各ビット位置
毎にＡ／Ｄ出力を決定する。これは非常に高速の直列リ
ップルであることに注意されたい。
Ａ／Ｄ変換器の感度は、２°及び２１のビット桁位置の
両者に２個の干渉装置を用いることによって、２の因子
だけ増大される（出方に１ピツ１〜を付加するのと同じ
）。オフセット干渉装置は基本干渉装置に対して位相が
９０’ずれている。２゜オフセット干渉装置からの結果
を用いれば、ビット１よりも下位のピッ１−に関する出
方が計算される。
両者に２個の干渉装置を用いることによって、２の因子
だけ増大される（出方に１ピツ１〜を付加するのと同じ
）。オフセット干渉装置は基本干渉装置に対して位相が
９０’ずれている。２゜オフセット干渉装置からの結果
を用いれば、ビット１よりも下位のピッ１−に関する出
方が計算される。
ルック・バックＡ／Ｄ変換器は全てのしきい値に関して
並列にデータをサンプルするが、最下位ピッ１−から最
上位ビットへ直列にルック・バック符号器によってしき
い値を高速に解析する。
並列にデータをサンプルするが、最下位ピッ１−から最
上位ビットへ直列にルック・バック符号器によってしき
い値を高速に解析する。
［発明の効果］
本発明のルック・バック技術の利点は、公差が緩くなる
こと、即ち回路のｆＩｗ成に従来と同じ品質の部品を用
いたとき、より大きな精度又はより速い速度が得られる
ことである。
こと、即ち回路のｆＩｗ成に従来と同じ品質の部品を用
いたとき、より大きな精度又はより速い速度が得られる
ことである。
他の利点は、遷移の影響を最小限に保つためにグレイ符
号に頼ることなしに、出方を直接に２進符号または他の
所望の符号で表現しうろことである。
号に頼ることなしに、出方を直接に２進符号または他の
所望の符号で表現しうろことである。
また本発明は、通常のスイッチングによる遷移ハツシュ
が最も存在しそうにない位相パターン中の位置における
各ビット位置のサンプリングを可能にする。
が最も存在しそうにない位相パターン中の位置における
各ビット位置のサンプリングを可能にする。
第１図は本発明の良好な実施例の概略図、第２図はサン
プリング期間を示すクロック・パルス給電タイミング図
、 第３図は制御電流の位相図、 第４図は第１図の実施例の実現に有用な５ＱＵＩＤの概
略図、 第５図は５ＱＵＩＤのしぎい値開線の多重ローブを示す
図、 第６図は第５図の値ＩＳに示すようにバイアスされた５
ＱＵＩＤの電圧出力の図、 第７図は第１図の良好な実施例を、高位ビット位置２ｍ
−１及び２ＩＩ＋並びに下位ビット位置２°を付加する
ように拡張した回路の図である。
プリング期間を示すクロック・パルス給電タイミング図
、 第３図は制御電流の位相図、 第４図は第１図の実施例の実現に有用な５ＱＵＩＤの概
略図、 第５図は５ＱＵＩＤのしぎい値開線の多重ローブを示す
図、 第６図は第５図の値ＩＳに示すようにバイアスされた５
ＱＵＩＤの電圧出力の図、 第７図は第１図の良好な実施例を、高位ビット位置２ｍ
−１及び２ＩＩ＋並びに下位ビット位置２°を付加する
ように拡張した回路の図である。
Claims (1)
- 【特許請求の範囲】 アナログ入力信号に応答して複数のアナログしきい値に
関して設定可能な順序付けられたビット位置を持ち、ア
ナログ入力手段に接続されたベース・サンプリング・レ
ジスタと、 アナログ入力信号に応答して複数のアナログしきい値に
関して設定可能な順序付けられたビット位置を持ち、ア
ナログ入力手段に接続されたオフセット・サンプリング
・レジスタと、 」；記ベース・サンプリング・レジスタに接続されたベ
ース・サンプリング制御手段と、」二記オフセット・サ
ンプリング・レジスタに接続され、上記ベース・サンプ
リング制御手段と位相がずわた、オフセット・サンプリ
ングｔｆＩＪ御手段と、 上記ページ・サンプリング・レジスタ及びオフセラ１〜
・サンプリング・レジスタに接続され、上記ベース・サ
ンプリング・レジスタ及びオフセット・サンプリング・
レジスタのしきい値の設定並びに各々の下位ビット位置
からの出力信号に応答して、ビット位置に基き、各々の
１．つ下位のビット位置のビット値の関数として、各々
の１つ下位のビット位置及び上記ベース・サンプリング
・レジスタの複合値、又は各々の１つ下位のビット位置
及び上記オフセット・サンプリング・レジスタの複合値
を順次に符号化する手段とを有するアナログ−ディジタ
ル変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US536429 | 1983-09-27 | ||
| US06/536,429 US4551704A (en) | 1983-09-27 | 1983-09-27 | Look-back analog to digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6079828A true JPS6079828A (ja) | 1985-05-07 |
| JPS649772B2 JPS649772B2 (ja) | 1989-02-20 |
Family
ID=24138467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098936A Granted JPS6079828A (ja) | 1983-09-27 | 1984-05-18 | アナログ−デイジタル変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4551704A (ja) |
| EP (1) | EP0135671B1 (ja) |
| JP (1) | JPS6079828A (ja) |
| CA (1) | CA1209267A (ja) |
| DE (1) | DE3485079D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214726A (ja) * | 1986-03-11 | 1987-09-21 | テイア−ルダブリユ− インコ−ポレ−テツド | 両方向計数器を有する超伝導アナログ−デジタル変換器 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4646060A (en) * | 1984-09-07 | 1987-02-24 | Trw Inc. | Superconducting analog-to-digital converter with bidirectional counter |
| JP2700649B2 (ja) * | 1987-11-24 | 1998-01-21 | 科学技術振興事業団 | 超伝導アナログ・デジタル変換器 |
| EP0320100A2 (en) * | 1987-12-05 | 1989-06-14 | Stc Plc | A/D converters |
| US4856099A (en) * | 1988-08-25 | 1989-08-08 | Hypres, Incorporated | Ultrafast analog to digital converters |
| US4983971A (en) * | 1989-06-29 | 1991-01-08 | Westinghouse Electric Corp. | Josephson analog to digital converter for low-level signals |
| US6878454B1 (en) * | 2003-12-05 | 2005-04-12 | Univation Technologies, Llc | Polyethylene films |
| US8571614B1 (en) | 2009-10-12 | 2013-10-29 | Hypres, Inc. | Low-power biasing networks for superconducting integrated circuits |
| US10222416B1 (en) | 2015-04-14 | 2019-03-05 | Hypres, Inc. | System and method for array diagnostics in superconducting integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132066A (en) * | 1975-05-13 | 1976-11-16 | Mitsubishi Electric Corp | A-d converter |
| JPS5323553A (en) * | 1976-08-18 | 1978-03-04 | Toshiba Corp | Encoder circu it |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3196427A (en) * | 1960-11-14 | 1965-07-20 | Thompson Ramo Wooldridge Inc | Superconductive analog to digital converter |
| US3949395A (en) * | 1974-08-28 | 1976-04-06 | International Business Machines Corporation | Successive-approximation analog-to-digital converter using Josephson devices |
| US3983419A (en) * | 1974-12-31 | 1976-09-28 | International Business Machines - Ibm | Analog waveform transducing circuit |
| US4315255A (en) * | 1980-10-27 | 1982-02-09 | The United States Of America As Represented By The Secretary Of The Navy | Multiple-quantum interference superconducting analog-to-digital converter |
| US4509037A (en) * | 1981-06-12 | 1985-04-02 | Gould Inc. | Enhanced delta modulation encoder |
-
1983
- 1983-09-27 US US06/536,429 patent/US4551704A/en not_active Expired - Fee Related
-
1984
- 1984-04-06 CA CA000451439A patent/CA1209267A/en not_active Expired
- 1984-05-18 JP JP59098936A patent/JPS6079828A/ja active Granted
- 1984-05-28 EP EP84106060A patent/EP0135671B1/en not_active Expired - Lifetime
- 1984-05-28 DE DE8484106060T patent/DE3485079D1/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132066A (en) * | 1975-05-13 | 1976-11-16 | Mitsubishi Electric Corp | A-d converter |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214726A (ja) * | 1986-03-11 | 1987-09-21 | テイア−ルダブリユ− インコ−ポレ−テツド | 両方向計数器を有する超伝導アナログ−デジタル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4551704A (en) | 1985-11-05 |
| CA1209267A (en) | 1986-08-05 |
| EP0135671B1 (en) | 1991-09-18 |
| EP0135671A3 (en) | 1989-01-25 |
| JPS649772B2 (ja) | 1989-02-20 |
| DE3485079D1 (de) | 1991-10-24 |
| EP0135671A2 (en) | 1985-04-03 |
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