JP3645521B2 - 超電導体を用いたアナログ−デジタル変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、超電導体を用いたアナログ−デジタル変換器に関する。
【０００２】
【従来の技術】
超電導体を配線等に用いて種々の回路を実現する超電導エレクトロニクスは、非常に高速の機能回路を実現できる。超電導体を用いてアナログ／デジタル変換器を実現する場合、例えば IEEE Transactions on Applied Superconductivity, Volume 1,1991,p3 に掲載されているようなＱＯＳ型比較器が用いられる。
【０００３】
ＱＯＳ型比較器は、クロックが注入された時の入力電流の値に依存して出力信号が“１”，“０”のいずれかの値をとる比較器であり、１個でバイナリ符号の１ビットを表現できるという特徴がある。並列比較型（フラッシュ型）アナログ−デジタル変換器を構成する場合、従来の半導体を用いた電子回路では、アナログ−デジタル変換出力のビット数をＮとして２N 個の比較器を必要としたのに対し、超電導配線によるＱＯＳ比較器を用いると、Ｎ個の比較器で済むため、特にＮが大きい場合、アナログ−デジタル変換器全体の回路規模は大きく削減されるという利点がある。
【０００４】
【発明が解決しようとする課題】
ＱＯＳ型比較器のような超電導体を用いた比較器では、超電導ループ内のインダクタンスがある値より大きい場合に、出力の値が不確定となる状態が存在することが指摘されている。このような出力不確定状態が存在すると、比較器としての精度が低下してしまい、ＱＯＳ型比較器を用いて構成されるフラッシュ型アナログ−デジタル変換器の変換精度が低下する。
【０００５】
超電導体材料は、一般にインダクタンスの小さな金属系材料のニオブが用いられる。一方、ＹＢａＣｕＯなどの酸化物系の高温超電導材料は、ニオブに比べて動作温度を高くできるので、冷却にかかる費用を安価にできる反面、配線として用いた場合、インダクタンス値が大きくなる。また、高温超電導体で良好な接合特性が得られているランプエッジ型接合は、その特有の構造のために余分なインダクタンスができてしまう。
【０００６】
高温超電導体では、出力不確定状態がなくなる程度の小さなインダクタンス値で、ＱＯＳ型比較器を作製することは困難である。例えば、ＹＢａＣｕＯの典型的なインダクタンス値を代入すると、出力不確定状態となる入力電流の領域は、アナログ−デジタル変換器のサンプリングレートが比較的低速の場合でも、出力“０”の状態に対して１０〜３０％生じる。サンプリングレートを高くすると、出力不確定状態となる入力電流の領域はさらに増加することが見込まれ、高速なアナログ／デジタル変換器の実現は非常に困難になる。
【０００７】
このような事情から、従来では超電導体を用いたアナログ−デジタル変換器を製作する場合には、比較器の出力不確定状態が存在しない程度にインダクタンス値の小さい冷却費用の高価な超電導体材料を用いる方向で研究開発が進められている。従って、アナログ−デジタル変換器の低価格化が難しいという問題点がある。
【０００８】
本発明は、インダクタンス値の大きな高温超電導体を用いた場合のように比較器の出力不確定状態が存在しても高精度を実現できるアナログ−デジタル変換器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る超電導体を用いて構成されるアナログ−デジタル変換器は、入力電流を複数の経路に分配する分配回路と、分配された入力電流を受け、クロック注入時の入力電流の値に依存して出力が第１及び第２の値のいずれかの値をとる複数の比較器と、これら比較器の出力側にそれぞれ設けられ、クロックが注入される毎に該比較器の出力が第１及び第２の値を交互に繰り返す期間には第１の値を出力し、それ以外の期間には該比較器の出力の値をそのまま出力してアナログ−デジタル変換出力とする出力回路とを具備する。
【００１０】
本発明によると、比較器の出力不確定状態が補償されることによって、高温超電導体のようなインダクタンスの大きい超電導体を用いた場合にも、精度の高いアナログ−デジタル変換器が実現される。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。まず、本実施形態のアナログ−デジタル変換器で用いるＱＯＳ型比較器について述べる。
ＱＯＳ型比較器は、例えば図１に示すような構成を有する。記号Ｌは、超電導配線のインダクタンス、記号Ｊは、ジョセフソン接合のような接合をそれぞれ表す。このようなＱＯＳ型比較器は、一般に図１中の点線内の超電導ループにあるインダクタンスＬ１〜Ｌ３の値Ｌと、接合Ｊ２の臨界電流Ｉｃの積であるＬＩｃ積がある値（ほぼ０．５Φ0）より十分小さくなるように設計される。ここで、Φ＝２．０７×１０-15Ｗｂである。雑音が回路動作に影響しないように、Ｉｃは通常１００μＡ以上となるように設計されるため、それに合わせてインダクタンスＬの値は選定される。
図１に示したＱＯＳ型比較器の動作原理は、次の通りである。
まず、入力電流に対する振る舞いについて述べる。図２（ａ）に示すように、ＱＯＳ型比較器に入力電流が注入されると、接合Ｊ２及びＪ３に流れる電流が増える。入力電流を増やすと、接合Ｊ２がオンとなって図１中の点線内の超電導ループ内に１個の磁束量子が入り、図２（ｂ）に示すように周回電流が流れる。この状態では、接合Ｊ３には図２（ａ）の状態とは逆向きである上向きの電流が流れる。入力電流をさらに増やすと、接合Ｊ２及びＪ３に流れる電流も増えてゆき、やがて接合Ｊ２が再びオンになることで、超電導ループ内にさらに１個の磁束量子が入る。この状態では、接合Ｊ３に流れる電流は再び上向きとなる。このように超電導ループ内に磁束量子が入ることによって接合Ｊ２に流れる電流は、接合Ｊ２に臨界電流Ｉｃを越えないように調整される。
【００１２】
このような動作により、接合Ｊ３に流れる電流は図３に示すように入力電流に関して周期的に応答する。すなわち、入力電流の増加に対して、接合Ｊ３に流れる電流は、図２（ａ）のように徐々に増加する状態と、図２（ｂ）のように周回電流により向きが反転する状態を交互に繰り返す。入力電流の周期、つまり入力電流の増加に伴う図２（ａ）と図２（ｂ）の１回の状態遷移を出力の１ビットに割り当てることにより、ＱＯＳ型比較器１個でアナログ−デジタル変換器の出力であるバイナリ符号の１ビットを表現することができる。
【００１３】
次に、クロックの注入に対する動作について述べる。図１のようにＱＯＳ型比較器にクロックが注入されると、接合Ｊ７がオンとなって、図４（ａ）のように接合Ｊ７→Ｊ６→Ｊ３の向きに電流が流れる。このとき、接合Ｊ３と接合Ｊ６はいずれか一方がオンとなる。接合Ｊ６がオンとなった場合は、何も出力しない。この何も出力しない状態を出力“０”とする。図５（ａ）に、出力“０”の状態での接合Ｊ７，Ｊ６，Ｊ３，Ｊ２のスイッチングの様子を示す。図５（ａ）において横軸は時間、縦軸は電圧（ｍＶ）を表す。
【００１４】
一方、接合Ｊ３がオンとなると、その直後、図４（ｂ）に示すように磁束量子が出力されると同時に、インダクタンスＬ１と接合Ｊ２，Ｊ３で形成される超電導ループ内に磁束量子が入り、周回電流が流れる。その後、図４（ｃ）のように接合Ｊ２がオンとなって、元の状態に戻る。このように接合Ｊ３がオンとなって、磁束量子が出力された状態を出力“１”とする。図５（ｂ）には、出力“１”の状態での接合Ｊ７，Ｊ６，Ｊ３，Ｊ２のスイッチングの様子を示す。図５（ｂ）においては、第５図（ａ）と同様に横軸は時間、縦軸は電圧（ｍＶ）を表す。
【００１５】
接合Ｊ３と接合Ｊ６のいずれがオンになるか、すなわち出力が“１”になるか“０”になるかは、入力電流の値によって決まる。従って、入力電流の値に応じて出力が“１”，“０”のいずれかの値をとる比較器の動作が実現される。
【００１６】
次に、バイアス電流に関して述べる。図１に示したようにＱＯＳ型比較器にバイアス電流を注入すると、クロックが入力されたときに接合Ｊ３がオンになりやすくなるため、出力“１”の状態となる入力電流の領域が増える。バイアス電流の値を調節することで、出力“０”の状態と出力“１”の状態となる入力電流の領域を等しくし、精度を上げることができる。
【００１７】
上述したようなＱＯＳ型比較器は、従来の技術の項で述べたように、インダクタンスＬ（Ｌ１，Ｌ２，Ｌ３）の値が大きいと、出力の不確定状態が存在する。以下、ＱＯＳ型比較器の出力不確定状態の発生メカニズムについて述べる。
インダクタンスＬの値が大きい場合、ある入力電流に対して、図４（ｂ）の状態において接合Ｊ２がオンとならない状態が存在する。接合Ｊ２がオンとならない場合は、図２（ｂ）に示したように元の状態に比べて磁束量子が１個多く保持される。この状態では、接合Ｊ３に流れる電流の向きは図２（ｂ）中では上向きとなる。この状態で次のクロックが入力されたときは、接合Ｊ３がオンとならずに、接合Ｊ６がオンとなるため、比較器からは何も出力されない。つまり、１個目のクロックが入力されたときには、比較器は出力を発生するが、磁束量子が保持されてしまうために、２個目のクロックが入力されたときは、出力を発生しない。
【００１８】
このような状態となる入力電流に対しては、ＱＯＳ型比較器の出力が“１”であるか、“０”であるかが不確定となる。この出力不確定状態での接合のスイッチングの様子をさらに詳しく説明する。磁束量子が１個多く保持されている状態では、図２（ｂ）に示したようにＪ３→Ｊ２→Ｌ１の向きに周回電流が流れているので、接合Ｊ３は上向きの電流が流れている。
【００１９】
この状態でクロックが注入されると、接合Ｊ６がオンとなる。クロックに基づく電流は、図６（ａ）のように接合Ｊ３だけでなく、接合Ｊ２にも流れる。周回電流とクロックに基づく電流が重なって、接合Ｊ２がオンとなり、超電導ループ内の磁束量子が１個減る。磁束量子は出力されずに、図６（ｂ）のように元の状態に戻る。さらに、クロックが入力されると磁束量子を出力し、図２（ｂ）の状態になる。これら一連の動作を繰り返すので、ＱＯＳ型比較器の出力は図７に示すようにクロック毎に“１”と“０”を繰り返して不確定な状態となる。図７において、横軸は時間、縦軸は電圧（ｍＶ）を表す。入力電流の値を増加させた場合は、図８に示すように出力“１”の状態から出力“０”の状態への遷移期間に、このような出力不確定状態が発生する。
【００２０】
一方、図１に示したＱＯＳ型比較器における入力電流周期（図３参照）は、インダクタンスＬ１の値に反比例する。インダクタンスＬ１を特に入力インダクタンスと呼ぶことにする。入力インダクタンスＬ１の値を２ｍ -1 倍にすると、同じ入力電流の値に対して入力電流周期は１／２m-1 となるので、比較器の出力の重みは１／２m-1 となる。すなわち、あるＬ１の値を持つ比較器の出力をアナログ−デジタル変換出力の最上位ビットとすると、Ｌ１の値を２m-1 倍にした比較器の出力はアナログ−デジタル変換出力の上位からｍビット目となる。しかし、Ｌ１の値を増やすと前述したように、出力の不確定状態が存在する。仮に超電導体にニオブ材料を用いたとしても、ＱＯＳ型比較器の出力不確定状態無しでＬ１の値を４倍以上にすることは困難である。
【００２１】
このような問題を解決するため、本発明の実施形態ではＱＯＳ型比較器の出力側に、出力不確定状態の期間、つまり比較器の出力がクロックの注入毎に“０”と“１”を交互に繰り返す期間に、強制的に“１”を出力する出力回路を付加する。
前述したように、ＱＯＳ型比較器に磁束量子が１個多く保持されている状態においてクロックを入力すると、ＱＯＳ型比較器は出力を発生せずに元の状態に戻る。従って、ＱＯＳ型比較器の出力不確定な状態となる入力電流に対して、クロック毎に出力は“１”と“０”を繰り返す。このようにＱＯＳ型比較器の出力がクロックの注入毎に“１”と“０”を繰り返す出力不確定状態の期間では、ＱＯＳ型比較器器の後段の出力回路で強制的に“１”を出力することにより、出力は“１”に確定する。
【００２２】
従って、高温超電導体を用いた場合のようにインダクタンスが大きくとも、精度の良いＱＯＳ型比較器を用いたフラッシュ型アナログ−デジタル変換器を実現できる。また、図１中のインダクタンスＬ１の値を大きくして、入力電流周期を短くしたＱＯＳ型比較器を実現することも容易に可能となる。以下に、出力回路を含めたＱＯＳ型比較器の周辺回路について、具体的な実施形態を説明する。
【００２３】
（第１の実施形態）
本発明の第１の実施形態によると、ＱＯＳ型比較器に対して、通常のクロックに加えてＱＯＳ型比較器をリセットするためのリセットクロックを注入する回路が付加され、さらにＱＯＳ型比較器の後段に、クロックが注入された後に次のクロックが注入されるまでの間にＱＯＳ型比較器から１個以上磁束量子が入力されたときは、磁束量子を１個だけ出力する出力回路が付加される。
【００２４】
具体的には、図９に示すようにＱＯＳ型比較器１のクロック注入側に二逓倍器２が挿入され、さらにＱＯＳ型比較器１の後段に出力回路として破壊読み出しレジスタ３が付加される。ＱＯＳ型比較器１は、図１に示した通りの構成であるとする。
【００２５】
二逓倍器２は、１個の磁束量子の入力に対し、１個の磁束量子を出力した後にさらにもう１個の磁束量子を出力する回路である。すなわち、二逓倍器２はＱＯＳ型比較器１に通常のクロックを注入した後に、さらにリセットクロックを注入する。二逓倍器２は、例えば図１０に示されるように、入力された第１のクロックを二分岐する分岐器２１と、二分岐された一方のクロックを一定時間だけ遅延させる遅延器２２、及び二分岐された他方のクロックと遅延器２２で遅延されたクロックを合成して第２のクロックとして出力する合成器２３から構成される。
【００２６】
保持していたデータをそのまま読み出すと共に、保持していたデータが消滅（破壊）することを破壊読み出し（destructive read out）と呼ぶ。本実施形態で用いる破壊読み出しレジスタ３は、入力として磁束量子を扱い、磁束量子が１回以上連続して入力されても、読み出し用クロックが注入されたときに磁束量子を１個だけ出力し、初期状態に戻る素子である。破壊読み出しレジスタ３には、二逓倍器２でリセットクロックが生成されていないクロック（第１のクロック）が読み出し用クロックとして注入される。
【００２７】
図１２には、出力不確定状態において図９のように二逓倍器２及び破壊読み出しレジスタ３を付加したときの図１中の接合Ｊ７，Ｊ６，Ｊ３，Ｊ２のスイッチングと、破壊読み出しレジスタ３に注入されるクロック及びレジスタ３の出力の様子を示す。図１２において横軸は時間、縦軸は電圧（ｍＶ）を表す。接合Ｊ７は、二逓倍器２からのクロックによりスイッチングされる。図１２中の接合Ｊ７のスイッチング波形に示されるように、図５や図７中に示した本来のクロックに続けて、リセットクロックがさらに注入される点がこれまでの説明と異なる。
【００２８】
接合Ｊ３及びＪ６は、クロックが注入される毎に交互にオンとなる。例えば、本来のクロックが注入されたときは接合Ｊ３がオンとなり、このときＱＯＳ型比較器１の出力状態は“１”となる。リセットクロックが注入されたときは、接合Ｊ６がオンとなり、このときＱＯＳ型比較器１の出力状態は“０”となる。このように、ＱＯＳ型比較器１の出力状態は“１”と“０”を繰り返す。
【００２９】
破壊読み出しレジスタ３には、二逓倍器２を通す前の第１のクロック（図１２中のＤのクロック）が読み出し用クロックとして注入され、第１のクロックが注入されてから次の第１のクロックが注入されるまでの間に、ＱＯＳ型比較器１から一度以上“１”が入力されていれば、破壊読み出しレジスタ３から“１”が出力される（図１２中のＤの出力）。破壊読み出しレジスタ３にクロックが注入されてから、次のクロックが注入されるまでの間にＱＯＳ型比較器１が“１”を出力する回数は、入力電流が図８における“０”状態に対応する値では０回、“１”状態では２回、出力不確定状態では１回となる。これによって、破壊読み出しレジスタ３の出力で見ると、ＱＯＳ型比較器１の出力不確定状態が補償されている。
【００３０】
（第２の実施形態）
本発明の第２の実施形態では、ＱＯＳ型比較器の後段に、２回クロックが入力されると１回だけクロックを出力する回路と、クロックが入力されてから次のクロックが注入されるまでの間に１回以上磁束量子が入力されたときは、磁束量子を１個だけ出力する出力回路が付加される。
【００３１】
具体的には、図１３に示すように出力回路を構成する破壊読み出しレジスタ３のクロック注入側に、磁束量子が２度注入されると、磁束量子を１度出力する二分周器４が挿入される。二分周器４では、入力されるクロック（第１のクロック）のクロック周波数を１／２倍したクロック（第３のクロック）が生成され、ＱＯＳ型比較器１には二分周器４で分周される前のクロック（第１のクロック）が注入される。
【００３２】
図１４には、出力不確定状態において図１３のように二分周器４及び破壊読み出しレジスタ３を付加したときの図１中の接合Ｊ７，Ｊ６，Ｊ３，Ｊ２のスイッチングと、破壊読み出しレジスタ３に注入されるクロック及びレジスタ３の出力の様子を示す。図１４において、横軸は時間、縦軸は電圧（ｍＶ）を表す。接合Ｊ７は、第１のクロックによりスイッチングされる。接合Ｊ３及びＪ６は、クロックが注入される毎に交互にオンとなる。例えば、本来のクロックが注入されたときは接合Ｊ３がオンとなり、このときＱＯＳ型比較器１の出力状態は“１”となる。ＱＯＳ型比較器１の出力状態は、接合Ｊ３がオンのとき“１”、接合Ｊ６がオンのとき“０”となる。
【００３３】
破壊読み出しレジスタ３は、ＱＯＳ型比較器１に注入される第１のクロックの２倍の周期を持つ第３のクロック（図１４中のＤのクロック）が二分周器４から注入され、この第３のクロックが注入されたときだけＱＯＳ型比較器１の出力を読み出す（図１４中のＤの出力）。破壊読み出しレジスタ３に第３のクロックが注入されてから、次の第３のクロックが注入されるまでの間に、ＱＯＳ型比較器１は“０”と“１”を一度ずつ出力する。従って、第１の実施形態と同様に、破壊読み出しレジスタ３からは“１”のみが出力され、破壊読み出しレジスタ３の出力においては、ＱＯＳ型比較器１の出力不確定状態が補償されていることになる。
【００３４】
（第３の実施形態）
本発明の第３の実施形態によると、ＱＯＳ型比較器の後段にＱＯＳ型比較器の現在の出力と１クロック前の出力との論理和を出力する出力回路が付加される。
【００３５】
具体的には、図１５に示すようにＱＯＳ型比較器１の出力は分岐器５により二分岐される。分岐器５の一方の出力はシフトレジスタ６を介して論理和ゲート７の一方の入力端に供給され、他方の出力は論理和ゲート７の他方の入力端に直接入力される。シフトレジスタ６には、シフトクロックとしてＱＯＳ型比較器１に注入されるクロックと同一クロックが供給される。論理和ゲート７は、ＱＯＳ型比較器１に注入されるクロックと同一クロックが供給された時点での論理和を出力する。
【００３６】
図１６に、出力不確定状態において図１中の接合Ｊ７，Ｊ６，Ｊ３，Ｊ２のスイッチングと、論理和ゲート７の入力クロック及び出力（図１６中のＯＲのクロック及び出力）を示す。論理和ゲート７からはＱＯＳ型比較器１の出力とこれをシフトレジスタ６によって１クロック分（クロック周期）だけ遅延した出力との論理和が出力される。すなわち、ＱＯＳ型比較器１の出力が“０”と“１”の繰り返しの場合、論理和ゲート７は同一出力（“１”）を繰り返し出力する。従って、論理和ゲート７からはＱＯＳ型比較器１の出力状態“１”のみが出力されることにより、ＱＯＳ型比較器１の出力不確定状態が補償される。
【００３７】
（第４の実施形態）
図１７は、図９に示した第１の実施形態を一般化した構成を示しており、ＱＯＳ型比較器に対して、通常のクロックに加えてｎ−１個のリセットクロックを注入する回路が付加され、さらにＱＯＳ型比較器の後段に、クロックが注入された後に次のクロックが注入されるまでの間にＱＯＳ型比較器からｎ個以上磁束量子が入力されたときは、磁束量子を１個だけ出力する出力回路が付加される。
【００３８】
具体的には、ＱＯＳ型比較器１１のクロック注入側にｎ逓倍器１２（ｎは２以上の整数）が挿入され、さらにＱＯＳ型比較器１１の後段に出力回路を構成する破壊読み出しレジスタ１３が付加される。ＱＯＳ型比較器１１は、図１に示した通りの構成であるとする。
【００３９】
（第５の実施形態）
図１８は、図１３に示した第２の実施形態を一般化した構成を示しており、ＱＯＳ型比較器の後段に、ｎ回クロックが入力されると１回だけクロックを出力する回路と、クロックが入力されてから次のクロックが注入されるまでの間にｎ回以上磁束量子が入力されたときは、磁束量子を１個だけ出力する出力回路が付加される。
【００４０】
具体的には、出力回路を構成する破壊読み出しレジスタ１３のクロック注入側に、入力されるクロック（第１のクロック）のクロック周波数を１／ｎ倍したクロックを生成するｎ分周器１４が挿入され、ＱＯＳ型比較器１１にはｎ分周器１４で分周される前のクロックが注入される。
【００４１】
（第６の実施形態）
図１９には、図１５に示した第３の実施形態を一般化した構成を示す。ＱＯＳ型比較器の後段にＱＯＳ型比較器の現在の出力とｎ−１クロック前までの出力との論理和を出力する出力回路が付加される。
【００４２】
具体的には、ＱＯＳ型比較器１１の出力は分岐器１５によりｎ分岐される。分岐器１５のｎ個の出力は、段数が順次１個ずつ異なる複数のシフトレジスタ１６を介して論理和ゲート１７に入力される。シフトレジスタ１６には、ＱＯＳ型比較器１１に注入されるクロックと同一クロックがシフトクロックとしてそれぞれ供給される。論理和ゲート１７は、ＱＯＳ型比較器１１に注入されるクロックと同一クロックが供給された時点での論理和を出力する。
上述した第４〜第６の実施形態によっても、第１〜第３の実施形態と同様の原理に基づいて、ＱＯＳ型比較器１１の出力不確定状態が補償されることは明らかである。
【００４３】
次に、第１〜第６の実施形態で説明した出力不確定状態の補償を行ったＱＯＳ型比較器を用いたフラッシュ型アナログ−デジタル変換器の実施形態について説明する。
【００４４】
（第７の実施形態）
図２０に、本発明の第７の実施形態に係るフラッシュ型アナログ−デジタル変換器を示す。アナログ入力電流は、Ｎ個の抵抗Ｒ１０１〜Ｒ１０Ｎからなる分配回路によりＮ個の経路に等分配されてＮ個のＱＯＳ型比較器１０１〜１０Ｎに入力される。ＱＯＳ型比較器１０１〜１０Ｎの出力は、第１〜第６の実施形態で説明した出力回路２０１〜２０Ｎを介して、Ｎビットのアナログ−デジタル変換出力として取り出される。出力回路２０１の出力は最上位ビット（ＭＳＢ）とし、出力回路２０ｍ（ｍ＝２，３，Ｎ）の出力は上位からｍビット目の出力とする（出力回路２０Ｎの出力は最下位ビット（ＬＳＢ））。
【００４５】
ここで、ＱＯＳ型比較器２０１〜２０Ｎ内の図１中に示した入力インダクタンスＬ１の値については、図２１（ａ）に示すようにアナログ−デジタル変換出力の最上位ビットに対応するＱＯＳ型比較器２０１内のＬ１の値をＬ１＝Ｌ０ とすると、図２１（ｂ）に示すようにアナログ−デジタル変換出力の上位からｍビット目に対応するＱＯＳ型比較器２０ｍ内のＬ１の値をＬ１＝２m-1 Ｌ０ とする。すると、アナログ−デジタル変換出力の最上位ビットに対応するＱＯＳ型比較器２０１の入力電流周期に対して、アナログ−デジタル変換出力の上位からｍビット目に対応するＱＯＳ型比較器２０ｍの入力電流周期は２m-1 倍となる。
【００４６】
このような構成により、出力回路２０１〜２０Ｎの出力からＮビットのアナログ−デジタル変換出力を得ることができる。
【００４７】
（第８の実施形態）
図２２は、本発明の第８の実施形態に係るフラッシュ型アナログ−デジタル変換器であり、アナログ入力電流がＮ個のインダクタＬ１０１〜Ｌ１０Ｎからなる分配回路によりＮ個の経路に等分配されてＮ個のＱＯＳ型比較器１０１〜１０Ｎに入力される点が第７の実施形態と異なる。ＱＯＳ型比較器２０１〜２０Ｎ内の図１中に示した入力インダクタンスＬ１の値については、第７の実施形態と同様に設定される。
【００４８】
以上述べたように、本発明の実施形態によればインダクタンスの大きい高温超電導体を用いた場合のＱＯＳ型比較器の出力不確定状態を補償して高精度のアナログ−デジタル変換を実現することができ、ニオブ材料に比べて冷却の費用を大幅に安価にすることが可能となる。また、ＱＯＳ型比較器の出力不確定状態の補償を小規模な回路によって実現できるため、プロセス技術が未成熟な高温超電導体に適している。さらに、アナログ−デジタル変換精度が向上し、特に静特性（低周波入力、低速サンプリング）では誤差が非常に小さいことが期待でき、超電導体としてニオブ材料を用いた場合に応用しても、アナログ−デジタル変換精度が上がる可能性がある。
【００４９】
【発明の効果】
以上説明したように、本発明によれば超電導体を用いたアナログ−デジタル変換器において、比較器の出力不確定状態を補償して高精度のアナログ−デジタル変換を実現することができる。
【図面の簡単な説明】
【図１】ＱＯＳ型比較器の一例の構成を示す回路図
【図２】ＱＯＳ型比較器の基本動作を説明する図
【図３】ＱＯＳ型比較器の入力電流に対する周期的応答を示す図
【図４】ＱＯＳ型比較器のクロックに対する動作の遷移を説明する図
【図５】ＱＯＳ型比較器の出力“１”及び“０”の状態での各接合のスイッチングの様子を示す図
【図６】ＱＯＳ型比較器の出力不確定状態の動作原理について説明する図
【図７】ＱＯＳ型比較器の出力不確定状態が生じるときの各接合のスイッチングの様子を示す図
【図８】ＱＯＳ型比較器の出力不確定状態の発生の様子を示す図
【図９】本発明の第１の実施形態に係るＱＯＳ型比較器の出力不確定状態を補償する回路の構成図
【図１０】二逓倍器の具体的な構成例を示す図
【図１１】破壊読み出しレジスタの具体的な構成を示す図
【図１２】同実施形態におけるＱＯＳ型比較器の出力不確定状態が生じるときの各接合のスイッチングの様子と破壊読み出しレジスタの動作を示す図
【図１３】本発明の第２の実施形態に係るＱＯＳ型比較器の出力不確定状態を補償する回路の構成図
【図１４】同実施形態におけるＱＯＳ型比較器の出力不確定状態が生じるときの各接合のスイッチングの様子と破壊読み出しレジスタの動作を示す図
【図１５】本発明の第３の実施形態に係るＱＯＳ型比較器の出力不確定状態を補償する回路の構成図
【図１６】同実施形態におけるＱＯＳ型比較器の出力不確定状態が生じるときの各接合のスイッチングの様子とＯＲ回路の動作を示す図
【図１７】第１の実施形態を一般化した本発明の第４の実施形態に係るＱＯＳ型比較器の出力不確定状態を補償する回路の構成図
【図１８】第２の実施形態を一般化した本発明の第５の実施形態に係るＱＯＳ型比較器の出力不確定状態を補償する回路の構成図
【図１９】第３の実施形態を一般化した本発明の第６の実施形態に係るＱＯＳ型比較器の出力不確定状態を補償する回路の構成図
【図２０】本発明の第７の実施形態に係るアナログ−デジタル変換器の構成を示す図
【図２１】同実施形態における最上位ビット及び上位からｍビット目のＱＯＳ型比較器の入力インダクタンスについて説明する図
【図２２】本発明の第８の実施形態に係るアナログ−デジタル変換器の構成を示す図
【符号の説明】
１…ＱＯＳ型比較器
２…二逓倍器
３…破壊読み出しレジスタ
４…二分周器
５…分岐器
６…シフトレジスタ
７…論理和ゲート
１１…ＱＯＳ型比較器
１２…ｎ逓倍器
１３…破壊読み出しレジスタ
１４…ｎ分周器
１５…分岐器
１６…シフトレジスタ
１７…論理和ゲート
１０１〜１０Ｎ…ＱＯＳ型比較器
２０１〜２０Ｎ…出力回路
Ｒ１０１〜Ｒ１０Ｎ…分配用抵抗
Ｌ１０１〜Ｌ１０Ｎ…分配用インダクタ
【発明の属する技術分野】
本発明は、超電導体を用いたアナログ−デジタル変換器に関する。
【０００２】
【従来の技術】
超電導体を配線等に用いて種々の回路を実現する超電導エレクトロニクスは、非常に高速の機能回路を実現できる。超電導体を用いてアナログ／デジタル変換器を実現する場合、例えば IEEE Transactions on Applied Superconductivity, Volume 1,1991,p3 に掲載されているようなＱＯＳ型比較器が用いられる。
【０００３】
ＱＯＳ型比較器は、クロックが注入された時の入力電流の値に依存して出力信号が“１”，“０”のいずれかの値をとる比較器であり、１個でバイナリ符号の１ビットを表現できるという特徴がある。並列比較型（フラッシュ型）アナログ−デジタル変換器を構成する場合、従来の半導体を用いた電子回路では、アナログ−デジタル変換出力のビット数をＮとして２N 個の比較器を必要としたのに対し、超電導配線によるＱＯＳ比較器を用いると、Ｎ個の比較器で済むため、特にＮが大きい場合、アナログ−デジタル変換器全体の回路規模は大きく削減されるという利点がある。
【０００４】
【発明が解決しようとする課題】
ＱＯＳ型比較器のような超電導体を用いた比較器では、超電導ループ内のインダクタンスがある値より大きい場合に、出力の値が不確定となる状態が存在することが指摘されている。このような出力不確定状態が存在すると、比較器としての精度が低下してしまい、ＱＯＳ型比較器を用いて構成されるフラッシュ型アナログ−デジタル変換器の変換精度が低下する。
【０００５】
超電導体材料は、一般にインダクタンスの小さな金属系材料のニオブが用いられる。一方、ＹＢａＣｕＯなどの酸化物系の高温超電導材料は、ニオブに比べて動作温度を高くできるので、冷却にかかる費用を安価にできる反面、配線として用いた場合、インダクタンス値が大きくなる。また、高温超電導体で良好な接合特性が得られているランプエッジ型接合は、その特有の構造のために余分なインダクタンスができてしまう。
【０００６】
高温超電導体では、出力不確定状態がなくなる程度の小さなインダクタンス値で、ＱＯＳ型比較器を作製することは困難である。例えば、ＹＢａＣｕＯの典型的なインダクタンス値を代入すると、出力不確定状態となる入力電流の領域は、アナログ−デジタル変換器のサンプリングレートが比較的低速の場合でも、出力“０”の状態に対して１０〜３０％生じる。サンプリングレートを高くすると、出力不確定状態となる入力電流の領域はさらに増加することが見込まれ、高速なアナログ／デジタル変換器の実現は非常に困難になる。
【０００７】
このような事情から、従来では超電導体を用いたアナログ−デジタル変換器を製作する場合には、比較器の出力不確定状態が存在しない程度にインダクタンス値の小さい冷却費用の高価な超電導体材料を用いる方向で研究開発が進められている。従って、アナログ−デジタル変換器の低価格化が難しいという問題点がある。
【０００８】
本発明は、インダクタンス値の大きな高温超電導体を用いた場合のように比較器の出力不確定状態が存在しても高精度を実現できるアナログ−デジタル変換器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る超電導体を用いて構成されるアナログ−デジタル変換器は、入力電流を複数の経路に分配する分配回路と、分配された入力電流を受け、クロック注入時の入力電流の値に依存して出力が第１及び第２の値のいずれかの値をとる複数の比較器と、これら比較器の出力側にそれぞれ設けられ、クロックが注入される毎に該比較器の出力が第１及び第２の値を交互に繰り返す期間には第１の値を出力し、それ以外の期間には該比較器の出力の値をそのまま出力してアナログ−デジタル変換出力とする出力回路とを具備する。
【００１０】
本発明によると、比較器の出力不確定状態が補償されることによって、高温超電導体のようなインダクタンスの大きい超電導体を用いた場合にも、精度の高いアナログ−デジタル変換器が実現される。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。まず、本実施形態のアナログ−デジタル変換器で用いるＱＯＳ型比較器について述べる。
ＱＯＳ型比較器は、例えば図１に示すような構成を有する。記号Ｌは、超電導配線のインダクタンス、記号Ｊは、ジョセフソン接合のような接合をそれぞれ表す。このようなＱＯＳ型比較器は、一般に図１中の点線内の超電導ループにあるインダクタンスＬ１〜Ｌ３の値Ｌと、接合Ｊ２の臨界電流Ｉｃの積であるＬＩｃ積がある値（ほぼ０．５Φ0）より十分小さくなるように設計される。ここで、Φ＝２．０７×１０-15Ｗｂである。雑音が回路動作に影響しないように、Ｉｃは通常１００μＡ以上となるように設計されるため、それに合わせてインダクタンスＬの値は選定される。
図１に示したＱＯＳ型比較器の動作原理は、次の通りである。
まず、入力電流に対する振る舞いについて述べる。図２（ａ）に示すように、ＱＯＳ型比較器に入力電流が注入されると、接合Ｊ２及びＪ３に流れる電流が増える。入力電流を増やすと、接合Ｊ２がオンとなって図１中の点線内の超電導ループ内に１個の磁束量子が入り、図２（ｂ）に示すように周回電流が流れる。この状態では、接合Ｊ３には図２（ａ）の状態とは逆向きである上向きの電流が流れる。入力電流をさらに増やすと、接合Ｊ２及びＪ３に流れる電流も増えてゆき、やがて接合Ｊ２が再びオンになることで、超電導ループ内にさらに１個の磁束量子が入る。この状態では、接合Ｊ３に流れる電流は再び上向きとなる。このように超電導ループ内に磁束量子が入ることによって接合Ｊ２に流れる電流は、接合Ｊ２に臨界電流Ｉｃを越えないように調整される。
【００１２】
このような動作により、接合Ｊ３に流れる電流は図３に示すように入力電流に関して周期的に応答する。すなわち、入力電流の増加に対して、接合Ｊ３に流れる電流は、図２（ａ）のように徐々に増加する状態と、図２（ｂ）のように周回電流により向きが反転する状態を交互に繰り返す。入力電流の周期、つまり入力電流の増加に伴う図２（ａ）と図２（ｂ）の１回の状態遷移を出力の１ビットに割り当てることにより、ＱＯＳ型比較器１個でアナログ−デジタル変換器の出力であるバイナリ符号の１ビットを表現することができる。
【００１３】
次に、クロックの注入に対する動作について述べる。図１のようにＱＯＳ型比較器にクロックが注入されると、接合Ｊ７がオンとなって、図４（ａ）のように接合Ｊ７→Ｊ６→Ｊ３の向きに電流が流れる。このとき、接合Ｊ３と接合Ｊ６はいずれか一方がオンとなる。接合Ｊ６がオンとなった場合は、何も出力しない。この何も出力しない状態を出力“０”とする。図５（ａ）に、出力“０”の状態での接合Ｊ７，Ｊ６，Ｊ３，Ｊ２のスイッチングの様子を示す。図５（ａ）において横軸は時間、縦軸は電圧（ｍＶ）を表す。
【００１４】
一方、接合Ｊ３がオンとなると、その直後、図４（ｂ）に示すように磁束量子が出力されると同時に、インダクタンスＬ１と接合Ｊ２，Ｊ３で形成される超電導ループ内に磁束量子が入り、周回電流が流れる。その後、図４（ｃ）のように接合Ｊ２がオンとなって、元の状態に戻る。このように接合Ｊ３がオンとなって、磁束量子が出力された状態を出力“１”とする。図５（ｂ）には、出力“１”の状態での接合Ｊ７，Ｊ６，Ｊ３，Ｊ２のスイッチングの様子を示す。図５（ｂ）においては、第５図（ａ）と同様に横軸は時間、縦軸は電圧（ｍＶ）を表す。
【００１５】
接合Ｊ３と接合Ｊ６のいずれがオンになるか、すなわち出力が“１”になるか“０”になるかは、入力電流の値によって決まる。従って、入力電流の値に応じて出力が“１”，“０”のいずれかの値をとる比較器の動作が実現される。
【００１６】
次に、バイアス電流に関して述べる。図１に示したようにＱＯＳ型比較器にバイアス電流を注入すると、クロックが入力されたときに接合Ｊ３がオンになりやすくなるため、出力“１”の状態となる入力電流の領域が増える。バイアス電流の値を調節することで、出力“０”の状態と出力“１”の状態となる入力電流の領域を等しくし、精度を上げることができる。
【００１７】
上述したようなＱＯＳ型比較器は、従来の技術の項で述べたように、インダクタンスＬ（Ｌ１，Ｌ２，Ｌ３）の値が大きいと、出力の不確定状態が存在する。以下、ＱＯＳ型比較器の出力不確定状態の発生メカニズムについて述べる。
インダクタンスＬの値が大きい場合、ある入力電流に対して、図４（ｂ）の状態において接合Ｊ２がオンとならない状態が存在する。接合Ｊ２がオンとならない場合は、図２（ｂ）に示したように元の状態に比べて磁束量子が１個多く保持される。この状態では、接合Ｊ３に流れる電流の向きは図２（ｂ）中では上向きとなる。この状態で次のクロックが入力されたときは、接合Ｊ３がオンとならずに、接合Ｊ６がオンとなるため、比較器からは何も出力されない。つまり、１個目のクロックが入力されたときには、比較器は出力を発生するが、磁束量子が保持されてしまうために、２個目のクロックが入力されたときは、出力を発生しない。
【００１８】
このような状態となる入力電流に対しては、ＱＯＳ型比較器の出力が“１”であるか、“０”であるかが不確定となる。この出力不確定状態での接合のスイッチングの様子をさらに詳しく説明する。磁束量子が１個多く保持されている状態では、図２（ｂ）に示したようにＪ３→Ｊ２→Ｌ１の向きに周回電流が流れているので、接合Ｊ３は上向きの電流が流れている。
【００１９】
この状態でクロックが注入されると、接合Ｊ６がオンとなる。クロックに基づく電流は、図６（ａ）のように接合Ｊ３だけでなく、接合Ｊ２にも流れる。周回電流とクロックに基づく電流が重なって、接合Ｊ２がオンとなり、超電導ループ内の磁束量子が１個減る。磁束量子は出力されずに、図６（ｂ）のように元の状態に戻る。さらに、クロックが入力されると磁束量子を出力し、図２（ｂ）の状態になる。これら一連の動作を繰り返すので、ＱＯＳ型比較器の出力は図７に示すようにクロック毎に“１”と“０”を繰り返して不確定な状態となる。図７において、横軸は時間、縦軸は電圧（ｍＶ）を表す。入力電流の値を増加させた場合は、図８に示すように出力“１”の状態から出力“０”の状態への遷移期間に、このような出力不確定状態が発生する。
【００２０】
一方、図１に示したＱＯＳ型比較器における入力電流周期（図３参照）は、インダクタンスＬ１の値に反比例する。インダクタンスＬ１を特に入力インダクタンスと呼ぶことにする。入力インダクタンスＬ１の値を２ｍ -1 倍にすると、同じ入力電流の値に対して入力電流周期は１／２m-1 となるので、比較器の出力の重みは１／２m-1 となる。すなわち、あるＬ１の値を持つ比較器の出力をアナログ−デジタル変換出力の最上位ビットとすると、Ｌ１の値を２m-1 倍にした比較器の出力はアナログ−デジタル変換出力の上位からｍビット目となる。しかし、Ｌ１の値を増やすと前述したように、出力の不確定状態が存在する。仮に超電導体にニオブ材料を用いたとしても、ＱＯＳ型比較器の出力不確定状態無しでＬ１の値を４倍以上にすることは困難である。
【００２１】
このような問題を解決するため、本発明の実施形態ではＱＯＳ型比較器の出力側に、出力不確定状態の期間、つまり比較器の出力がクロックの注入毎に“０”と“１”を交互に繰り返す期間に、強制的に“１”を出力する出力回路を付加する。
前述したように、ＱＯＳ型比較器に磁束量子が１個多く保持されている状態においてクロックを入力すると、ＱＯＳ型比較器は出力を発生せずに元の状態に戻る。従って、ＱＯＳ型比較器の出力不確定な状態となる入力電流に対して、クロック毎に出力は“１”と“０”を繰り返す。このようにＱＯＳ型比較器の出力がクロックの注入毎に“１”と“０”を繰り返す出力不確定状態の期間では、ＱＯＳ型比較器器の後段の出力回路で強制的に“１”を出力することにより、出力は“１”に確定する。
【００２２】
従って、高温超電導体を用いた場合のようにインダクタンスが大きくとも、精度の良いＱＯＳ型比較器を用いたフラッシュ型アナログ−デジタル変換器を実現できる。また、図１中のインダクタンスＬ１の値を大きくして、入力電流周期を短くしたＱＯＳ型比較器を実現することも容易に可能となる。以下に、出力回路を含めたＱＯＳ型比較器の周辺回路について、具体的な実施形態を説明する。
【００２３】
（第１の実施形態）
本発明の第１の実施形態によると、ＱＯＳ型比較器に対して、通常のクロックに加えてＱＯＳ型比較器をリセットするためのリセットクロックを注入する回路が付加され、さらにＱＯＳ型比較器の後段に、クロックが注入された後に次のクロックが注入されるまでの間にＱＯＳ型比較器から１個以上磁束量子が入力されたときは、磁束量子を１個だけ出力する出力回路が付加される。
【００２４】
具体的には、図９に示すようにＱＯＳ型比較器１のクロック注入側に二逓倍器２が挿入され、さらにＱＯＳ型比較器１の後段に出力回路として破壊読み出しレジスタ３が付加される。ＱＯＳ型比較器１は、図１に示した通りの構成であるとする。
【００２５】
二逓倍器２は、１個の磁束量子の入力に対し、１個の磁束量子を出力した後にさらにもう１個の磁束量子を出力する回路である。すなわち、二逓倍器２はＱＯＳ型比較器１に通常のクロックを注入した後に、さらにリセットクロックを注入する。二逓倍器２は、例えば図１０に示されるように、入力された第１のクロックを二分岐する分岐器２１と、二分岐された一方のクロックを一定時間だけ遅延させる遅延器２２、及び二分岐された他方のクロックと遅延器２２で遅延されたクロックを合成して第２のクロックとして出力する合成器２３から構成される。
【００２６】
保持していたデータをそのまま読み出すと共に、保持していたデータが消滅（破壊）することを破壊読み出し（destructive read out）と呼ぶ。本実施形態で用いる破壊読み出しレジスタ３は、入力として磁束量子を扱い、磁束量子が１回以上連続して入力されても、読み出し用クロックが注入されたときに磁束量子を１個だけ出力し、初期状態に戻る素子である。破壊読み出しレジスタ３には、二逓倍器２でリセットクロックが生成されていないクロック（第１のクロック）が読み出し用クロックとして注入される。
【００２７】
図１２には、出力不確定状態において図９のように二逓倍器２及び破壊読み出しレジスタ３を付加したときの図１中の接合Ｊ７，Ｊ６，Ｊ３，Ｊ２のスイッチングと、破壊読み出しレジスタ３に注入されるクロック及びレジスタ３の出力の様子を示す。図１２において横軸は時間、縦軸は電圧（ｍＶ）を表す。接合Ｊ７は、二逓倍器２からのクロックによりスイッチングされる。図１２中の接合Ｊ７のスイッチング波形に示されるように、図５や図７中に示した本来のクロックに続けて、リセットクロックがさらに注入される点がこれまでの説明と異なる。
【００２８】
接合Ｊ３及びＪ６は、クロックが注入される毎に交互にオンとなる。例えば、本来のクロックが注入されたときは接合Ｊ３がオンとなり、このときＱＯＳ型比較器１の出力状態は“１”となる。リセットクロックが注入されたときは、接合Ｊ６がオンとなり、このときＱＯＳ型比較器１の出力状態は“０”となる。このように、ＱＯＳ型比較器１の出力状態は“１”と“０”を繰り返す。
【００２９】
破壊読み出しレジスタ３には、二逓倍器２を通す前の第１のクロック（図１２中のＤのクロック）が読み出し用クロックとして注入され、第１のクロックが注入されてから次の第１のクロックが注入されるまでの間に、ＱＯＳ型比較器１から一度以上“１”が入力されていれば、破壊読み出しレジスタ３から“１”が出力される（図１２中のＤの出力）。破壊読み出しレジスタ３にクロックが注入されてから、次のクロックが注入されるまでの間にＱＯＳ型比較器１が“１”を出力する回数は、入力電流が図８における“０”状態に対応する値では０回、“１”状態では２回、出力不確定状態では１回となる。これによって、破壊読み出しレジスタ３の出力で見ると、ＱＯＳ型比較器１の出力不確定状態が補償されている。
【００３０】
（第２の実施形態）
本発明の第２の実施形態では、ＱＯＳ型比較器の後段に、２回クロックが入力されると１回だけクロックを出力する回路と、クロックが入力されてから次のクロックが注入されるまでの間に１回以上磁束量子が入力されたときは、磁束量子を１個だけ出力する出力回路が付加される。
【００３１】
具体的には、図１３に示すように出力回路を構成する破壊読み出しレジスタ３のクロック注入側に、磁束量子が２度注入されると、磁束量子を１度出力する二分周器４が挿入される。二分周器４では、入力されるクロック（第１のクロック）のクロック周波数を１／２倍したクロック（第３のクロック）が生成され、ＱＯＳ型比較器１には二分周器４で分周される前のクロック（第１のクロック）が注入される。
【００３２】
図１４には、出力不確定状態において図１３のように二分周器４及び破壊読み出しレジスタ３を付加したときの図１中の接合Ｊ７，Ｊ６，Ｊ３，Ｊ２のスイッチングと、破壊読み出しレジスタ３に注入されるクロック及びレジスタ３の出力の様子を示す。図１４において、横軸は時間、縦軸は電圧（ｍＶ）を表す。接合Ｊ７は、第１のクロックによりスイッチングされる。接合Ｊ３及びＪ６は、クロックが注入される毎に交互にオンとなる。例えば、本来のクロックが注入されたときは接合Ｊ３がオンとなり、このときＱＯＳ型比較器１の出力状態は“１”となる。ＱＯＳ型比較器１の出力状態は、接合Ｊ３がオンのとき“１”、接合Ｊ６がオンのとき“０”となる。
【００３３】
破壊読み出しレジスタ３は、ＱＯＳ型比較器１に注入される第１のクロックの２倍の周期を持つ第３のクロック（図１４中のＤのクロック）が二分周器４から注入され、この第３のクロックが注入されたときだけＱＯＳ型比較器１の出力を読み出す（図１４中のＤの出力）。破壊読み出しレジスタ３に第３のクロックが注入されてから、次の第３のクロックが注入されるまでの間に、ＱＯＳ型比較器１は“０”と“１”を一度ずつ出力する。従って、第１の実施形態と同様に、破壊読み出しレジスタ３からは“１”のみが出力され、破壊読み出しレジスタ３の出力においては、ＱＯＳ型比較器１の出力不確定状態が補償されていることになる。
【００３４】
（第３の実施形態）
本発明の第３の実施形態によると、ＱＯＳ型比較器の後段にＱＯＳ型比較器の現在の出力と１クロック前の出力との論理和を出力する出力回路が付加される。
【００３５】
具体的には、図１５に示すようにＱＯＳ型比較器１の出力は分岐器５により二分岐される。分岐器５の一方の出力はシフトレジスタ６を介して論理和ゲート７の一方の入力端に供給され、他方の出力は論理和ゲート７の他方の入力端に直接入力される。シフトレジスタ６には、シフトクロックとしてＱＯＳ型比較器１に注入されるクロックと同一クロックが供給される。論理和ゲート７は、ＱＯＳ型比較器１に注入されるクロックと同一クロックが供給された時点での論理和を出力する。
【００３６】
図１６に、出力不確定状態において図１中の接合Ｊ７，Ｊ６，Ｊ３，Ｊ２のスイッチングと、論理和ゲート７の入力クロック及び出力（図１６中のＯＲのクロック及び出力）を示す。論理和ゲート７からはＱＯＳ型比較器１の出力とこれをシフトレジスタ６によって１クロック分（クロック周期）だけ遅延した出力との論理和が出力される。すなわち、ＱＯＳ型比較器１の出力が“０”と“１”の繰り返しの場合、論理和ゲート７は同一出力（“１”）を繰り返し出力する。従って、論理和ゲート７からはＱＯＳ型比較器１の出力状態“１”のみが出力されることにより、ＱＯＳ型比較器１の出力不確定状態が補償される。
【００３７】
（第４の実施形態）
図１７は、図９に示した第１の実施形態を一般化した構成を示しており、ＱＯＳ型比較器に対して、通常のクロックに加えてｎ−１個のリセットクロックを注入する回路が付加され、さらにＱＯＳ型比較器の後段に、クロックが注入された後に次のクロックが注入されるまでの間にＱＯＳ型比較器からｎ個以上磁束量子が入力されたときは、磁束量子を１個だけ出力する出力回路が付加される。
【００３８】
具体的には、ＱＯＳ型比較器１１のクロック注入側にｎ逓倍器１２（ｎは２以上の整数）が挿入され、さらにＱＯＳ型比較器１１の後段に出力回路を構成する破壊読み出しレジスタ１３が付加される。ＱＯＳ型比較器１１は、図１に示した通りの構成であるとする。
【００３９】
（第５の実施形態）
図１８は、図１３に示した第２の実施形態を一般化した構成を示しており、ＱＯＳ型比較器の後段に、ｎ回クロックが入力されると１回だけクロックを出力する回路と、クロックが入力されてから次のクロックが注入されるまでの間にｎ回以上磁束量子が入力されたときは、磁束量子を１個だけ出力する出力回路が付加される。
【００４０】
具体的には、出力回路を構成する破壊読み出しレジスタ１３のクロック注入側に、入力されるクロック（第１のクロック）のクロック周波数を１／ｎ倍したクロックを生成するｎ分周器１４が挿入され、ＱＯＳ型比較器１１にはｎ分周器１４で分周される前のクロックが注入される。
【００４１】
（第６の実施形態）
図１９には、図１５に示した第３の実施形態を一般化した構成を示す。ＱＯＳ型比較器の後段にＱＯＳ型比較器の現在の出力とｎ−１クロック前までの出力との論理和を出力する出力回路が付加される。
【００４２】
具体的には、ＱＯＳ型比較器１１の出力は分岐器１５によりｎ分岐される。分岐器１５のｎ個の出力は、段数が順次１個ずつ異なる複数のシフトレジスタ１６を介して論理和ゲート１７に入力される。シフトレジスタ１６には、ＱＯＳ型比較器１１に注入されるクロックと同一クロックがシフトクロックとしてそれぞれ供給される。論理和ゲート１７は、ＱＯＳ型比較器１１に注入されるクロックと同一クロックが供給された時点での論理和を出力する。
上述した第４〜第６の実施形態によっても、第１〜第３の実施形態と同様の原理に基づいて、ＱＯＳ型比較器１１の出力不確定状態が補償されることは明らかである。
【００４３】
次に、第１〜第６の実施形態で説明した出力不確定状態の補償を行ったＱＯＳ型比較器を用いたフラッシュ型アナログ−デジタル変換器の実施形態について説明する。
【００４４】
（第７の実施形態）
図２０に、本発明の第７の実施形態に係るフラッシュ型アナログ−デジタル変換器を示す。アナログ入力電流は、Ｎ個の抵抗Ｒ１０１〜Ｒ１０Ｎからなる分配回路によりＮ個の経路に等分配されてＮ個のＱＯＳ型比較器１０１〜１０Ｎに入力される。ＱＯＳ型比較器１０１〜１０Ｎの出力は、第１〜第６の実施形態で説明した出力回路２０１〜２０Ｎを介して、Ｎビットのアナログ−デジタル変換出力として取り出される。出力回路２０１の出力は最上位ビット（ＭＳＢ）とし、出力回路２０ｍ（ｍ＝２，３，Ｎ）の出力は上位からｍビット目の出力とする（出力回路２０Ｎの出力は最下位ビット（ＬＳＢ））。
【００４５】
ここで、ＱＯＳ型比較器２０１〜２０Ｎ内の図１中に示した入力インダクタンスＬ１の値については、図２１（ａ）に示すようにアナログ−デジタル変換出力の最上位ビットに対応するＱＯＳ型比較器２０１内のＬ１の値をＬ１＝Ｌ０ とすると、図２１（ｂ）に示すようにアナログ−デジタル変換出力の上位からｍビット目に対応するＱＯＳ型比較器２０ｍ内のＬ１の値をＬ１＝２m-1 Ｌ０ とする。すると、アナログ−デジタル変換出力の最上位ビットに対応するＱＯＳ型比較器２０１の入力電流周期に対して、アナログ−デジタル変換出力の上位からｍビット目に対応するＱＯＳ型比較器２０ｍの入力電流周期は２m-1 倍となる。
【００４６】
このような構成により、出力回路２０１〜２０Ｎの出力からＮビットのアナログ−デジタル変換出力を得ることができる。
【００４７】
（第８の実施形態）
図２２は、本発明の第８の実施形態に係るフラッシュ型アナログ−デジタル変換器であり、アナログ入力電流がＮ個のインダクタＬ１０１〜Ｌ１０Ｎからなる分配回路によりＮ個の経路に等分配されてＮ個のＱＯＳ型比較器１０１〜１０Ｎに入力される点が第７の実施形態と異なる。ＱＯＳ型比較器２０１〜２０Ｎ内の図１中に示した入力インダクタンスＬ１の値については、第７の実施形態と同様に設定される。
【００４８】
以上述べたように、本発明の実施形態によればインダクタンスの大きい高温超電導体を用いた場合のＱＯＳ型比較器の出力不確定状態を補償して高精度のアナログ−デジタル変換を実現することができ、ニオブ材料に比べて冷却の費用を大幅に安価にすることが可能となる。また、ＱＯＳ型比較器の出力不確定状態の補償を小規模な回路によって実現できるため、プロセス技術が未成熟な高温超電導体に適している。さらに、アナログ−デジタル変換精度が向上し、特に静特性（低周波入力、低速サンプリング）では誤差が非常に小さいことが期待でき、超電導体としてニオブ材料を用いた場合に応用しても、アナログ−デジタル変換精度が上がる可能性がある。
【００４９】
【発明の効果】
以上説明したように、本発明によれば超電導体を用いたアナログ−デジタル変換器において、比較器の出力不確定状態を補償して高精度のアナログ−デジタル変換を実現することができる。
【図面の簡単な説明】
【図１】ＱＯＳ型比較器の一例の構成を示す回路図
【図２】ＱＯＳ型比較器の基本動作を説明する図
【図３】ＱＯＳ型比較器の入力電流に対する周期的応答を示す図
【図４】ＱＯＳ型比較器のクロックに対する動作の遷移を説明する図
【図５】ＱＯＳ型比較器の出力“１”及び“０”の状態での各接合のスイッチングの様子を示す図
【図６】ＱＯＳ型比較器の出力不確定状態の動作原理について説明する図
【図７】ＱＯＳ型比較器の出力不確定状態が生じるときの各接合のスイッチングの様子を示す図
【図８】ＱＯＳ型比較器の出力不確定状態の発生の様子を示す図
【図９】本発明の第１の実施形態に係るＱＯＳ型比較器の出力不確定状態を補償する回路の構成図
【図１０】二逓倍器の具体的な構成例を示す図
【図１１】破壊読み出しレジスタの具体的な構成を示す図
【図１２】同実施形態におけるＱＯＳ型比較器の出力不確定状態が生じるときの各接合のスイッチングの様子と破壊読み出しレジスタの動作を示す図
【図１３】本発明の第２の実施形態に係るＱＯＳ型比較器の出力不確定状態を補償する回路の構成図
【図１４】同実施形態におけるＱＯＳ型比較器の出力不確定状態が生じるときの各接合のスイッチングの様子と破壊読み出しレジスタの動作を示す図
【図１５】本発明の第３の実施形態に係るＱＯＳ型比較器の出力不確定状態を補償する回路の構成図
【図１６】同実施形態におけるＱＯＳ型比較器の出力不確定状態が生じるときの各接合のスイッチングの様子とＯＲ回路の動作を示す図
【図１７】第１の実施形態を一般化した本発明の第４の実施形態に係るＱＯＳ型比較器の出力不確定状態を補償する回路の構成図
【図１８】第２の実施形態を一般化した本発明の第５の実施形態に係るＱＯＳ型比較器の出力不確定状態を補償する回路の構成図
【図１９】第３の実施形態を一般化した本発明の第６の実施形態に係るＱＯＳ型比較器の出力不確定状態を補償する回路の構成図
【図２０】本発明の第７の実施形態に係るアナログ−デジタル変換器の構成を示す図
【図２１】同実施形態における最上位ビット及び上位からｍビット目のＱＯＳ型比較器の入力インダクタンスについて説明する図
【図２２】本発明の第８の実施形態に係るアナログ−デジタル変換器の構成を示す図
【符号の説明】
１…ＱＯＳ型比較器
２…二逓倍器
３…破壊読み出しレジスタ
４…二分周器
５…分岐器
６…シフトレジスタ
７…論理和ゲート
１１…ＱＯＳ型比較器
１２…ｎ逓倍器
１３…破壊読み出しレジスタ
１４…ｎ分周器
１５…分岐器
１６…シフトレジスタ
１７…論理和ゲート
１０１〜１０Ｎ…ＱＯＳ型比較器
２０１〜２０Ｎ…出力回路
Ｒ１０１〜Ｒ１０Ｎ…分配用抵抗
Ｌ１０１〜Ｌ１０Ｎ…分配用インダクタ
Claims (5)
- 超電導体を用いて構成されるアナログ−デジタル変換器において、
入力電流を複数の経路に分配する分配回路と、
分配された入力電流を受け、クロック注入時の入力電流の値に依存して出力が第１及び第２の値のいずれかの値をとる複数の比較器と、
前記比較器の出力側にそれぞれ設けられ、前記クロックが注入される毎に該比較器の出力が第１及び第２の値を交互に繰り返す期間には第１の値を出力し、それ以外の期間には該比較器の出力の値をそのまま出力してアナログ−デジタル変換出力の各ビットとする出力回路と
を具備する超電導体を用いたアナログ−デジタル変換器。 - 第１のクロックの入力毎に第２のクロックをｎ個（ｎは２以上の整数）ずつ生成して前記比較器に注入する逓倍器を有し、前記出力回路は、前記第１のクロックが注入される毎に前記比較器から出力される第１の値を読み出す破壊読み出しレジスタである請求項１記載の超電導体を用いたアナログ−デジタル変換器。
- 入力される第１のクロックの周波数を１／ｎ倍（ｎは２以上の整数）した第３のクロックを生成する分周器を有し、前記比較器は前記第１のクロックが注入され、前記出力回路は、前記第３のクロックが注入される毎に前記比較器から出力される第１の値を読み出す破壊読み出しレジスタである請求項１記載の超電導体を用いたアナログ−デジタル変換器。
- 前記出力回路は、前記比較器に注入される連続するｎ個（ｎは２以上の整数）のクロックに対応する該比較器の出力の論理和を出力する請求項１記載の超電導体を用いたアナログ−デジタル変換器。
- 前記複数の比較器は、前記アナログ−デジタル変換出力の各ビットにそれぞれ対応して設けられ、アナログ−デジタル変換出力の最上位ビットに対応する比較器の入力電流周期に対して、アナログ−デジタル変換出力の上位からｍビット目（ｍは任意の整数）に対応する比較器の入力電流周期が２m-1 倍に設定されている請求項１記載の超電導体を用いたアナログ−デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3645521B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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