JPS61224522A

JPS61224522A - 直並列デ−タ変換回路

Info

Publication number: JPS61224522A
Application number: JP6438385A
Authority: JP
Inventors: Takao Oda; 小田　隆男
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-03-28
Filing date: 1985-03-28
Publication date: 1986-10-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕従来の直列データをｎビットの並列データに変換する回
路は、ｎの数が増加するに従いゲート数も増大するが、
０回シフトしたことを計数する回路を簡易化することで
、ゲート数の増加量を少なくすることを可能とした。

〔産業上の利用分野〕

本発明はシフトレジスタを用いて直列データを並列デー
タに変換する回路に係り、特に回路を構成するのに必要
なゲート数を少なくすることを可能とする直並列データ
変換回路に関する。

ディジタルデータを処理する装置においては、直列デー
タを並列データに、又は並列データを直列データに変換
することが頻繁に行われている。

この直列データを並列データに変換する場合、通常シフ
トレジスタが用いられ、並列とするビット数だけ直列デ
ータをシフトした時、一度にシフトレジスタの内容を読
取ることで変換している。

このシフトレジスタは並列とするデータのビット数だけ
フリップフロップを必要とし、且つ、読取りのタイミン
グを指示するストローブ信号を送出する回路が必要であ
る。このストローブ信号送出はシフト回数を計数する必
要があり、そのゲート数は同様に並列データのビット数
に比例する。

従って直並列データ変換回路のゲート数は並列とするビ
ット数に比例してゲート数が増大することとなるが、こ
のゲート数は少ないことが望ましい。

〔従来の技術〕

第３図は従来の直並列データ変換回路の一例を示すブロ
ック図で、第４図は第３図の動作を説明するタイムチャ
ートである。

本例は並列とするデータのビット数をｎとすると、ｎ＝
８の場合を示す。フリップフロップ２０〜２８，４１〜
４３のＲ端子にリセット信号が第４図リセットに示す如
く入り、総てのフリップフロップをリセットする。　　
°　　　　　　　　　　　　　　　　１フリソプフロフ
プ２８のＤ端子には“１”が与えられており、クロック
がＴ端子に与えられると、第４図イネーブルに示す如く
、イネーブル信号がフリップフロップ２８のＱ端子より
ＮＯＴ回路２９、ＮＡＮＤ回路３０．３１．３３．３５
．３７に送出される。

フリップフロップ２０のＤ端子に直列データが第４回置
列データに示す如く入り、クロックがフリップフロップ
２０〜２７のＴ端子に与えられると、直列データはフリ
ップフロップ２０から順次１クロツク毎にフリップフロ
ップ２１．２２とシフトされ、８クロツク目に先頭のビ
ットｌがフリッブフロフブ２７にセントされ、１６クロ
ソク目にはビット９がセットされる。

この直列データのビット１〜１７がシフトされるに従い
、第４図ｂＯに示す如く、′フリップフロップ２０のＱ
端子の出力ｂｏにはクロックに同期して、ビット１〜１
７が順次送出される。

フリップフロップ４１〜４３とＮＯＴ回路２９及びＮＡ
ＮＤ回路３０〜４０は上記シフト回数を計数する回路で
あり、第４図計数値に示す如く、８クロツク毎に８クロ
ツク目の立ち下がりでＮ。

Ｔ回路４４の出力が“１”となると、ＮＡＮＤ回路４５
の出力が“０”となり、ＮＯＴ回路４６の出力が“１″
となって、第４図ストローブに示す如く、フリップフロ
ップ２０〜２７の各Ｑ端子の出力ｂＯ〜ｂアのデータを
読取るストローブ信号を送出する。

即ち、フリップフロップ４１のＱ端子がリセ・ノドされ
た初期時は“０”であり、最初の１クロツク目も“０”
で、２クロツク目から“１”となり、以後１クロツタ毎
に“Ｏ”と“１”とを繰り返し送出する。

従ってフリップフロップ４２のＱ端子は初期時“０”で
、ｌ及び２クロツク目は“０″、３クロツク及び４クロ
ツク目は“１”となり、以後２クロツク毎に“０”と“
１゛を交互に送出する。

又フリップフロップ４３のＱ端子は初期時“０”、次の
１〜４クロツクは“０”で、５〜８クロツクは“１″と
なり、以後４クロツク毎に“θ″と““１”を送出する
。

従ってＮＡＮＤ回路４５は８クロツク目の立ち下がり毎
にその出力を“０”とすることが出来る。

この回路のゲート数はフリップフロップ２０〜２８と４
１〜４３が各９ゲート、ＮＡＮＤ回路３１．３５，３７
．４５が夫々２ゲート、ＮＯＴ回路２９．４４．４６と
ＮＡＮＤ回路３０，３２゜３３．３４，３６．３Ｂ、３
９．４０は各１ゲート必要とし、総数は１２７ゲートで
ある。

〔発明が解決しようとする問題点〕

上記の如く、従来はｎ＝８の場合ゲート数が１２７必要
で、このｎの数が多くなる程ゲート数も多くなり、回路
構成が複雑となって高価となるばかりでなく、口軽性も
低下するという問題がある。

本発明はこの問題点に鑑み創作されたもので、シフト回
数を計数する回路を簡易化し、ゲート数を少なくするこ
とを可能とする直並列データ変換回路を提供することを
目的としている。

〔問題点を解決するための手段〕

第１図は本発明の一実施例を示す回路のブロック図であ
る。

本発明はｎ＝８の場合、シフト用のフリップフロップブ
５０〜５７の外にフリンブフロンブ５８を１個シフト段
数８より多く設ける。

そしてこのフリップフロップ５８がｌ″にセットされる
とストローブ信号を送出するＮＡＮＤ回路６１及びＮＯ
Ｔ回路６４と、クロックの１／２の周波数のシフトクロ
ックを作成するＪＫフリップフロップ５９と、８シフト
クロフタ毎にシフト用のフリップフロップ５０〜５７を
リセットするプリセット信号を作成するＮＡＮＤ回路６
２゜６３とＮＯＴ回路６５とを設ける。

そしてこのプリセット信号でシフト用の先頭のフリップ
フロップ５０を８シフトクロツタ毎に“１″にセットす
る構成とする。

〔作用〕

上記の如く構成することにより、直列データが８ビット
分フリップフロップ５０〜５７にセットされた時、フリ
ップフロップ５０にセットされた“１″がフリップフロ
ップ５８にセットされ、このフリップフロップ５８の出
力により、ストローブ信号が送出される。

従ってシフト回数を計数する必要が無く、計数回路を簡
易化することが出来る。

〔実施例〕

第１図において、第２図のタイムチャートを参照して説
明する。

リセット信号によりフリップフロップ５８と５９がリセ
ットされ初期状態となる。ＪＫフリップフロップ５９の
Ｊ端子とに端子に１”を与え、クロックをＴ端子に与え
ると、第２図に示すシフトクロックの如く、クロックの
１／２の周波数のシフトクロックがＱ端子に発生する。

このシフトクロックはフリップフロップ５０〜５８のＴ
端子に供給される。フリップフロップ５０のＲ端子には
“１”が供給されるため、初期時は““１”にセットさ
れており、直列データがＤ端子に入り、シフトクロック
が供給されると第２図ｂＯに示す如く、そのＱ端子の出
力ｂＯには、“１”に続いてビット１からビット８迄が
順次送出される。

又フリップフロップ５７のＱ端子の出力ｂ７には第２図
ｂ７に示す如く、シフトクロツタの７クロツク目には“
１”が、８クロツク目に直列データのビットｌが送出さ
れる。

従ってフリップフロップ５８のＱ端子は８クロツク目に
“１”となり、第２図シフトエンドに示す如くシフトエ
ンド信号“１″を送出する。ＮＡＮＤ回路６１はクロッ
クとフリップフロップ５９が送出するシフトクロツタと
が共に“１”となると、このシフトエンド信号の“１”
により、出力が“Ｏ′となるためＮＯＴ回路６４から第
２図ストローブに示す如くストローブ信号を送出する。

又ＮＡＮＤ回路６２はクロックの位相を反転するＮＯＴ
回路６０の出力と、シフトクロックの位相を反転するフ
リップフロップζ端子の出力と、前記シフトエンド信号
とにより、クロックとシフトクロックの立ち下がりで“
０”を送出する。

この時リセット信号は““１”のため、ＮＡＮＤ回路６
３の出力は１”となりＮＯＴ回路６５によりプリセット
信号が第２図プリセットに示す如く送出される。

このプリセット信号はフリップフロップ５１〜５７をリ
セットし、フリップフロップ５０を““１”にセットす
る。

フリップフロップ５７がリセットされ、Ｑ端子が０″と
なると、フリップフロップ５８は次のシフトクロツタで
“０”となり、シフトエンド信号は“０”に戻る。そし
てフリップフロップ５０にセントされた“１”が再びシ
フトされて来ると又シフトエンド信号を送出する。

この回路のゲート数はフリップフロップ５０と５９が１
１ゲート、フリップフロップ５１〜５８が９ゲート、Ｎ
ＡＮＤ回路６１と６２が２ゲート、ＮＡＮＤ回路６３と
ＮＯＴ回路６０．６４及び６５が１ゲートで総計１０２
ゲートである。

本発明の場合ｎの数が多くなっても、シフト用のフリッ
プフロップの数が増加するのみで、シフト回数を計数す
る必要が無いためゲート数の増加量は少ない。

〔発明の効果〕

以上説明した如く、ｎ＝８の場合ゲート数の差は１２７
−１０２＝２５となり、本発明は直列データを並列デー
タに変換する場合、ゲート数の増加を少なくすることが
出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロック図、第２図は第１図の動作を説明するフローチャート、第３
図は従来の直並列データ変換回路の一例を示すブロック
図、第４図は第３図の動作を説明するフローチャートである
。図において、２０〜２８．４１〜４３．５０〜５８はＤフリップフロ
ップ、２９．４４．４６．６０．６４．６５はＮＯＴ回
路、３０〜４０．４５．６１〜６３はＮＡＮＤ回路、５
９はＪＫフリップフロップである。

Claims

【特許請求の範囲】ｎビットの直列データをシフトして記憶するｎ＋１個の
フリップフロップ（５０〜５８）と、入力クロックの１
／２の周波数のシフトクロックを作成して該ｎ＋１個の
フリップフロップ（５０〜５８）に供給するフリップフ
ロップ（５９）と、ｎ＋１個目のフリップフロップ（５
８）の出力と該入力クロック及び該シフトクロックとに
よりストローブ信号を送出するストローブ信号送出手段
（６１、６４）と、該入力クロックと該シフトクロックと前記ｎ＋１個目の
フリップフロップ（５８）の出力及びリセット信号でプ
リセット信号を送出するプリセット信号送出手段（５９
、６０、６２、６３、６５）とから成り、リセット信号
で前記ｎ＋１個目のフリップフロップ（５８）と前記シ
フトクロックを作成するフリップフロップ（５９）をリ
セットして前記ｎ＋１個のフリップフロップ（５０〜５
８）の最初のフリップフロップ（５０）に“１”をセッ
トして動作開始し、その後は該最初のフリップフロップ
（５０）に前記プリセット信号でｎビット毎に“１”を
セットすると共に、該プリセット信号で前記ｎ＋１個の
フリップフロップ（５０〜５８）の最初と最後のフリッ
プフロップ（５０、５８）を除く他のフリップフロップ
（５１〜５７）をリセットすることを特徴とする直並列
データ変換回路。