KR100431716B1 - 지연 동기 루프를 이용한 디지털 주파수 편이 복조기 및복조 방법 - Google Patents

지연 동기 루프를 이용한 디지털 주파수 편이 복조기 및복조 방법 Download PDF

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Abstract

본 발명은 주파수 편이 방식의 두 변조 주파수의 주기가 서로 다른 점에 근거하여, 시간 영역에서 그 중간 주파수에 대응하는 구형파의 상승단과 상기 각 변조 주파수에 대응하는 구형파의 상승단 간의 선후(先後) 관계를 검출하고, 그 검출결과에 따라 해당 변조 주파수를 디지털 데이터로 복조하는, 새로운 방식의 주파수 편이 복조기 및 복조 방법에 관한 것으로서, 수신단의 고주파 믹서(RF mixer)로부터 출력된 다수의 채널 주파수 중 원하는 특정 채널의 주파수만을 여파하는 대역통과필터(BPF)(610); 상기 여파된 주파수 파형을 시간 영역의 구형파로 만드는 진폭 제한기(620); 상기 진폭 제한기(620)로부터 출력되어 입력된 상기 구형파를 일정 시간 지연하는 지연 라인(delay line)(630); 상기 진폭 제한기(620)의 출력신호와 상기 지연 라인(630)의 출력 신호를 입력으로 하여, 그 입력된 두 신호 중 어느 신호의 상승단(rising edge)이 빠른지 시간 영역에서 판정하여 그 판정 결과를 디지털 데이터로 출력하는 D형 플립플롭(DFF)(640); 및 상기 지연 라인(630)의 상기 지연 시간을 고정(lock) 시키기 위한 지연 동기 루프 회로(650)로 구성된다.

Description

지연 동기 루프를 이용한 디지털 주파수 편이 복조기 및 복조 방법{FSK Demodulator using DLL and a demodulating method}
본 발명은 지연 동기 루프를 이용한 디지털 주파수 편이 복조기 및 복조 방법에 관한 것으로서, 보다 상세하게는 주파수 편이 방식의 두 변조 주파수의 주기가 서로 다른 점에 근거하여, 시간 영역에서 그 중간 주파수에 대응하는 구형파의 상승단과 상기 각 변조 주파수에 대응하는 구형파의 상승단 간의 선후(先後) 관계를 검출하고, 그 검출결과에 따라 해당 변조 주파수를 디지털 데이터로 복조하는, 새로운 방식의 주파수 편이 복조기 및 복조 방법에 관한 것이다.
일반적으로, 집적회로(IC)상에 집적되어야 하는 주파수 편이 방식(Frequency Shift Keying : FSK) 복조기의 성능 조건은 시간, 공정 및 온도 등의 변화에 대해서도 안정적으로 원하는 BER(Bit Error Rate)을 만족시켜야 하고 또한, 데이터 수신의 처음이나 중간에 계속 발생하는 주파수 합성기의 주파수 정밀도 오차, 비트율(Bit rate)의 오차, 그리고 FSK 수신기의 비이상적(nonideal)인 수신 경로에서 오는 오차 등에 의한 복조단에서의 디씨 오프셋(DC offset)을 반드시 없애주어야 한다. 추가적으로, 무선 FSK 복조기일 경우 전력소모가 작아야 유리하며, 복조하고자 하는 FSK 변조 신호의 데이터율(data rate), 지수 변조(index modulation) 및 복조기의 중간 주파수(IF)에 적합한 구조이어야 한다.
상기와 같은 조건들을 만족시키기 위하여 최근에 제안된 바 있는 종래 기술에 대하여 설명하면 다음과 같다.
도 1 내지 도 4는 본 발명에 대한 종래 기술의 일 예를 설명하기 위하기 위한 도면으로서, 대한민국 특허공개공보 10-2001-0026268호(2001.04.06)와 동 특허공개공보 10-2001-0026267호(2001.04.06)에 기재되어 있다.
도 1에 도시된 바와 같이, 대역 통과 필터, 제로 교차 검출기, 평균 특성 검출기, 신호 판단기의 구성요소를 구비하고서, FSK 변조신호 중 높은 주파수의 제로 교차(zero crossing)의 개수가 낮은 주파수의 제로 교차의 개수보다 단위 시간당 많다는 사실을 이용하여, 카운터(counter)로 제로 교차점의 개수를 세고 그 변화를 기반으로 한 FSK 복조방법을 제안하였다.
제로 교차의 개수는, 도 2에서 알 수 있듯이, IF 주파수보다 훨씬 빠른 샘플링 클럭(sampling clock)을 이용하여 알아낸다. 이 방법은, IF 주파수가 높고 변조 지수가 작을 경우 매우 높은 샘플링 클럭을 필요로 하는 단점이 있다. 실제적인 예로, IF 주파수가 3MHz이고 데이터율이 1Mbps, 변조 지수가 0.3인 경우 제로 교차 검출기가 복조해야 하는 FSK의 두 주파수는 각각 2.85MHz와 3.15MHz이므로 적어도 30MHz의 수배 이상의 주파수를 갖는 샘플링 주파수가 필요하다.
도 3과 도 4는 DC 오프셋 제거기를 나타내는데, 도 1의 상기 신호 판단기에서 기준(reference)으로 쓰는 비교 값을 적응적으로 맞춰나가는 방법을 쓴다. 비교 값은 도 1의 상기 평균 특성 검출기의 출력의 최대값과 최소값을 얻어 그 평균으로 사용한다.
도 5는 종래 기술의 다른 예를 설명하기 위한 도면으로서, 동 도면에 도시된바와 같이, 진폭 제한기(limiter)의 출력 신호와 90도 위상 천이(phase shifter) 또는 T/4 지연 라인(delay line)을 거친 신호를 곱한 뒤, 저역 통과 필터(LPF)를 거쳐 문턱 전압과 비교하여 비트 슬라이스(bit slice)하는 방법을 사용하였다. 이 방법은 고전적인 FSK 복조 방법으로서, 집적회로(IC)로 집적할 때 위상 천이를 신뢰성 있게 설계하기는 매우 어렵다. 더욱이, 변조 지수가 작을 경우엔 복조해야 할 FSK 변조신호의 두 주파수사이가 가까워서 높은 큐(Q) 값을 갖는 위상 천이기를 필요로 하기 때문에 IC 설계 시 불리하다. T/4의 지연시간을 갖는 지연 라인을 사용할 경우, 위상 천이기의 단점을 다소 극복할 수 있으나, 곱셈기의 출력신호에 비교적 큰 고조파들이 존재하여 높은 감쇄율(attenuation ratio)을 갖는 LPF가 필요한 단점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점 발생을 배제하여 집적회로(IC)상에 집적되어야 하는 복조기의 상기 성능 조건을 최대한 만족하고, 더 나아가 DC 오프셋을 제거하도록 된, 지연 동기 루프를 이용한 디지털 주파수 편이 복조기 및 복조 방법을 제공하고자 하는 것을 그 목적으로 한다.
도 1 내지 도 4는 본 발명에 대한 종래 기술의 일 예를 설명하기 위한 도면이고,
도 5는 종래 기술의 다른 예를 설명하기 위한 도면이고,
도 6은 본 발명의 일 실시예에 따른 지연 동기 루프를 이용한 디지털 주파수 편이 복조기를 나타내는 블록도이고,
도 7은 도 6의 진폭 제한기의 출력으로서 D플립플롭에 입력되는 입력 구형파와 지연 라인의 지연된 구형파에 대한 타이밍도이고,
도 8은 본 발명의 다른 실시예에 따른 지연 동기 루프를 이용한 디지털 주파수 편이 복조기를 나타내는 블록도이고,
도 9는 도 8의 출력 장치의 블록도이고,
도 10은 도 8 및 도 9의 피크/밸리 검출부에서 피크 검출부의 세부 구성을 도시한 도면이고,
도 11은 도 8 및 도 9의 패턴 매치 검출부의 구성을 나타낸 도면이고,
도 12는 도 9의 먹스의 구성도이고,
도 13은 본 발명에 따른 출력장치의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 시뮬레이션 결과를 나타내는 그래프이다.
※ 도면의 주요부분에 대한 부호의 설명
610 : 대역 통과 필터 620 ; 진폭 제한기
630,651,831,861 : 지연 라인 640,841-848 : D형 플립플롭
650,890 : 지연 동기 루프 회로 652,870 : 위상 검출기
653, 880 : 충전 펌프
832-839,862-865 : 지연 셀 850 : 출력장치
851 : 피크/밸리 검출부 852 ; 패턴 매치 검출부
853 : 어드레스 카운터 854 : 먹스
1001 : 저장 셀 1002 : 버블 보정부
1003 : 주소 생성부 1101 : 시프트 레지스터
1102 : 조합적 논리부
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 지연 동기 루프를 이용한 디지털 주파수 편이 복조기의 일 예는, 수신된 주파수 편이 방식의 변조 주파수를 진폭 제한기를 통해 구형파 처리하여 입력하고, 그 입력 구형파를 디지털 데이터로 복조하기 위한 장치에 있어서, 상기 입력 구형파를 설정된 시간동안 지연하는 지연 수단; 및 상기 입력 구형파의 상승단과 상기 지연된 구형파의 상승단의 선후(先後) 관계를 시간 영역상에서 상호 비교하고, 그 비교결과에 대응하는 디지털 데이터를 복조된 데이터로 출력하는 복조 수단을 포함하여 구성된다.
상기 지연 수단은, 입력 기준 클럭을 지연한 후 출력하는 제 1 지연부와, 상기 제 1 지연부의 출력 클럭과 상기 기준 클럭의 위상을 검출하여 상호 비교하는 위상 검출기와, 상기 위상 검출기의 출력에 따라 충전소자를 충방전하고 그 충전소자의 충전전압을 상기 제 1 지연부의 지연시간의 제어를 위한 신호로 제공하여 상기 제 1 지연부의 지연시간을 상기 기준 클럭의 주기에 동기되도록 하는 충전 펌프로 구성된 지연 동기 루프 회로; 및 상기 제 1 지연부의 동기된 지연 시간만큼 상기 입력 구형파를 지연한 후 출력하는 제 2 지연부를 포함하여 구성된다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 지연 동기 루프를 이용한 디지털 주파수 편이 복조기의 다른 예는, 수신된 주파수 편이 방식의 변조 주파수를 진폭 제한기를 통해 구형파 처리하여 입력하고, 그 입력 구형파를 디지털 데이터로 복조하기 위한 장치에 있어서, 상호 직렬 연결된 복수개의 지연 셀로 이루어져 입력 기준 클럭을 지연한 후 출력하는 지연부와, 상기 지연부의 출력 클럭과 상기 기준 클럭의 위상차를 검출하는 위상 검출기와, 상기 검출된 위상차를 근거로 생성된 지연시간 제어신호를 상기 지연부의 각 지연 셀의 지연 시간의 제어를 위한 신호로 제공하여 그 지연부의 출력 클럭을 상기 기준 클럭의 주기에 동기되도록 하는 지연 제어부로 구성된 지연 동기 루프 수단; 상호 직렬로 연결된 복수개의 지연 셀로 이루어져, 상기 지연 제어부로부터 출력된 지연 제어신호에 의해 결정된 지연 시간 만큼 상기 입력 구형파를 각기 지연한 후 출력하는 지연 수단; 상기 복수개의 지연 셀에 대응하는 복수개의 판정부를 구비하여, 상기 각 판정부를 통해 상기 입력 구형파의 상승단과 상기 지연 수단의 상기 각 지연 셀의 출력 클럭의 상승단과의 선후(先後) 관계를 시간 영역상에서 판정하고 그 판정결과에 대응하여 생성된 디지털 데이터를 출력하는 판정 수단; 및 상기 복수개의 판정부로부터 출력된 상기 복수개의 디지털 데이터를 근거로, 상기 입력 구형파의 주파수가 최대 또는 최소일 때에 해당하는 디지털 데이터가 출력된 판정부를 찾고, 그 최소와 최대의 중간에 해당하는 디지털 데이터가 출력된 판정부를 상기 입력 구형파의 복조를 위한 복조 판정부로 선택하여, 그 선택된 복조 판정부로부터 출력된 디지털 데이터를 복조 데이터로 출력하는 출력 수단을 포함하여 구성된다.
상기 출력 수단은, 상기 출력된 복조 데이터의 N(N=2이상 자연수)배수 오버샘플(oversample)된 비트 패턴에 근거하여 DC 오프셋의 발생 여부를 판단하고, 그 DC 오프셋의 발생 판단 시 상기 복조 판정부에 이웃하는 판정부를 새로운 복조 판정부로 선택하여 DC 오프셋이 제거되도록 하는 DC 오프셋 제거부를 포함하여 구성된다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 지연 동기 루프를 이용한 디지털 주파수 편이 복조 방법의 일 예는, 수신된 주파수 편이 방식의 변조 주파수를 진폭 제한기를 통해 구형파 처리하여 입력하고, 그 입력 구형파를 디지털데이터로 복조하기 위한 방법에 있어서, 상기 입력 구형파를 설정된 시간 동안 지연하는 제 1 단계; 및 상기 입력 구형파의 상승단과 상기 지연된 구형파의 상승단의 선후(先後) 관계를 시간 영역에서 판단하여, 그 판단결과에 따라 상기 입력 구형파를 디지털 데이터로 출력하는 제 2 단계를 포함하여 구성함을 특징으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 지연 동기 루프를 이용한 디지털 주파수 편이 복조 방법의 다른 예는, 수신된 주파수 편이 방식의 변조 주파수를 진폭 제한기를 통해 구형파 처리하여 입력하고, 그 입력 구형파를 디지털 데이터로 복조하기 위한 방법에 있어서,
상기 입력 구형파를 설정된 지연 시간만큼씩 복수 단계로 순차 지연하여 출력하는 제 1 과정; 상기 입력 구형파의 상승단과 상기 각 단계별 지연출력된 구형파의 상승단 간의 선후(先後) 관계를 시간영역에서 판단하여, 그 판정 결과를 상기 단계별 디지털 데이터로 출력하는 제 2 과정; 상기 단계별 디지털 데이터를 근거로, 상기 입력 구형파의 주파수가 최대 또는 최소일 때에 해당하는 디지털 데이터가 출력된 단계를 찾고, 그 최소와 최대의 중간에 해당하는 디지털 데이터가 출력된 단계를 상기 입력 구형파의 복조를 위한 복조 단계로 선택하여, 그 선택된 복조 단계의 해당 디지털 데이터를 복조 데이터로 출력하는 제 3 과정; 및 상기 출력된 복조 데이터의 N(N=2이상 자연수)배수 오버샘플(oversample)된 비트 패턴에 근거하여 DC 오프셋의 발생 여부를 판단하고, 그 DC 오프셋의 발생 판단 시 상기 복조 단계에 이웃하는 단계를 새로운 복조 단계로 선택하여 DC 오프셋을 제거하는 제 4 과정을 포함하여 구성함을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 지연 동기 루프를 이용한 디지털 주파수 편이 복조기 및 복조 방법에 대하여 상세히 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 지연 동기 루프를 이용한 디지털 주파수 편이 복조기를 나타내는 블록도이다.
동 도면을 보면, 수신단의 고주파 믹서(RF mixer)로부터 출력된 채널 주파수 중 원하는 특정 채널의 주파수만을 여파하는 대역통과필터(BPF)(610); 상기 여파된 주파수 파형을 시간 영역의 구형파로 만드는 진폭 제한기(620); 상기 진폭 제한기(620)로부터 출력되어 입력된 상기 구형파를 일정 시간 지연하는 지연 라인(delay line)(630); 상기 진폭 제한기(620)의 출력신호와 상기 지연 라인(630)의 출력 신호를 입력으로 하여, 그 입력된 두 신호 중 어느 신호의 상승단(rising edge)이 빠른지 시간 영역에서 판정하여 그 판정 결과를 디지털 데이터로 출력하는 D형 플립플롭(DFF)(640); 및 상기 지연 라인(630)의 상기 지연 시간을 고정(lock) 시키기 위한 지연 동기 루프 회로(650)로 구성되어 있다.
상기 지연 동기 루프 회로(650)는, 상기 지연 라인(630)과 동일한 구성으로서 입력 기준 클럭(CLKref)을 그 지연 라인(630)의 지연 시간과 동일한 지연 시간 동안 지연한 후 출력하는 지연 라인(651); 상기 지연 라인(651)의 출력 클럭과 상기 기준 클럭(CLKref)의 위상을 검출하여 상호 비교하는 위상 검출기(PD)(652); 상기 위상 검출기(653)의 출력에 따라 충전소자로서의 캐패시터(C)를 충방전하고 그 캐패시터(C)의 충전전압을 상기 두 지연 라인(651,630)의 지연시간의 제어를 위한 신호로 동시에 제공하여 상기 지연 라인(651,630)의 지연시간을 상기 기준 클럭의 주기에 정확히 동기되도록 하는 충전 펌프(CP)(653)로 구성되어 있다.
도 6과 같이 구성된 본 발명의 동작을 설명한다.
상기 진폭 제한기(620)의 출력인 구형파(square wave)를 상기 지연 동기 루프(DLL)(650)를 이용하여 정확히 상기 기준 클럭의 주기 T로 조절된 상기 지연 라인(630)을 거치게 한 후, 그 진폭 제한기(620)의 출력 신호와 상기 지연 라인(630)의 출력 신호 중 어느 신호의 상승단(rising edge)이 빠른지를 단부(edge) 검출 기능을 하는 예컨대, D형 플립플롭(640)으로 판정하여 그 판정결과를 복조된 데이터로서의 디지털 데이터로 출력한다.
보다 구체적인 예를 들어, 주파수 편이 방식(FSK)의 두 변조 주파수를 f1과 f2라 하고 'f1>f2'라고 할 때, 상기 지연 라인(630)의 지연 시간을 상기 지연 동기 루프(650)를 이용하여 정확히 'T=2/(f1+f2)'로 맞춘다. 이와 같이 지연 시간이 설정된 상태에서, f1이 수신되었을 경우 상기 진폭 제한기(620)의 출력은 1/f1 주기 후에 다음 상승단이 나오고, 상기 지연 라인(630)의 출력은 2/(f1+f2) 지연시간 후에 상승단이 나와서, 상기진폭 제한기의 출력신호의 상승단이 상기 지연 라인(630)의 출력신호의 상승단보다 빠르게 된다. 따라서, 상기 D 플립플롭(640)에서는 상기 진폭 제한기(620)의 출력 신호의 상승단과 상기 지연 라인(630)의 출력 신호의 상승단 간의 선후 관계에 따른 디지털 데이터를 복조 데이터로 출력하는 데, 본 예에서는 상기 진폭 제한기(620)로부터 출력된 원신호 f1에 대응하는 구형파의 상승단이 지연된 구형파의 상승단 보다 빠르므로 디지털 데이터 '1'을 복조된 데이터로 출력한다. 이와 반대로 f2의 경우에 대해서도 상기의 동작 원리가 그대로 적용되므로 그 설명은 생략토록 한다.
도 7은 상기 진폭 제한기(620)의 출력으로서 상기 D플립플롭(640)에 입력되는 입력 구형파와 상기 지연 라인(630)의 지연된 구형파에 대한 타이밍도로서, 상기 입력 구형파와 상기 지연된 구형파 간의 상승단을 시간 영역에서 상호 비교하는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 지연 동기 루프를 이용한 디지털 주파수 편이 복조기를 나타내는 블록도로서, 도 6의 일 실시예와 비교하여 차이점은, 상기 지연라인(630,651)의 지연시간에 대하여 미세 조정이 가능하도록 복수개의 작은 지연 셀(832-839)(862-865)들을 상기 지연라인(630,651)과 대응하는 지연라인(831,861)에 직렬 연결하여 추가하고 이에 대응하여 D플롭플롭(841-848)을 복수개로 구성함과 아울러 DC 오프셋 제거회로(850)가 추가되었으며, 보다 구체적으로 설명하면 다음과 같다.
도 8을 보면, 수신단의 고주파 믹서(RF mixer)로부터 출력된 채널 주파수 중 원하는 특정 채널의 주파수만을 여파하는 대역통과필터(BPF)(610); 상기 여파된 주파수 파형을 시간 영역의 구형파로 만드는 진폭 제한기(620); 도 6의 지연 라인(630)에 대응하는 메인 지연 셀로서의 지연 라인(831)과 그 지연 라인(831)에 직렬 연결된 2M(M은 정수로서 예컨대 4)개의 보조 지연 셀(832-839)로 이루어져,상기 진폭 제한기(620)로부터 출력되어 입력되는 입력 구형파를 상기 각 지연 셀(831-839) 마다 일정 시간 순차 지연한 후 출력하는 지연부(830); 상기 보조 지연 셀(832-839)에 대응하는 복수개의 D형 플립플롭(841-848)을 구비하여, 상기 각 D형 플립플롭(841-848)를 통해, 상기 입력 구형파의 상승단과 상기 각 보조 지연 셀(832-839)의 출력 클럭의 상승단과의 선후(先後) 관계를 시간 영역상에서 판정하고 그 판정결과에 대응하여 생성된 디지털 데이터를 출력하는 상승단 검출판정부(840); 상기 복수개의 D형 플립플롭(841-848)로부터 출력된 복수개의 디지털 데이터를 근거로, 상기 입력 구형파의 주파수가 피크(peak) 또는 밸리(valley)일 때에 해당하는 디지털 데이터가 출력된 해당 D플립플롭(841-848 중 하나)을 찾고, 그 최소와 최대의 중간에 해당하는 디지털 데이터가 출력된 D 플립플롭(841-848 중 하나)을 상기 입력 구형파의 복조를 위한 복조용 D플립플롭으로 선택하여, 그 선택된 복조용 D 플립플롭으로부터 출력된 디지털 데이터를 복조된 데이터로 출력하기 위한, 피크/밸리 검출부(peak/valley detector)(851)와, 상기 피크/밸리 검출부(851)로부터 출력된 복조 데이터의 N(N=2이상 자연수)배수 오버샘플(oversample)된 비트 패턴에 근거하여 DC 오프셋의 발생 여부를 판단하고 그 DC 오프셋의 발생 판단 시 상기 선택된 복조용 D플립플롭에 이웃하는 D플립플립을 새로운 복조용 D플립플롭으로 선택하여 DC 오프셋이 제거되도록 하는 패턴 매치 검출부(pattern match detector)(852)를 구비하는 출력장치(850); 도 6의 지연 라인(651)에 대응하는 메인 지연 셀로서의 지연 라인(861)과 그 지연 라인(861)에직렬 연결된 복수개의 보조 지연 셀(862-865)로 이루어져 입력 기준 클럭(CLKref)을 각 지연 셀(861-865)마다 일정 시간 순차 지연한 후 출력하는 지연부(860)와, 상기 지연부(860)의 출력 클럭과 상기 기준 클럭(CLKref)의 위상차를 검출하는 위상 검출기(PD)(870)와, 상기 검출된 위상차를 근거로 생성된 지연시간 제어신호(Vcont)를 상기 지연부(860)의 각 지연 셀(861-865) 및 상기 지연부(830)의 각 지연 셀(831-839)의 지연 시간의 제어를 위한 신호로 동시 제공하여 그 지연부(860,830)의 지연시간을 상기 기준 클럭의 주기에 동기되도록 하는 지연 제어부(880)로 구성된 지연 동기 루프 회로(890)로 구성되어 있다.
상기 지연 제어부(880)는 상기 위상 검출기(870)의 출력에 따라 캐패시터(C)를 충방전하고 그 캐패시터의 충전전압을 상기 지연 제어신호(Vcont)로 상기 지연부(830,860)에 동시 제공하는 충전 펌프(CP)(880)로 구성되어 있다.
도 9는 도 8의 상기 출력 장치(850)의 블록도로서, 동 도면에 도시된 바와 같이, 상기 피크/밸리 검출부(peak/valley dector)(851); 상기 패턴 매치 검출부(pattern match detector)(852); 상기 피크/밸리 검출부(851)에서 상기 선택된 복조용 D플립플롭의 주소 및/또는 상기 패턴 매치 검출부(852)에서 상기 새롭게 선택된 복조용 D플립플롭의 주소를 카운트(count)하기 위한 어드레스 카운터(address counter)(853); 상기 카운트된 주소에 근거하여 상기 복수개의 D플립플롭(841-848)의 출력 신호 중 선택된 하나의 데이터를 상기 복조된 데이터로 출력함과 아울러 그 복조된 데이터를 상기 DC 오프셋 제거부(852)의 입력으로 제공하는 먹스(MUX)(854)로 구성되어 있다.
도 10은 도 8 및 도 9의 상기 피크/밸리 검출부(851)에서 피크 검출부의 세부 구성을 도시한 것으로서, 동 도면에 도시된 바와 같이, 상기 복수개의 D플립플롭(841-848)에 대응토록 구성되어 그 D플립플롭(841-848)의 출력 데이터를 저장하는 복수개의 저장 셀(storage cell)(1001); 상기 복수개의 저장 셀에 저장된 복수개의 데이터를 병렬 입력하여 그 입력된 데이터의 버블 오류를 보정하고, 그 보정된 데이터의 변환(transition) 점을 찾는 버블 보정부(Bubble corrector)(1002); 및 상기 버블 보정부(1002)의 출력에 근거하여 상기 먹스(854)에 제공되는 주소를 생성하는 어드레스 생성부(1003)으로 구성되어 있다.
상기 저장 셀(1001)은 리셋 신호(reset,resetb) 및 상기 복수개의 D플립플롭(841-848)의 출력 신호(in,inb)를 입력으로 하여 그 D플립플롭(841-848)의 출력 데이터를 저장하도록, 복수개의 전계효과트랜지스터 및 복수개의 비반전 인버터로 구성되어 있다.
상기 어드레스 생성부(1003)는, 게이트와 드레인이 각기 복수개의 행렬 라인에 연결되고 소오스가 접지된 복수개의 NMOS 전계효과트랜지스터와, 소오스가 VDD에 공통 연결되고 게이트가 공통 접지되고 드레인이 상기 열 라인에 연결된 복수개의 PMOS 전계효과트랜지스터를 구비하고, 상기 행 라인은 상기 버블 보정부(1002)의 출력에 의해 액티브(active)되도록 하며, 상기 열 라인의 출력단은 비반전 인버터가 연결되어 있으며, 그 비반전 인버터의 출력을 제어신호(pvload)에 따라 상기먹스(854)의 주소로 제공하는 D플립플롭(DFF)을 포함하여 구성되어 있다.
도 11은 도 8 및 도 9의 상기 패턴 매치 검출부(852)의 구성을 나타낸 것으로서, 동 도면에 도시된 바와 같이, 상기 먹스(854)로부터 출력된 상기 복조된 데이터의 3배수 오버샘플된 데이터를 입력하여 한자리씩 시프트(shift)하는 6비트 시프트 레지스터(1101); 및 상기 6비트 시프트 레지스터(1101)의 각 자리 데이터를 입력하여 그 입력 비트의 패턴에 대한 오류를 판단하고, 그 판단결과에 근거한 출력을 상기 먹스(854)의 주소로 제공하는 조합적 논리부(combinational logic)(1102)로 구성되어 있다.
도 12는 도 9의 먹스(854)의 구성도로서, 동 도면에 도시된 바와 같이, 드레인과 소오스가 각기 공통 연결되어 있고 각 게이트에는 상기 어드레스 카운터(853)에서 카운트된 주소 데이터(S1,S2,...S8)와 그 주소 데이터의 반전 데이터(S1b,S2b,...S8b)가 각기 입력되며, 상기 공통 연결된 드레인으로는 상기 D플립플롭(841-848)의 출력이 입력되고, 상기 공통 연결된 소오스는 버퍼로서의 D플립플롭(DFF)에 연결되어 있으며, 상기 D플립플롭의 출력단을 통해 상기 복조된 데이터가 출력되도록 구성되어 있다.
이어, 도 8 내지 도 12를 참조하여 상술된 본 발명의 다른 실시예에 따른 지연 동기 루프를 이용한 디지털 주파수 편이 복조기의 동작에 대하여 설명토록 하되, 실질적인 통신 시작전 서두(preamble)의 일정 시간 동안은 데이터 시퀀스(sequence)가 '0'과 '1'이 반복되고, 통신 대역폭은 3MHz이며, 데이터율은 1Mbps인 통신 환경을 일예로 전제하고서 이하 설명토록 한다.
본 실시예에서는 FSK의 DC 오프셋을 제거할 수 있도록 도 6의 기본 구조에 도 8과 같이 메인 지연 셀로서의 지연 라인(831,861)의 미세조정이 가능하도록 작은 지연 값을 갖는 보조 지연 셀들(832-839)(862-865)과 상기 피크/밸리 검출부(851) 및 상기 패턴 매치 검출부(852)를 구비한 상기 출력장치(850)를 추가하였다. 따라서, 도 13에서와 같이 상기 출력장치(850)의 상기 피크/밸리 검출부(851)를 통하여 상기 복수개의 D플립플롭(841-848) 중 적절한 하나를 복조용 D플립플롭(846)으로 선택하고, 그 복조용 D플립플롭(846)을 통해 복조출력된 데이터의 3배수 오버샘플된 비트 패턴을 상기 패턴 매치 검출부(852)를 통하여 검출하고 그 검출된 비트패턴에 근거하여 DC 오프셋을 제거할 수 있다. 즉, 상기 지연 라인(831)에 추가되는 작은 지연 셀(832-839)들의 각 지연시간과 개수를 조절함으로써 상기 출력장치(850)가 얼마나 정밀하게 DC 오프셋을 제거할 수 있는지, 또는 얼마나 많은 DC 오프셋을 제거할 수 있는지 결정 할 수 있는 데, 본 실시예의 동작에 대하여 보다 상세히 설명하면 다음과 같다.
도 8 및 도 9를 보면, 상기 출력장치(850)는 크게 두 부분으로 이루어져 있는데, 하나는 도 10과 같은 상기 피크/밸리 검출부(851)이고, 또 하나는 도 12와 같은 패턴 매치 검출부(852)이다.
상기 피크/밸리 검출부(851)는 상기 진폭 제한기(620)의 출력신호의 주파수가 최대 또는 최소일 때에 해당하는 상기 지연부(830)의 지연시간이 몇 번째의 보조 지연셀(832-839 중 하나)에서 이루어지고 이에 대응하는 D플립플롭(841-848)이 몇 번째 D플립플롭(841-848 중 하나)에 해당하는지를 알아내는 역할을 한다.
예를 들어, FSK 변조 주파수 f1, f2에 대한 입력 구형파를 제 1 구형파와 제 2 구형파라 하고, 상기 제 1 및 제 2 구형파의 주기에 해당하는 상기 지연부(830)의 지연시간이 각각 네 번째와 여덟 번째 보조 지연 셀(835,839)까지의 지연시간이면, 이에 대응하는 D플립플롭은 각각 네 번째와 여덟 번째 D플립플롭(844,848)이므로, FSK 복조는 도 13과 같이 지연시간이 '2/f1+f2'가 되는 상기 지연셀(837)의 출력을 입력으로 하는 6번째 D플립플롭(846)을 복조용으로 선택하고 그 복조용 D플립플롭(846)을 이용하여 복조한다.
이와 같이 복조용 D플립플롭을 선택하기 위하여, 상기 피크/밸리 검출부(851)는 도 10과 같이 구성하였는 바, 그 동작 원리는 2N개의 상기 저장 셀(1001)이 제어부(미도시)의 리셋(reset)신호에 맞추어 모두 0으로 초기화되고 그 리셋신호가 해제되면 상기 복수개의 D플립플롭(841-848)의 출력을 입력으로 받아들여 각각의 저장 셀(1001)들이 1을 검출한다. 상기 D플립플롭(841-848)의 출력신호 중 한번이라도 1이 검출되면 각각의 저장 셀(1001)들은 그 이후로 일정시간(예컨대, 패턴 매치 검출부(852)의 인에이블 제어신호인 pmenable의 발생 전까지 또는 다음 리셋 신호의 발생 전까지) 검출된 신호가 0이든 1이든 상관없이 1을 저장하고 있는다.
상기 버블 보정부(1002)에서는 상기 저장 셀(1001)에 저장된 데이터를 보고 피크(또는 밸리)를 찾는데, 예컨대 여덟 개의 저장셀(1001) 중 4번째 까지의 저장값이 '1'이고 나머지는 '0'일 경우 즉, 상기 8개의 D플립플롭(841-848)의 출력이 '11110000'인 경우, 상기 진폭 제한기(620)의 출력 신호의 주파수가 최대일 때에해당하는 상기 지연부(830)의 지연시간이 네번째 D플립플롭(844)에 해당함을 의미한다. 즉, 비트 순열의 변환점(transition)이 4번째인 것을 검출하여 4번째 D플립플롭(844)를 찾는다.
또한, 밸리 검출부(851)도 상기 피크 검출부(851)의 동작과 마찬가지로 상기 진폭 제한기(620)의 출력신호의 주파수가 최소일 때에 해당하는 상기지연부(830)의 지연시간이 몇 번째 D플립플롭에 해당하는지 알아내는 데, 본 예에서는 여덟 개의 저장셀(1001) 중 8번째 까지의 저장값이 '1'인 경우 즉, 상기 8개의 D플립플롭(841-848)의 출력이 '11111111'인 경우, 이는 상기 진폭 제한기(620)의 출력 신호의 주파수가 최소일 때에 해당하는 상기 지연부(830)의 지연시간이 8번째 D플립플롭(848)에 해당함을 의미한다.
이와 같이 상기 피크/밸리 검출부(851)를 통해 복조용 D플롭플롭(846)를 선택하고, 그 선택된 복조용 D플립플롭(846)을 이용하여 FSK 변조신호를 복조해 내는 데, 상기 복조된 데이터의 3배수 오버샘플된 데이터는 도 11과 같은 상기 패턴 매치 검출부(852)의 6비트 시프트 레지스터(1101)에 제공되어 한자리씩 시프트되면서 입력되고, 상기 조합적 논리부(1102)는 상기 6비트 시프트 레지스터(1101)의 데이터의 비트 패턴을 3개씩 조합하여 보아 '1'이나 '0'이 연속적으로 3번씩 나오는지 아닌지를 판별하여 DC 오프셋을 잡아낸다.
상기 패턴 매치 검출부(852)에서 DC 오프셋을 제거하는 동작원리는 예컨대, 대역폭이 3MHz이고 데이터율이 1Mbps의 통신 조건에서, DC 오프셋이 완벽히 없어졌을 경우 복조된 데이터는 111, 000과 같이 3번씩 같은 비트(bit)가 나와야 한다는것에 기반 한다. 따라서, 만약 111000111이 복조 되었을 경우에는 101이라고 판독할 수 있으나, 111001111이 복조 되었을 경우에는 복조된 데이터는 101이지만 DC 오프셋이 발생한 것으로 판독하여 DC 오프셋을 제거할 수 있도록 도 9의 어드레스 카운터(853)에 신호를 주어 상기 먹스(854)의 어드레스를 예컨대 ±1로 바꾸도록 함으로써 복조용의 D플립플롭을 상기 6번째 D플롭플롭(846)에서 그 6번째 D플립플롭(846)에 이웃하는 5번째나 7번째 D플립플롭(845 또는 847)으로 재선택토록 한다.
이상 설명된 상기 피크/밸리 검출부(851)와 상기 패턴 매치 검출부(852)의 출력은, 도 12와 같이 구성된 상기 먹스(854)의 주소(즉, 상기 8개의 D플립플롭 중 어느 것을 선택할 것인가의 주소)가 되어, 상기 지연부(830)의 지연 시간을 정확히 '2/(f1+f2)'와 같도록 미세조정 한다.
한편, 상기 패턴 매치 검출부(852)의 동작 없이 상기 피크/밸리 검출부(851)만으로 DC 오프셋을 제거할 수 있으나, 이를 위해서는 주기적으로 그 피크/밸리 검출부(851)의 상기 저장 셀(1001)들을 리셋시켜야 하므로, 상기 출력장치(850)의 역할을 데이터의 서두(preamble)등의 초기시간에는 상기 피크/밸리 검출부(851)가 DC 오프셋을 잡아내고, 그 이후에는 동작이 보다 간단한 상기 패턴 매치 검출부(852)가 잡아내도록 분담하는 것이 바람직하다.
도 14는 본 발명의 시뮬레이션 결과로서, 고의적으로 가해준 가변 DC 오프셋을 제거하며 디지털 데이터를 복구해 내는 것을 볼 수 있다. 도 14 (b)의 파형은 가변 DC 오프셋을 갖는 입력 신호와 이를 제대로 복조한 출력신호이며, 도 14 (a)의 파형은 상기 출력장치(850)의 상기 패턴 매치 검출부(852)가 DC 오프셋의 변화를 검출하였음을 나타내주는 펄스(pulse)신호이다.
이상 상세히 설명한 바와 같이 본 발명에 따른 지연 동기 루프를 이용한 디지털 주파수 편이 복조기 및 복조 방법에 의하면, 도 14의 시뮬레이션 결과에 나타나 듯이 DC 오프셋을 제거하면서 FSK변조 주파수를 정확하게 복조해 내는 효과가 창출된다.

Claims (16)

  1. 수신된 주파수 편이 방식의 변조 주파수를 진폭 제한기를 통해 구형파 처리하여 입력하고, 그 입력 구형파를 디지털 데이터로 복조하기 위한 장치에 있어서,
    상기 입력 구형파를 설정된 시간동안 지연하는 지연 수단; 및
    상기 입력 구형파의 상승단과 상기 지연된 구형파의 상승단의 선후(先後) 관계를 시간 영역상에서 상호 비교하고, 그 비교결과에 대응하는 디지털 데이터를 복조된 데이터로 출력하는 복조 수단을 포함하여 구성된 것을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조기.
  2. 제 1 항에 있어서,
    상기 지연 수단은,
    입력 기준 클럭을 지연한 후 출력하는 제 1 지연부와, 상기 제 1 지연부의 출력 클럭과 상기 기준 클럭의 위상을 검출하여 상호 비교하는 위상 검출기와, 상기 위상 검출기의 출력에 따라 충전소자를 충방전하고 그 충전소자의 충전전압을 상기 제 1 지연부의 지연시간의 제어를 위한 신호로 제공하여 상기 제 1 지연부의 지연시간을 상기 기준 클럭의 주기에 동기되도록 하는 충전 펌프로 구성된 지연 동기 루프 회로; 및
    상기 제 1 지연부의 동기된 지연 시간만큼 상기 입력 구형파를 지연한 후 출력하는 제 2 지연부를 포함하여 구성된 것을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조기.
  3. 제 1 항에 있어서,
    상기 복조 수단은 D형 플립플롭으로 구성된 것을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조기.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 설정된 지연 시간은 '2/(f1+f2)' 이고, 상기 f1과 f2는 주파수 편이 방식의 두 변조 주파수를 나타내는 것을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조기.
  5. 수신된 주파수 편이 방식의 변조 주파수를 진폭 제한기를 통해 구형파 처리하여 입력하고, 그 입력 구형파를 디지털 데이터로 복조하기 위한 장치에 있어서,
    상호 직렬 연결된 복수개의 지연 셀로 이루어져 입력 기준 클럭을 지연한 후 출력하는 지연부와, 상기 지연부의 출력 클럭과 상기 기준 클럭의 위상차를 검출하는 위상 검출기와, 상기 검출된 위상차를 근거로 생성된 지연시간 제어신호를 상기 지연부의 각 지연 셀의 지연 시간의 제어를 위한 신호로 제공하여 그 지연부의 지연시간을 상기 기준 클럭의 주기에 동기되도록 하는 지연 제어부로 구성된 지연 동기 루프 수단;
    상호 직렬로 연결된 복수개의 지연 셀로 이루어져, 상기 지연 제어부로부터출력된 지연 제어신호에 의해 결정된 지연 시간 만큼 상기 입력 구형파를 각기 지연한 후 출력하는 지연 수단;
    상기 복수개의 지연 셀에 대응하는 복수개의 판정부를 구비하여, 상기 각 판정부를 통해 상기 입력 구형파의 상승단과 상기 지연 수단의 상기 각 지연 셀의 출력 클럭의 상승단과의 선후(先後) 관계를 시간 영역상에서 판정하고 그 판정결과에 대응하여 생성된 디지털 데이터를 출력하는 판정 수단; 및
    상기 복수개의 판정부로부터 출력된 상기 복수개의 디지털 데이터를 근거로, 상기 입력 구형파의 주파수가 최대 또는 최소일 때에 해당하는 디지털 데이터가 출력된 판정부를 찾고, 그 최소와 최대의 중간에 해당하는 디지털 데이터가 출력된 판정부를 상기 입력 구형파의 복조를 위한 복조 판정부로 선택하여, 그 선택된 복조 판정부로부터 출력된 디지털 데이터를 복조 데이터로 출력하는 출력 수단을 포함하여 구성된 것을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조기.
  6. 제 5 항에 있어서,
    상기 출력 수단은, 상기 출력된 복조 데이터의 N(N=2이상 자연수)배수 오버샘플(oversample)된 비트 패턴에 근거하여 DC 오프셋의 발생 여부를 판단하고, 그 DC 오프셋의 발생 판단 시 상기 복조 판정부에 이웃하는 판정부를 새로운 복조 판정부로 선택하여 DC 오프셋이 제거되도록 하는 DC 오프셋 제거부를 포함하여 구성된 것을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조기.
  7. 제 6 항에 있어서,
    상기 N은 해당하는 통신 대역폭 및 데이터율에 근거하여 설정되는 것을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조기.
  8. 제 5 항에 있어서,
    상기 지연 제어부는 상기 위상 검출기의 출력에 따라 충전소자를 충방전하고 그 충전소자의 충전전압을 상기 지연 제어신호로 상기 지연부 및 상기 지연 수단에 제공하는 충전 펌프로 구성된 것을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조기.
  9. 제 5 항에 있어서,
    상기 판정부는 D형 플립플롭으로 구성된 것을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조기.
  10. 수신된 주파수 편이 방식의 변조 주파수를 진폭 제한기를 통해 구형파 처리하여 입력하고, 그 입력 구형파를 디지털 데이터로 복조하기 위한 방법에 있어서,
    상기 입력 구형파를 설정된 시간 동안 지연하는 제 1 단계; 및
    상기 입력 구형파의 상승단과 상기 지연된 구형파의 상승단의 선후(先後) 관계를 시간 영역에서 판단하여, 그 판단결과에 따라 상기 입력 구형파를 디지털 데이터로 출력하는 제 2 단계를 포함하여 구성함을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 단계의 상기 지연 시간은 '2/(f1+f2)'로 설정하고, 상기 f1과 f2는 주파수 편이 방식의 두 변조 주파수를 나타내는 것을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조 방법.
    ( 상기 제 1 단계의 상기 지연 시간은 주파수 편이 방식의 두 변조 주파수에 대한 중간 주파수의 주기값으로 설정함 )
  12. 제 11 항에 있어서,
    상기 지연시간을 지연 동기 루프(DLL)에 의해 입력 기준 클럭의 주기에 동기함을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조 방법.
  13. 수신된 주파수 편이 방식의 변조 주파수를 진폭 제한기를 통해 구형파 처리하여 입력하고, 그 입력 구형파를 디지털 데이터로 복조하기 위한 방법에 있어서,
    상기 입력 구형파를 설정된 지연 시간만큼씩 복수 단계로 순차 지연하여 출력하는 제 1 과정;
    상기 입력 구형파의 상승단과 상기 각 단계별 지연출력된 구형파의 상승단 간의 선후(先後) 관계를 시간영역에서 판단하여, 그 판정 결과를 상기 단계별 디지털 데이터로 출력하는 제 2 과정; 및
    상기 단계별 디지털 데이터를 근거로, 상기 입력 구형파의 주파수가 최대 또는 최소일 때에 해당하는 디지털 데이터가 출력된 단계를 찾고, 그 최소와 최대의 중간에 해당하는 디지털 데이터가 출력된 단계를 상기 입력 구형파의 복조를 위한 복조 단계로 선택하여, 그 선택된 복조 단계의 해당 디지털 데이터를 복조 데이터로 출력하는 제 3 과정을 포함하여 구성함을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조 방법.
  14. 제 13 항에 있어서,
    상기 각 단계별 지연 시간은 지연 동기 루프(DLL)에 의해 지연 동기된 시간에 동기하여 설정되는 것을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조 방법.
  15. 제 13 항에 있어서,
    상기 출력된 복조 데이터의 N(N=2이상 자연수)배수 오버샘플(oversample)된 비트 패턴에 근거하여 DC 오프셋의 발생 여부를 판단하고, 그 DC 오프셋의 발생 판단 시 상기 복조 단계에 이웃하는 단계를 새로운 복조 단계로 선택하여 DC 오프셋을 제거하는 제 4 과정을 더 포함하여 구성함을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조 방법.
  16. 제 15 항에 있어서,
    상기 N은 해당하는 통신 대역폭 및 데이터율에 근거하여 설정함을 특징으로 하는 지연 동기 루프를 이용한 디지털 주파수 편이 복조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105629289A (zh) * 2015-12-29 2016-06-01 深圳大学 用于飞行时间测量系统的重合信号产生方法和系统

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10300267B4 (de) * 2003-01-08 2006-01-05 Infineon Technologies Ag Demodulation eines frequenzmodulierten Empfangssignals durch Abbilden der Nulldurchgänge auf eine Folge von Parameterwerten
KR100976625B1 (ko) * 2008-10-15 2010-08-18 한국전자통신연구원 타임투디지털컨버터를 이용한 위상 편이 복조기
FR2945398B1 (fr) * 2009-05-07 2011-06-10 Commissariat Energie Atomique Demodulateur et systeme de transmission d'informations modulees, notamment pour etiquette d'identification radiofrequence
KR101764253B1 (ko) * 2011-02-15 2017-08-03 삼성전자 주식회사 위상 편이 복조기 및 이를 포함하는 스마트 카드
CN106161309B (zh) * 2015-03-27 2020-04-24 恩智浦美国有限公司 解调频移键控调制的输入信号的方法和解调器
JP6761173B2 (ja) * 2016-08-15 2020-09-23 富士通株式会社 無線解析装置、無線解析方法、及びプログラム
CN115426079B (zh) * 2022-11-04 2023-02-24 浙江地芯引力科技有限公司 数据解调方法、装置及电子产品
CN115801177B (zh) * 2023-02-06 2023-06-20 江苏华存电子科技有限公司 一种信号偏移校准器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0430480A2 (en) * 1989-11-13 1991-06-05 Motorola, Inc. FSK time-delay demodulator with reduced DC-offset
JPH05347644A (ja) * 1992-02-27 1993-12-27 Nec Corp データ復調装置
JPH08331186A (ja) * 1995-05-31 1996-12-13 Taiyo Yuden Co Ltd 周波数復調回路
KR19980054376A (ko) * 1996-12-27 1998-09-25 구자홍 에이치디 티브이(hd tv)의 디지탈 복조기

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4804925A (en) * 1986-03-26 1989-02-14 Fuji Photo Film Co., Ltd. DPSK exclusive-OR demodulator

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0430480A2 (en) * 1989-11-13 1991-06-05 Motorola, Inc. FSK time-delay demodulator with reduced DC-offset
JPH05347644A (ja) * 1992-02-27 1993-12-27 Nec Corp データ復調装置
JPH08331186A (ja) * 1995-05-31 1996-12-13 Taiyo Yuden Co Ltd 周波数復調回路
KR19980054376A (ko) * 1996-12-27 1998-09-25 구자홍 에이치디 티브이(hd tv)의 디지탈 복조기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105629289A (zh) * 2015-12-29 2016-06-01 深圳大学 用于飞行时间测量系统的重合信号产生方法和系统
CN105629289B (zh) * 2015-12-29 2019-04-02 深圳大学 用于飞行时间测量系统的重合信号产生方法和系统

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