JP2002542663A - 公衆電話網に接続された機器の同期装置 - Google Patents
公衆電話網に接続された機器の同期装置Info
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- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
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Abstract
(57)【要約】
情報が第１の装置（２）から第２の装置（６）に及びその逆に伝送される必要がある伝送システムにおいて、タイムスロットの第１の部分（ｔ０−ｔ３）を利用して第１の装置（２）から第２装置（６）にデータを伝送し、タイムスロットの第２の部分（ｔ３−ｔ４）を利用して第２の装置（６）から第１の装置（２）にデータを伝送する。システムの正しい動作を実現するために、第２の装置（６）は第１の装置（２）に同期する必要がある。これは、第１の装置（２）と第２装置（６）との間の相互接続ライン上に存在する信号にロックされるフェーズロックループ（７８）を使用することにより実施される。信頼できる同期を確実にするために、タイムスロットの第２の部分（ｔ３−ｔ４）は、次のタイムスロットの第１の部分の開始（ｔ５）より前に終了し、立ち上がりエッジがそれぞれの新しいタイムスロットの第１の部分の開始時（ｔ５）に存在する。
Description
【０００１】
本発明は、第２の装置に結合された第１の装置を有するとともに、タイムスロ
ットの第１の部分において第１の装置から第２の装置に少なくとも１つのデジタ
ル記号を表す信号を伝送し、タイムスロットの第２の部分において第２の装置か
ら第１の装置に少なくとも１つのデジタル記号を表す信号を伝送する、一連のタ
イムスロットにおいて情報を交換する装置に関する。
ットの第１の部分において第１の装置から第２の装置に少なくとも１つのデジタ
ル記号を表す信号を伝送し、タイムスロットの第２の部分において第２の装置か
ら第１の装置に少なくとも１つのデジタル記号を表す信号を伝送する、一連のタ
イムスロットにおいて情報を交換する装置に関する。
【０００２】 本発明は更に、このような装置において使用される装置に関する。
【０００３】
冒頭に記述した装置は、国際特許出願公開第ＷＯ９８／４８８４５２号から知
られている。
られている。
【０００４】 上記の特許出願における装置は、プリント回路基板上の集積回路のような電子
装置を相互接続するために利用することができる。今日のシステムでは、電子装
置同士がデジタル情報を交換しあわなければならないことが多い。これは例えば
制御情報であったり、あるいはモデムのような通信装置用の回線インタフェース
において第２の装置により送られるべきデジタル情報でありうる。
装置を相互接続するために利用することができる。今日のシステムでは、電子装
置同士がデジタル情報を交換しあわなければならないことが多い。これは例えば
制御情報であったり、あるいはモデムのような通信装置用の回線インタフェース
において第２の装置により送られるべきデジタル情報でありうる。
【０００５】 概して、電子装置の間で使用する相互接続素子はほんの少数であることが望ま
しく、これによりピン及び外部結合素子が低減される。先行技術による装置にお
いては、ピンの数及び／又は外部素子の数を低減するために、タイムスロットの
第１の部分の間に第１の装置から第２の装置に情報が伝送され、タイムスロット
の第２の部分の間に第２の装置から第１の装置に情報が伝送される。
しく、これによりピン及び外部結合素子が低減される。先行技術による装置にお
いては、ピンの数及び／又は外部素子の数を低減するために、タイムスロットの
第１の部分の間に第１の装置から第２の装置に情報が伝送され、タイムスロット
の第２の部分の間に第２の装置から第１の装置に情報が伝送される。
【０００６】
このように第１の装置と第２の装置との間において相互接続を使用する方法は
、第２の装置が第１の装置に同期することを必要とする。これは、第１の装置か
ら受け取ったデータにロックされる第２の装置内のフェーズロックループを使用
することにより実施することができる。上述の特許出願の装置においては、同期
を確実にするために、第１の装置により４つのタイムスロットのうちの１つのタ
イムスロットに特別な同期シーケンスが伝送される。
、第２の装置が第１の装置に同期することを必要とする。これは、第１の装置か
ら受け取ったデータにロックされる第２の装置内のフェーズロックループを使用
することにより実施することができる。上述の特許出願の装置においては、同期
を確実にするために、第１の装置により４つのタイムスロットのうちの１つのタ
イムスロットに特別な同期シーケンスが伝送される。
【０００７】 特別な同期シーケンスの発生は、タイムスロットが完全にはデータに利用でき
ないという不利益をもつ。更に、同期に使用されるタイムスロットに生成される
データを処理するためにデータのバッファリングが必要となりうる。
ないという不利益をもつ。更に、同期に使用されるタイムスロットに生成される
データを処理するためにデータのバッファリングが必要となりうる。
【０００８】 本発明の目的は、特別な同期シーケンスの使用が不要である冒頭に記述した装
置を提供することである。
置を提供することである。
【０００９】
上記の目的を達成するために、本発明による装置は、第２の装置が、タイムス
ロットの第２の部分の終了前に、第２の装置から第１の装置への少なくとも１つ
のデジタル記号の伝送を終了する制御手段を有し、第１の装置が、タイムスロッ
トの第１の部分の開始時にレベル変化を発生させる別の制御手段を有することを
特徴とする。
ロットの第２の部分の終了前に、第２の装置から第１の装置への少なくとも１つ
のデジタル記号の伝送を終了する制御手段を有し、第１の装置が、タイムスロッ
トの第１の部分の開始時にレベル変化を発生させる別の制御手段を有することを
特徴とする。
【００１０】 現在のタイムスロットの終了前に第２の装置から第１の装置への伝送を終了す
ることにより、第２の装置の入力部における信号は当該タイムスロットの終了時
に予め決められたレベルをもつ。これにより、次のタイムスロットは、第１の装
置によりデータを伝送することにより生じるレベル変化とともに始まることが可
能である。第１の装置は、直前のタイムスロットの終了時のレベルとは異なるレ
ベルとともに伝送を開始すべきである。このように、第２の装置は、タイムスロ
ットの開始時にレベルが変化する信号を受け取る。このような信号はフェーズロ
ックループを同期させるのに非常に適しており、特別な同期シーケンスを省くこ
とができる。
ることにより、第２の装置の入力部における信号は当該タイムスロットの終了時
に予め決められたレベルをもつ。これにより、次のタイムスロットは、第１の装
置によりデータを伝送することにより生じるレベル変化とともに始まることが可
能である。第１の装置は、直前のタイムスロットの終了時のレベルとは異なるレ
ベルとともに伝送を開始すべきである。このように、第２の装置は、タイムスロ
ットの開始時にレベルが変化する信号を受け取る。このような信号はフェーズロ
ックループを同期させるのに非常に適しており、特別な同期シーケンスを省くこ
とができる。
【００１１】 本発明の実施例は、タイムスロットの第１の部分に伝送されるデジタル記号を
表す信号が、タイムスロットの第１の部分の開始時と同じ値を有することを特徴
とする。
表す信号が、タイムスロットの第１の部分の開始時と同じ値を有することを特徴
とする。
【００１２】 タイムスロットの第１の部分に伝送されるデジタル記号を表す信号について一
定の値を使用することにより、タイムスロットの開始時に常に同じタイプのエッ
ジが存在する。これは常に立ち上がりエッジ又は立ち下がりエッジでありうる。
同じタイプのエッジを使用することにより、受け取る信号に同期する必要がある
フェーズロックループを簡素化することができる。
定の値を使用することにより、タイムスロットの開始時に常に同じタイプのエッ
ジが存在する。これは常に立ち上がりエッジ又は立ち下がりエッジでありうる。
同じタイプのエッジを使用することにより、受け取る信号に同期する必要がある
フェーズロックループを簡素化することができる。
【００１３】 本発明の別の実施例は、第１の送信器が、タイムスロットの第１の部分におい
て、伝送されるべきデジタル記号の値により決定される時間（instant）にその
出力信号の値を変化させることを特徴とする。
て、伝送されるべきデジタル記号の値により決定される時間（instant）にその
出力信号の値を変化させることを特徴とする。
【００１４】 記号が変化する時間を変えて該記号を符号化することによって、第２の装置に
おいて対応する記号を容易に検出することができる。ある記号値については予め
決められた時間に変化が生じ、別の記号値については後の時間に変化が生じる場
合、伝送される記号の値は、上記予め決められた時間の後であるが上記後の時間
より前の信号のレベルを決定することにより容易に決定することができる。
おいて対応する記号を容易に検出することができる。ある記号値については予め
決められた時間に変化が生じ、別の記号値については後の時間に変化が生じる場
合、伝送される記号の値は、上記予め決められた時間の後であるが上記後の時間
より前の信号のレベルを決定することにより容易に決定することができる。
【００１５】 本発明による装置は、有利には、第２の装置に必要な電力が第２の装置が受け
取るデータ信号から（部分的に）得られるシステムにおいて使用することができ
る。具体的に言うと、これは、例えばトランス又は複数のキャパシタのような絶
縁バリアを通して通信を行う必要があるときに当てはまる。絶縁バリアの使用は
、ＰＣ用のモデム、ＩＳＤＮ又はＡＤＳＬ／ＨＤＳＬアダプタのように公衆電話
網に接続されている機器において一般的である。
取るデータ信号から（部分的に）得られるシステムにおいて使用することができ
る。具体的に言うと、これは、例えばトランス又は複数のキャパシタのような絶
縁バリアを通して通信を行う必要があるときに当てはまる。絶縁バリアの使用は
、ＰＣ用のモデム、ＩＳＤＮ又はＡＤＳＬ／ＨＤＳＬアダプタのように公衆電話
網に接続されている機器において一般的である。
【００１６】
【発明の実施の形態】 本発明について図面を参照して説明する。
【００１７】 図１に示す装置は、デジタル信号を絶縁バリアを通して伝送することが必要と
されるモデム又は他の装置において利用することができる。これは、公衆電話網
に接続されている通信機器において必要とされるものである。この理由は、機器
の故障により、ユーザが電話回線に直接に接続されている部分に触ることを防が
なければならないからである。
されるモデム又は他の装置において利用することができる。これは、公衆電話網
に接続されている通信機器において必要とされるものである。この理由は、機器
の故障により、ユーザが電話回線に直接に接続されている部分に触ることを防が
なければならないからである。
【００１８】 図１に示す装置は、電源からその供給電圧を受け取る主装置（mains device）
２と、電話回線に接続されている回線装置（line device）６とを有する。主装
置２により伝送されるべき信号ＩＮは対称信号に変換され、キャパシタ３及び４
を介して回線装置６に送られる。信号ＩＮの伝送は、タイムスロットの第１の部
分に実施される。更に、供給電圧を得るために、キャパシタ３及び４を介して伝
送されるデータ信号を回線装置６において使用することも可能である。
２と、電話回線に接続されている回線装置（line device）６とを有する。主装
置２により伝送されるべき信号ＩＮは対称信号に変換され、キャパシタ３及び４
を介して回線装置６に送られる。信号ＩＮの伝送は、タイムスロットの第１の部
分に実施される。更に、供給電圧を得るために、キャパシタ３及び４を介して伝
送されるデータ信号を回線装置６において使用することも可能である。
【００１９】 回線装置６から主装置２に伝送されるべき信号もまた、キャパシタ３及び４を
通して伝送されるが、これはタイムスロットの第２の部分に実施される。この信
号は、主装置２により受け取られ、出力端子ＯＵＴにおいて得られる。
通して伝送されるが、これはタイムスロットの第２の部分に実施される。この信
号は、主装置２により受け取られ、出力端子ＯＵＴにおいて得られる。
【００２０】 更に回線装置６は、端子ａ及びｂにおいて電話回線にインタフェースするため
の回路を有する。アナログ信号がキャパシタ３及び４を通して伝送されなければ
ならない場合、主装置２及び回線装置６は、アナログデジタル変換器及びデジタ
ルアナログ変換器を有する。有利には、この目的のためにシグマ−デルタ変調器
が使用される。シグマ−デルタ変調器は、小さい容量値を有するキャパシタ３及
び４を通して容易に送ることができる高周波データ信号を生成するからである。
の回路を有する。アナログ信号がキャパシタ３及び４を通して伝送されなければ
ならない場合、主装置２及び回線装置６は、アナログデジタル変換器及びデジタ
ルアナログ変換器を有する。有利には、この目的のためにシグマ−デルタ変調器
が使用される。シグマ−デルタ変調器は、小さい容量値を有するキャパシタ３及
び４を通して容易に送ることができる高周波データ信号を生成するからである。
【００２１】 図２のタイミング図には、キャパシタ３及び４を通して伝送される信号のタイ
ミングが示されている。グラフ１０に示されているように、信号は続いて生じる
複数のタイムスロットから構成される。タイムスロットは、ｔ０に始まりｔ５に
終わる。タイムスロットの第１の部分はｔ０からｔ３までであり、タイムスロッ
トの第２の部分はｔ３からｔ５までである。第１のタイムスロットにおける実際
の伝送はｔ０からｔ２の間に実施される。ｔ２からｔ３の期間は、キャパシタ３
及び４を充電するに十分な時間を与えるために必要である。
ミングが示されている。グラフ１０に示されているように、信号は続いて生じる
複数のタイムスロットから構成される。タイムスロットは、ｔ０に始まりｔ５に
終わる。タイムスロットの第１の部分はｔ０からｔ３までであり、タイムスロッ
トの第２の部分はｔ３からｔ５までである。第１のタイムスロットにおける実際
の伝送はｔ０からｔ２の間に実施される。ｔ２からｔ３の期間は、キャパシタ３
及び４を充電するに十分な時間を与えるために必要である。
【００２２】 ｔ３からｔ４の間隔は、回線装置６から主装置２に信号を伝送するために利用
できる。図２に、回線装置６から主装置２へのデータの伝送が示されている。回
線装置６によって論理値「１」が伝送される場合、主装置２の入力／出力端子の
間の電圧は第１の値を有し、回線装置６によって論理値「０」が伝送される場合
、主装置２の入力／出力端子の間の電圧は第１の値ではなく第２の値を有する。
できる。図２に、回線装置６から主装置２へのデータの伝送が示されている。回
線装置６によって論理値「１」が伝送される場合、主装置２の入力／出力端子の
間の電圧は第１の値を有し、回線装置６によって論理値「０」が伝送される場合
、主装置２の入力／出力端子の間の電圧は第１の値ではなく第２の値を有する。
【００２３】 本発明の概念によれば、信号はｔ４からｔ５の間は伝送されないので、時間ｔ ５ に発生するレベル変化は、回線装置６を主装置２に同期させるために使用され
るフェーズロックロープ（ＰＬＬ）により常に識別可能となる。
るフェーズロックロープ（ＰＬＬ）により常に識別可能となる。
【００２４】 時間ｔ０からｔ２の間に主装置６により生成される信号の値は、論理値「１」
が伝送されるときは一定の値（実線）を有することが好ましい。また、信号の値
は、ｔ１に第１の値から第２の値（点線）に変化する。
が伝送されるときは一定の値（実線）を有することが好ましい。また、信号の値
は、ｔ１に第１の値から第２の値（点線）に変化する。
【００２５】 グラフ１１、１２及び１３にはクロック信号ＣＬＫ０、ＣＬＫ２及びＣＬＫ４
が示されている。これらのクロック信号は、主装置２及び回線装置６を制御する
ために使用することができる。回線装置６において、主装置２から受け取る信号
からクロック信号を抽出する必要がある。タイムスロットのそれぞれの部分は、
クロック信号ＣＬＫ０、ＣＬＫ２及びＣＬＫ４のレベルから識別することができ
る。以下の表１には、タイムスロットの重要な部分と、クロック信号のレベルと
の間の関係が示されている。
が示されている。これらのクロック信号は、主装置２及び回線装置６を制御する
ために使用することができる。回線装置６において、主装置２から受け取る信号
からクロック信号を抽出する必要がある。タイムスロットのそれぞれの部分は、
クロック信号ＣＬＫ０、ＣＬＫ２及びＣＬＫ４のレベルから識別することができ
る。以下の表１には、タイムスロットの重要な部分と、クロック信号のレベルと
の間の関係が示されている。
【表１】
【００２６】 図３に示す主装置２において、回線装置６に伝送されるべき信号は、ここでコ
ントローラ２３である第１の制御手段の第１の入力部に供給される。クロック信
号ＣＬＫ４は、コントローラ２３の第２の入力部に供給される。コントローラ２
３は、簡単な分周器を使用することによりクロック信号ＣＬＫ４からクロック信
号ＣＬＫ２及びＣＬＫ０を得る。コントローラ２３は更に、ここでは伝送ドライ
バ３０である第１の送信器に供給される２つの制御信号ＴＸＣＴＲＬ１及びＴＸ
ＣＴＲＬ２を生成する。信号ＴＸＣＲＴＬ１及びＴＸＣＲＴＬ２についてはより
詳しく後述する。
ントローラ２３である第１の制御手段の第１の入力部に供給される。クロック信
号ＣＬＫ４は、コントローラ２３の第２の入力部に供給される。コントローラ２
３は、簡単な分周器を使用することによりクロック信号ＣＬＫ４からクロック信
号ＣＬＫ２及びＣＬＫ０を得る。コントローラ２３は更に、ここでは伝送ドライ
バ３０である第１の送信器に供給される２つの制御信号ＴＸＣＴＲＬ１及びＴＸ
ＣＴＲＬ２を生成する。信号ＴＸＣＲＴＬ１及びＴＸＣＲＴＬ２についてはより
詳しく後述する。
【００２７】 伝送ドライバ３０は回線装置６にデータを伝送する。伝送ドライバ３０には３
つの状態が生じうる。第１の状態では、第１の出力端子ＴＸＯＵＴ＋が、正の供
給電圧ＶＤＤに接続され、第２の出力端子が、負の供給電圧ＶＳＳに接続される
。第２の状態では、第１の出力端子ＴＸＯＵＴ＋が、負の供給電圧ＶＳＳに接続
され、第２の出力端子が、正の供給電圧ＶＤＤに接続される。第３の状態では、
出力端子ＴＸＯＵＴ＋及びＴＸＯＵＴ−はフローティング状態（floating）であ
り、これにより主装置２が回線装置６から情報を受け取ることを可能にする。
つの状態が生じうる。第１の状態では、第１の出力端子ＴＸＯＵＴ＋が、正の供
給電圧ＶＤＤに接続され、第２の出力端子が、負の供給電圧ＶＳＳに接続される
。第２の状態では、第１の出力端子ＴＸＯＵＴ＋が、負の供給電圧ＶＳＳに接続
され、第２の出力端子が、正の供給電圧ＶＤＤに接続される。第３の状態では、
出力端子ＴＸＯＵＴ＋及びＴＸＯＵＴ−はフローティング状態（floating）であ
り、これにより主装置２が回線装置６から情報を受け取ることを可能にする。
【００２８】 これらの出力端子ＴＸＯＵＴ＋及びＴＸＯＵＴ−は、受信器２０の入力部ＩＮ
＋及びＩＮ−にも接続されている。受信器２０は、ｔ３からｔ４の期間に回線装
置６によって伝送される信号を受け取る。電流源２２は、受信器２０にバイアス
電流を供給する。受信器２０は、回線装置から受け取った信号をその出力部にお
いて利用できるようにする。
＋及びＩＮ−にも接続されている。受信器２０は、ｔ３からｔ４の期間に回線装
置６によって伝送される信号を受け取る。電流源２２は、受信器２０にバイアス
電流を供給する。受信器２０は、回線装置から受け取った信号をその出力部にお
いて利用できるようにする。
【００２９】 図４に示す伝送ドライバ３０において、信号ＴＸＣＴＲＬ２は、Ｎ−ＭＯＳト
ランジスタ４０のゲートと、インバータ３４の入力部とに接続されている。信号
ＴＸＣＴＲＬ１は、Ｎ−ＭＯＳトランジスタ４２のゲートと、インバータ３２の
入力部とに接続されている。Ｎ−ＭＯＳトランジスタ４０及び４２のソース電極
は、負の供給電圧ＶＳＳに接続されている。Ｎ−ＭＯＳトランジスタ４０のドレ
イン電極は、出力端子ＴＸＯＵＴ＋と、Ｐ−ＭＯＳトランジスタ３６のドレイン
電極とに接続されている。Ｎ−ＭＯＳトランジスタ４２のドレイン電極は、出力
端子ＴＸＯＵＴ−と、Ｐ−ＭＯＳトランジスタ３８のドレイン電極とに接続され
ている。インバータ３２の出力部は、Ｐ−ＭＯＳトランジスタ３６のゲート電極
に接続され、インバータ３４の出力部は、Ｐ−ＭＯＳトランジスタ３８のゲート
電極に接続されている。
ランジスタ４０のゲートと、インバータ３４の入力部とに接続されている。信号
ＴＸＣＴＲＬ１は、Ｎ−ＭＯＳトランジスタ４２のゲートと、インバータ３２の
入力部とに接続されている。Ｎ−ＭＯＳトランジスタ４０及び４２のソース電極
は、負の供給電圧ＶＳＳに接続されている。Ｎ−ＭＯＳトランジスタ４０のドレ
イン電極は、出力端子ＴＸＯＵＴ＋と、Ｐ−ＭＯＳトランジスタ３６のドレイン
電極とに接続されている。Ｎ−ＭＯＳトランジスタ４２のドレイン電極は、出力
端子ＴＸＯＵＴ−と、Ｐ−ＭＯＳトランジスタ３８のドレイン電極とに接続され
ている。インバータ３２の出力部は、Ｐ−ＭＯＳトランジスタ３６のゲート電極
に接続され、インバータ３４の出力部は、Ｐ−ＭＯＳトランジスタ３８のゲート
電極に接続されている。
【００３０】 信号ＴＸＣＴＲＬ１及びＴＸＣＴＲＬ２が論理値「０」を有する場合、Ｎ−Ｍ
ＯＳトランジスタ４０及び４２のゲート電圧は実質的にＶＳＳに等しい。従って
これらのＮ−ＭＯＳトランジスタは導通しない。インバータ３２及び３４の出力
信号は論理値「１」を有するので、Ｐ−ＭＯＳトランジスタ３６及び３８のゲー
ト電圧は実質的にＶＤＤに等しくなる。従ってＰ−ＭＯＳトランジスタ３６及び
３８は導通しない。この結果として、信号ＴＸＣＴＲＬ１及びＴＸＣＴＲＬ２の
論理レベルが「０」に等しいとき、端子ＴＸＯＵＴ＋及びＴＸＯＵＴ−はフロー
ティング状態となる。これはｔ３からｔ４までの間に生じるべきである。
ＯＳトランジスタ４０及び４２のゲート電圧は実質的にＶＳＳに等しい。従って
これらのＮ−ＭＯＳトランジスタは導通しない。インバータ３２及び３４の出力
信号は論理値「１」を有するので、Ｐ−ＭＯＳトランジスタ３６及び３８のゲー
ト電圧は実質的にＶＤＤに等しくなる。従ってＰ−ＭＯＳトランジスタ３６及び
３８は導通しない。この結果として、信号ＴＸＣＴＲＬ１及びＴＸＣＴＲＬ２の
論理レベルが「０」に等しいとき、端子ＴＸＯＵＴ＋及びＴＸＯＵＴ−はフロー
ティング状態となる。これはｔ３からｔ４までの間に生じるべきである。
【００３１】 信号ＴＸＣＴＲＬ１が値「１」を有し、信号ＴＸＣＴＲＬ２が値「０」を有す
る場合、Ｎ−ＭＯＳトランジスタ４２は導通し、Ｎ−ＭＯＳトランジスタ４０は
導通しない。インバータ３２及び３４の出力信号は、それぞれ「０」及び「１」
の論理値を有する。従ってＰ−ＭＯＳトランジスタ３６は導通し、Ｐ−ＭＯＳト
ランジスタ３８は導通しない。この結果、出力端子ＴＸＯＵＴ＋は電圧ＶＤＤに
接続され、出力端子ＴＸＯＵＴ−は電圧ＶＳＳに接続される。このような状態は
、入力部ＴＸＩＮに与えられる記号が値「０」を有する場合にはｔ０からｔ１の
間に生じ、入力部ＴＸＩＮに与えられる記号が値「１」を有する場合はｔ０から
ｔ２の間に生じるべきである。
る場合、Ｎ−ＭＯＳトランジスタ４２は導通し、Ｎ−ＭＯＳトランジスタ４０は
導通しない。インバータ３２及び３４の出力信号は、それぞれ「０」及び「１」
の論理値を有する。従ってＰ−ＭＯＳトランジスタ３６は導通し、Ｐ−ＭＯＳト
ランジスタ３８は導通しない。この結果、出力端子ＴＸＯＵＴ＋は電圧ＶＤＤに
接続され、出力端子ＴＸＯＵＴ−は電圧ＶＳＳに接続される。このような状態は
、入力部ＴＸＩＮに与えられる記号が値「０」を有する場合にはｔ０からｔ１の
間に生じ、入力部ＴＸＩＮに与えられる記号が値「１」を有する場合はｔ０から
ｔ２の間に生じるべきである。
【００３２】 信号ＴＸＣＴＲＬ１が値「０」を有し、信号ＴＸＣＴＲＬ２が値「１」を有す
る場合、Ｎ−ＭＯＳトランジスタ４０及びＰ−ＭＯＳトランジスタ３８は導通し
、Ｎ−ＭＯＳトランジスタ４２及びＰ−ＭＯＳトランジスタ３６は導通しない。
この結果、出力端子ＴＸＯＵＴ＋は電圧ＶＳＳに接続され、出力端子ＴＸＯＵＴ
−は電圧ＶＤＤに接続される。このような状態は、入力部ＴＸＩＮに与えられる
記号が値「０」を有する場合はｔ１からｔ２の間に生じるべきである。ｔ４から
ｔ５まではＴＸＩＮの値に影響されない。信号ＴＸＣＴＲＬ１及びＴＸＣＴＲＬ
２は、クロック信号ＣＬＫ０、ＣＬＫ２及びＣＬＫ４から得ることができる。
る場合、Ｎ−ＭＯＳトランジスタ４０及びＰ−ＭＯＳトランジスタ３８は導通し
、Ｎ−ＭＯＳトランジスタ４２及びＰ−ＭＯＳトランジスタ３６は導通しない。
この結果、出力端子ＴＸＯＵＴ＋は電圧ＶＳＳに接続され、出力端子ＴＸＯＵＴ
−は電圧ＶＤＤに接続される。このような状態は、入力部ＴＸＩＮに与えられる
記号が値「０」を有する場合はｔ１からｔ２の間に生じるべきである。ｔ４から
ｔ５まではＴＸＩＮの値に影響されない。信号ＴＸＣＴＲＬ１及びＴＸＣＴＲＬ
２は、クロック信号ＣＬＫ０、ＣＬＫ２及びＣＬＫ４から得ることができる。
【数１】
【００３３】 図５に示す受信器２０の第１の入力部は、レジスタ４４の第１の端子に接続さ
れ、受信器２０の第２の入力部は、レジスタ４６の第１の端子に接続されている
。レジスタ４４の第２の端子は、電流源４８の第１の端子と、電流源５０の第１
の端子と、Ｐ−ＭＯＳトランジスタ５４のソース端子とに接続されている。レジ
スタ４６の第２の端子は、電流源５２の第１の端子と、電流源６４の第１の端子
と、Ｐ−ＭＯＳトランジスタ５６のソース端子とに接続されている。
れ、受信器２０の第２の入力部は、レジスタ４６の第１の端子に接続されている
。レジスタ４４の第２の端子は、電流源４８の第１の端子と、電流源５０の第１
の端子と、Ｐ−ＭＯＳトランジスタ５４のソース端子とに接続されている。レジ
スタ４６の第２の端子は、電流源５２の第１の端子と、電流源６４の第１の端子
と、Ｐ−ＭＯＳトランジスタ５６のソース端子とに接続されている。
【００３４】 Ｐ−ＭＯＳトランジスタ５４及び５６のゲート電極は、基準電圧源６２の第１
の端子に接続されている。Ｐ−ＭＯＳトランジスタ５４のドレイン電極は、２つ
のＮ−ＭＯＳトランジスタ５８及び６０からなるカレントミラーの入力部に接続
されている。Ｎ−ＭＯＳトランジスタ６０のドレイン電極により構成されるカレ
ントミラーの出力部は、Ｐ−ＭＯＳトランジスタ５６のドレインと、Ｎ−ＭＯＳ
トランジスタ７０のゲート電極とに接続されている。Ｎ−ＭＯＳトランジスタ７
０のドレイン電極は、受信器２０の出力部と、電流源６８の第１の端子とに接続
されている。
の端子に接続されている。Ｐ−ＭＯＳトランジスタ５４のドレイン電極は、２つ
のＮ−ＭＯＳトランジスタ５８及び６０からなるカレントミラーの入力部に接続
されている。Ｎ−ＭＯＳトランジスタ６０のドレイン電極により構成されるカレ
ントミラーの出力部は、Ｐ−ＭＯＳトランジスタ５６のドレインと、Ｎ−ＭＯＳ
トランジスタ７０のゲート電極とに接続されている。Ｎ−ＭＯＳトランジスタ７
０のドレイン電極は、受信器２０の出力部と、電流源６８の第１の端子とに接続
されている。
【００３５】 電流源４８、５０、５２及び６８の第２の端子は正の供給電圧に接続されてお
り、Ｎ−ＭＯＳトランジスタ５８、６０及び７０のソース電極、電流源６４の第
２の端子並びにバイアス電圧源の第２の端子は負の供給電圧に接続されている。
り、Ｎ−ＭＯＳトランジスタ５８、６０及び７０のソース電極、電流源６４の第
２の端子並びにバイアス電圧源の第２の端子は負の供給電圧に接続されている。
【００３６】 説明のため、図５には、キャパシタ３及び４、並びに回線装置６により生成さ
れる信号を表す電圧源ｖｉも示されている。Ｐ−ＭＯＳトランジスタ５４及び５
６のソース端子はそれらに供給されるすべての電流を吸収し、これらのソース端
子における電圧は等しいものとする。
れる信号を表す電圧源ｖｉも示されている。Ｐ−ＭＯＳトランジスタ５４及び５
６のソース端子はそれらに供給されるすべての電流を吸収し、これらのソース端
子における電圧は等しいものとする。
【００３７】 まず、電流ｉｍｕ＝−ｉｍｌがレジスタ４４及び４６を流れる。この電流ｉｍ ｕ はＶＯ／（Ｒｕ＋Ｒｌ）に等しい。従って、電流ｉｍｌは−ＶＯ／（Ｒｕ＋Ｒ ｌ ）に等しい。これらの電流により仮想電流はＩＯ＝Ｉ１−Ｉ２となり、出力端
子ＲＸＯＵＴにおける電圧は、ＩＯ＞０の場合にはＶＳＳに近づき、ＩＯ＜０の
場合にはＶＤＤに近づく。この仮想出力電流は、Ｉｔｈｒの最適値を決定するた
めに用いることができる。出力電流ＩＯについて次のように書くことができる。
IO=I1-I2=(Ibias-Ithr+Iml)-(Ibias+Ithr+Imu)=Iml-Imu-2・Ithr （２）
Ｒｕ＝Ｒｌ＝Ｒと選択して、上式（２）に電流Ｉｍｕ及びＩｍｌに関する式を代
入すると次にようになる。 IO=-Vi/R-2・Ithr （３）
子ＲＸＯＵＴにおける電圧は、ＩＯ＞０の場合にはＶＳＳに近づき、ＩＯ＜０の
場合にはＶＤＤに近づく。この仮想出力電流は、Ｉｔｈｒの最適値を決定するた
めに用いることができる。出力電流ＩＯについて次のように書くことができる。
IO=I1-I2=(Ibias-Ithr+Iml)-(Ibias+Ithr+Imu)=Iml-Imu-2・Ithr （２）
Ｒｕ＝Ｒｌ＝Ｒと選択して、上式（２）に電流Ｉｍｕ及びＩｍｌに関する式を代
入すると次にようになる。 IO=-Vi/R-2・Ithr （３）
【００３８】 主装置の伝送フェーズの終了を示すｔ３において、受信器の入力部における電
圧ＶＯは−Ｖｍに等しい。ここでＶｍは、主装置２の供給電圧である。電圧Ｖｉ は−Ｖｐに等しく、Ｖｐは、回線装置６の供給電圧である。Ｃｕ＝Ｃｌとすると
、ＶｉとＶＯとの間の電位差は、キャパシタ３及び４を通して等しく分配される
。回線装置６の伝送フェーズにおいて、この回線装置は、その供給電圧又は反転
した供給電圧をキャパシタ３及び４に印加することができる。従って、電圧Ｖｉ は、値−Ｖｍ又は−Ｖｍ＋２・Ｖｐとすることができる。起こりうるＩＯの値に
ついては次のように書くことができる。 IO=Vm/R-2・Ithr 又は （４） IO=Vm/R-2・Vp/R-2・Ithr 上式（４）から、Ｉｔｈｒの最適値を（Ｖｍ−Ｖｐ）／２・Ｒと決定することが
できる。
圧ＶＯは−Ｖｍに等しい。ここでＶｍは、主装置２の供給電圧である。電圧Ｖｉ は−Ｖｐに等しく、Ｖｐは、回線装置６の供給電圧である。Ｃｕ＝Ｃｌとすると
、ＶｉとＶＯとの間の電位差は、キャパシタ３及び４を通して等しく分配される
。回線装置６の伝送フェーズにおいて、この回線装置は、その供給電圧又は反転
した供給電圧をキャパシタ３及び４に印加することができる。従って、電圧Ｖｉ は、値−Ｖｍ又は−Ｖｍ＋２・Ｖｐとすることができる。起こりうるＩＯの値に
ついては次のように書くことができる。 IO=Vm/R-2・Ithr 又は （４） IO=Vm/R-2・Vp/R-2・Ithr 上式（４）から、Ｉｔｈｒの最適値を（Ｖｍ−Ｖｐ）／２・Ｒと決定することが
できる。
【００３９】 バイナリ情報を伝送するために電圧源Ｖｉを開回路又は短絡回路と置き換える
ことも可能である。
ことも可能である。
【００４０】 図６の回線装置６の端子ＩＮＵは、制御整流ブリッジ７４の第１の入力部と、
受信器７０の第１の入力部とに接続されている。端子ＩＮＬは、制御整流ブリッ
ジ７４の第２の入力部と、受信器７０の第２の入力部とに接続されている。
受信器７０の第１の入力部とに接続されている。端子ＩＮＬは、制御整流ブリッ
ジ７４の第２の入力部と、受信器７０の第２の入力部とに接続されている。
【００４１】 制御整流ブリッジ７４は、回線装置６の残りの回路に供給電圧ＶＤＤを供給す
るために端子ＩＮＵとＩＮＬとの間の信号を整流する。受信器７０は、主装置か
ら受け取ったデータ信号から、電話回線に伝送されるべきデータ信号を導く。受
信器７０は中心値０をもつ簡単なスライサを有しており、このスライサが、ｔ１ からt２までの間のほぼ中間の時間（図２）に入力信号の符号を決定する。
るために端子ＩＮＵとＩＮＬとの間の信号を整流する。受信器７０は、主装置か
ら受け取ったデータ信号から、電話回線に伝送されるべきデータ信号を導く。受
信器７０は中心値０をもつ簡単なスライサを有しており、このスライサが、ｔ１ からt２までの間のほぼ中間の時間（図２）に入力信号の符号を決定する。
【００４２】 受信器７０の出力部は、回線インタフェース８０に接続されている。回線イン
タフェース８０は、（シグマ−デルタ）Ｄ／Ａ変換器を有するが、回線装置がア
ナログＰＳＴＮに接続されなければならないときにはハイブリッド型をも有する
ことができる。回線インタフェース８０は、ＰＳＴＮのａ及びｂワイヤに接続さ
れている。
タフェース８０は、（シグマ−デルタ）Ｄ／Ａ変換器を有するが、回線装置がア
ナログＰＳＴＮに接続されなければならないときにはハイブリッド型をも有する
ことができる。回線インタフェース８０は、ＰＳＴＮのａ及びｂワイヤに接続さ
れている。
【００４３】 回線インタフェース８０の出力部は、制御ユニット８２に接続されている。回
線インタフェース８０のこの出力部は、主装置２に伝送されなければならないデ
ジタル信号を保持する。この出力部は、制御装置８２の第１の入力部に接続され
ている。制御装置８２の出力部は、制御整流ブリッジ７４の入力部に接続されて
いる。この制御信号は、回線装置６が時間ｔ３からｔ４の間に主装置への伝送を
行うとき、整流ブリッジ７４を制御するために使用される。
線インタフェース８０のこの出力部は、主装置２に伝送されなければならないデ
ジタル信号を保持する。この出力部は、制御装置８２の第１の入力部に接続され
ている。制御装置８２の出力部は、制御整流ブリッジ７４の入力部に接続されて
いる。この制御信号は、回線装置６が時間ｔ３からｔ４の間に主装置への伝送を
行うとき、整流ブリッジ７４を制御するために使用される。
【００４４】 受信器７０の出力部は、ゲート装置７７の入力部にも接続されている。ゲート
装置７７の出力部は、フェーズロックループ７８の入力部に接続されている。
装置７７の出力部は、フェーズロックループ７８の入力部に接続されている。
【００４５】 フェーズロックループ７８は、ｔ０、ｔ５等に常に存在する立ち上がりエッジ
にロックされるとともに、主装置において使用されるクロック信号ＣＬＫ０、Ｃ
ＬＫ２及びＣＬＫ４のレプリカを生成する。これらのクロック信号は制御ユニッ
ト８２に供給される。制御ユニット８２は、これらのクロック信号からいくつか
の制御信号を導く。これらの制御信号のうちの１つは、本発明に従って立ち上が
りエッジが常に規則的な間隔で生成され、入力信号における望ましくないエッジ
が抑制されることを確実にするためにゲート装置７７に供給されるゲート信号で
ある。これらの望ましくないエッジは、回線装置６から主装置２への伝送によっ
て生じるものであり、時間ｔ３及びｔ４に発生する。ゲート信号は、次式に従っ
てクロック信号ＣＬＫ０、ＣＬＫ２及びＣＬＫ４から得られる。
にロックされるとともに、主装置において使用されるクロック信号ＣＬＫ０、Ｃ
ＬＫ２及びＣＬＫ４のレプリカを生成する。これらのクロック信号は制御ユニッ
ト８２に供給される。制御ユニット８２は、これらのクロック信号からいくつか
の制御信号を導く。これらの制御信号のうちの１つは、本発明に従って立ち上が
りエッジが常に規則的な間隔で生成され、入力信号における望ましくないエッジ
が抑制されることを確実にするためにゲート装置７７に供給されるゲート信号で
ある。これらの望ましくないエッジは、回線装置６から主装置２への伝送によっ
て生じるものであり、時間ｔ３及びｔ４に発生する。ゲート信号は、次式に従っ
てクロック信号ＣＬＫ０、ＣＬＫ２及びＣＬＫ４から得られる。
【数２】
【００４６】 システムのスタートアップ時にゲートはディスエーブルされる。これは、受信
器７０の出力部における信号全体がフェーズロックループ７７の入力部に送られ
ることを意味する。回線装置６は、スタートアップフェーズの間は主装置２にデ
ータを伝送しないので、主装置２によって伝送された信号のみがフェーズロック
ループの入力部に存在する。従って、スタートアップフェーズの間、望ましくな
いエッジがフェーズロックループの入力信号に存在することはない。
器７０の出力部における信号全体がフェーズロックループ７７の入力部に送られ
ることを意味する。回線装置６は、スタートアップフェーズの間は主装置２にデ
ータを伝送しないので、主装置２によって伝送された信号のみがフェーズロック
ループの入力部に存在する。従って、スタートアップフェーズの間、望ましくな
いエッジがフェーズロックループの入力信号に存在することはない。
【００４７】 規則的な間隔でエッジが存在し、不要なエッジが存在しないので、フェーズロ
ックループは信頼性をもってその入力信号にロックされることが可能である。
ックループは信頼性をもってその入力信号にロックされることが可能である。
【００４８】 フェーズロックループは、位相検出器及び周波数検出器を有する。周波数検出
器は、より大きい周波数オフセットで同期速度を高めるために存在する。ＰＬＬ
の中の位相検出器は、立ち上がりエッジのみを感知するように構成されている。
このタイプの位相検出器は当業者には良く知られている。
器は、より大きい周波数オフセットで同期速度を高めるために存在する。ＰＬＬ
の中の位相検出器は、立ち上がりエッジのみを感知するように構成されている。
このタイプの位相検出器は当業者には良く知られている。
【００４９】 図７に示される制御整流ブリッジ７４では、入力端子ＩＮＵは、Ｎ−ＭＯＳト
ランジスタ８０のソース電極と、Ｐ−ＭＯＳトランジスタ８２のソース電極に接
続されている。Ｎ−ＭＯＳトランジスタ８０のドレイン電極は、第１の出力端子
ＶＳＳｐに接続されており、Ｐ−ＭＯＳトランジスタ８２のドレイン電極は、第
２の出力端子ＶＤＤｐに接続されている。入力端子ＩＮＬは、Ｐ−ＭＯＳトラン
ジスタ８６のソース電極と、Ｎ−ＭＯＳトランジスタ１０２のソース電極とに接
続されている。Ｐ−ＭＯＳトランジスタ８６のドレイン電極は、第１の出力端子
ＶＤＤｐに接続されており、Ｎ−ＭＯＳトランジスタ１０２のドレイン電極は、
第２の出力端子ＶＳＳｐに接続されている。
ランジスタ８０のソース電極と、Ｐ−ＭＯＳトランジスタ８２のソース電極に接
続されている。Ｎ−ＭＯＳトランジスタ８０のドレイン電極は、第１の出力端子
ＶＳＳｐに接続されており、Ｐ−ＭＯＳトランジスタ８２のドレイン電極は、第
２の出力端子ＶＤＤｐに接続されている。入力端子ＩＮＬは、Ｐ−ＭＯＳトラン
ジスタ８６のソース電極と、Ｎ−ＭＯＳトランジスタ１０２のソース電極とに接
続されている。Ｐ−ＭＯＳトランジスタ８６のドレイン電極は、第１の出力端子
ＶＤＤｐに接続されており、Ｎ−ＭＯＳトランジスタ１０２のドレイン電極は、
第２の出力端子ＶＳＳｐに接続されている。
【００５０】 Ｎ−ＭＯＳトランジスタ８０及びＰ−ＭＯＳトランジスタ８２のゲート電極は
、Ｐ−ＭＯＳトランジスタ８４とＮ−ＭＯＳトランジスタ８８との並列接続を介
して入力端子ＩＮＬに接続されている。Ｎ−ＭＯＳトランジスタ８０及びＰ−Ｍ
ＯＳトランジスタ８２のゲート電極はまた、Ｐ−ＭＯＳトランジスタ９０及びＮ
−ＭＯＳトランジスタ９２の並列接続を介して出力端子ＶＳＳｐに接続されてい
る。
、Ｐ−ＭＯＳトランジスタ８４とＮ−ＭＯＳトランジスタ８８との並列接続を介
して入力端子ＩＮＬに接続されている。Ｎ−ＭＯＳトランジスタ８０及びＰ−Ｍ
ＯＳトランジスタ８２のゲート電極はまた、Ｐ−ＭＯＳトランジスタ９０及びＮ
−ＭＯＳトランジスタ９２の並列接続を介して出力端子ＶＳＳｐに接続されてい
る。
【００５１】 Ｎ−ＭＯＳトランジスタ１０２及びＰ−ＭＯＳトランジスタ８６のゲート電極
は、Ｐ−ＭＯＳトランジスタ１００及びＮ−ＭＯＳトランジスタ９８の並列接続
を介して入力端子ＩＮＵに接続されている。Ｎ−ＭＯＳトランジスタ１０２及び
Ｐ−ＭＯＳトランジスタ８６のゲート電極はまた、Ｐ−ＭＯＳトランジスタ９６
及びＮ−ＭＯＳトランジスタ９４の並列接続を介して出力端子ＶＤＤｐにも接続
されている。
は、Ｐ−ＭＯＳトランジスタ１００及びＮ−ＭＯＳトランジスタ９８の並列接続
を介して入力端子ＩＮＵに接続されている。Ｎ−ＭＯＳトランジスタ１０２及び
Ｐ−ＭＯＳトランジスタ８６のゲート電極はまた、Ｐ−ＭＯＳトランジスタ９６
及びＮ−ＭＯＳトランジスタ９４の並列接続を介して出力端子ＶＤＤｐにも接続
されている。
【００５２】 制御信号ＲＸＣＴＲＬは、インバータの入力部と、Ｐ−ＭＯＳトランジスタ８
４及び１００のゲートと、Ｎ−ＭＯＳトランジスタ９２及び９４のゲートとに接
続されている。インバータ１０４の出力部は、Ｐ−ＭＯＳトランジスタ９０及び
９６のゲートと、Ｎ−ＭＯＳトランジスタ８８及び９８のゲートとに接続されて
いる。
４及び１００のゲートと、Ｎ−ＭＯＳトランジスタ９２及び９４のゲートとに接
続されている。インバータ１０４の出力部は、Ｐ−ＭＯＳトランジスタ９０及び
９６のゲートと、Ｎ−ＭＯＳトランジスタ８８及び９８のゲートとに接続されて
いる。
【００５３】 回線装置６が主装置から情報を受け取っているとき、制御信号ＲＸＣＴＲＬは
、電圧ＶＳＳｐに対応する論理レベル「０」を有する。インバータ１０４の出力
信号は、電圧ＶＤＤｐに対応する論理レベル「１」を有する。これにより、Ｎ−
ＭＯＳトランジスタ８８及び９８並びにＰ−ＭＯＳトランジスタ８４及び１００
が導通する。従って、Ｐ−ＭＯＳトランジスタ８０及び８２のゲートは端子ＩＮ
Ｌに接続され、Ｎ−ＭＯＳトランジスタ８６及び１０２のゲートは端子ＩＮＵに
接続される。このように、ブリッジ７４は、端子ＩＮＵとＩＮＬとの間の交流電
圧を整流する既知の能動整流ブリッジとして動作する。図７の回路において、ト
ランジスタ８０、８２、８６及び１０２のゲートが端子ＩＮＵとＩＮＬとの間の
電圧の両方の極性について正しく接続されることを確実にするために、並列接続
されたＮ−ＭＯＳ及びＰ−ＭＯＳトランジスタがスイッチング部分に使用される
。
、電圧ＶＳＳｐに対応する論理レベル「０」を有する。インバータ１０４の出力
信号は、電圧ＶＤＤｐに対応する論理レベル「１」を有する。これにより、Ｎ−
ＭＯＳトランジスタ８８及び９８並びにＰ−ＭＯＳトランジスタ８４及び１００
が導通する。従って、Ｐ−ＭＯＳトランジスタ８０及び８２のゲートは端子ＩＮ
Ｌに接続され、Ｎ−ＭＯＳトランジスタ８６及び１０２のゲートは端子ＩＮＵに
接続される。このように、ブリッジ７４は、端子ＩＮＵとＩＮＬとの間の交流電
圧を整流する既知の能動整流ブリッジとして動作する。図７の回路において、ト
ランジスタ８０、８２、８６及び１０２のゲートが端子ＩＮＵとＩＮＬとの間の
電圧の両方の極性について正しく接続されることを確実にするために、並列接続
されたＮ−ＭＯＳ及びＰ−ＭＯＳトランジスタがスイッチング部分に使用される
。
【００５４】 回線装置６が主装置に情報を伝送しており、信号ＲＸＣＴＲＬが「０」である
とき、制御ブリッジは、端子ＶＤＤｐを端子ＩＮＵに接続するとともに端子ＶＳ
Ｓｐを端子ＩＮＬに接続するスイッチの働きをする。信号ＲＸＣＴＲＬが「１」
であるとき、制御ブリッジは、端子ＶＤＤｐを端子ＩＮＬに接続するとともに端
子ＶＳＳｐを端子ＩＮＵに接続するスイッチの働きをする。こうして回線装置６
により主装置２に情報を伝送することができる。主装置によって端子ＩＮＵ及び
ＩＮＬに印加される電圧は、図５の電圧Ｖｉに対応している。
とき、制御ブリッジは、端子ＶＤＤｐを端子ＩＮＵに接続するとともに端子ＶＳ
Ｓｐを端子ＩＮＬに接続するスイッチの働きをする。信号ＲＸＣＴＲＬが「１」
であるとき、制御ブリッジは、端子ＶＤＤｐを端子ＩＮＬに接続するとともに端
子ＶＳＳｐを端子ＩＮＵに接続するスイッチの働きをする。こうして回線装置６
により主装置２に情報を伝送することができる。主装置によって端子ＩＮＵ及び
ＩＮＬに印加される電圧は、図５の電圧Ｖｉに対応している。
【図１】本発明による装置の高水準ブロック図。
【図２】キャパシタ３及び４を通して伝送される信号のタイミングを示す図
。
。
【図３】図１の主装置２のブロック図。
【図４】図３の主装置２において使用される伝送ドライバ３０の回路図。
【図５】図３の主装置２において使用される受信器２０の回路図。
【図６】図１の回線装置６のブロック図。
【図７】図６の回線装置６において使用される能動ブリッジ７４の回路図。
２ 主装置 ３，４ キャパシタ ６ 回線装置 ２０ 受信器 ３０ 伝送ドライバ ７０ 受信器 ７４ 制御整流ブリッジ ７８ フェーズロックループ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ソレー ジョン ジェイ オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 クヌッベン ウィルヘルムス エッチ シ ー オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 5K028 AA11 CC02 NN32 5K047 AA15 BB05 GG08
Claims (11)
- 【請求項１】第２の装置に結合されている第１の装置を有し、前記第１の装
置が、タイムスロットの第１の部分において該第１の装置から前記第２の装置に
少なくとも１つのデジタル記号を表す信号を伝送する第１の送信器を有し、前記
第２の装置が、前記タイムスロットの第２の部分において該第２の装置から前記
第１の装置に少なくとも１つのデジタル記号を表す信号を伝送する第２の送信器
を有する、一連のタイムスロットにおいて情報を交換する装置であって、 前記第２の装置が、前記タイムスロットの前記第２の部分の終了前に該第２の
装置から前記第１の装置への少なくとも１つのデジタル記号の伝送を終了する制
御手段を有し、前記第１の装置が、前記タイムスロットの前記第１の部分の開始
時にレベル変化を発生させる別の制御手段を有することを特徴とする装置。 - 【請求項２】前記タイムスロットの前記第１の部分に伝送されるデジタル記
号を表す信号が、前記タイムスロットの前記第１の部分の開始時に予め決められ
た値を有することを特徴とする、請求項１に記載の装置。 - 【請求項３】前記第１の送信器が、前記タイムスロットの前記第１の部分に
おいて、伝送されるべきデジタル記号の値により決定される時間にその出力信号
の値を変化させることを特徴とする、請求項２に記載の装置。 - 【請求項４】前記第２の装置が、前記第１の装置から受け取る少なくとも１
つのデジタル記号を表す信号から供給電圧を得る電力抽出手段を有することを特
徴とする、請求項１、２又は３に記載の装置。 - 【請求項５】前記第２の装置が、絶縁バリアを介して前記第１の装置に結合
されていることを特徴とする、請求項１、２、３又は４に記載の装置。 - 【請求項６】少なくとも１つのデジタル記号をタイムスロットの第１の部分
に伝送する第１の送信器と、少なくとも１つのデジタル記号を前記タイムスロッ
トの第２の部分に受け取る受信器とを有する、一連のタイムスロットにおいて第
２装置と情報を交換する装置であって、 前記タイムスロットの前記第１の部分の開始時にレベル変化を発生させる別の
制御手段を有し、前記タイムスロットの前記第２の部分の終了前に前記信号の受
信を終了することを特徴とする装置。 - 【請求項７】前記第１の送信器が、前記タイムスロットの前記第１の部分に
おいて、伝送されるべき前記デジタル記号の値により決定される時間にその出力
信号の値を変化させることを特徴とする、請求項６に記載の装置。 - 【請求項８】第１の装置に結合されているとともに、少なくとも１つのデジ
タル記号を表す信号をタイムスロットの第１の部分に受け取り、少なくとも１つ
のデジタル記号を表す信号を前記タイムスロットの第２の部分に伝送する、一連
のタイムスロットにおいて情報を交換する装置であって、 前記タイムスロットの前記第２の部分の終了前に少なくとも１つのデジタル記
号の伝送を終了する制御手段を有し、前記タイムスロットの前記第１の部分の開
始時にレベル変化をもつ信号を受け取ることを特徴とする装置。 - 【請求項９】前記第１の装置から受け取る少なくとも１つのデジタル記号を
表す信号から供給電圧を得る電力抽出手段を有することを特徴とする、請求項８
に記載の装置。 - 【請求項１０】前記タイムスロットの前記第１の部分の開始時と同じ値を有
する、前記タイムスロットの前記第１の部分に伝送されるデジタル記号を表す信
号を受け取ることを特徴とする、請求項８に記載の装置。 - 【請求項１１】前記タイムスロットの前記第１の部分において、前記信号に
より表されるデジタル記号の値により決定される時間に値が変化する信号を受け
取ることを特徴とする、請求項１０に記載の装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99201098 | 1999-04-07 | ||
| EP99201098.3 | 1999-04-07 | ||
| PCT/EP2000/002582 WO2000062469A1 (en) | 1999-04-07 | 2000-03-21 | Synchronisation arrangement for equipment connected to the public telephone network |
Publications (1)
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