CN107579779B - 一种用于光纤传输的编码电路设计方法 - Google Patents
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Abstract
本发明公开了一种用于光纤传输的编码电路设计方法，包括有编码过程和解码过程，采集FPGA内部设计有采集数据的编码过程和控制命令的解码过程，控制FPCA内部设置有采集数据的解码过程和控制命令的编码过程。本发明采用同步头+完全平衡码方式，自定义同步头和传输协议，通过设计编码器、解码器、并串转换、串并转换等电路，只需要外接光纤收发器，即可实现高压采集数据和低压控制命令的双向传输，硬件电路设计简单，可以完全代替专用芯片，满足高压隔离传输要求，并且实现高压端采集数据的实时上传和低压端控制命令的下传过程。
Description
技术领域
本发明涉及光纤传输领域，具体是一种用于光纤传输的编码电路设计方法。
背景技术
在电力系统、程控电源系统等高压产生与测试领域中，为了确保安全和减少信号干扰，实现低压控制与高压输出的隔离，通常采用光纤进行隔离传输，光纤传输具有速度快，安全性高等特点，光纤传输通常采用标准8B/10B协议进行传输，该协议设计复杂，需要考虑平衡度问题，专用芯片成本高，体积大。
发明内容
本发明要解决的技术问题是提供一种用于光纤传输的编码电路设计方法，采用同步头+完全平衡码传输模式，容错性强、识别性强，不用考虑传输平衡度问题。
本发明的技术方案为：
一种用于光纤传输的编码电路设计方法，所述的光纤传输即采用光纤将与采集FPGA连接的光纤收发器和与控制FPCA连接的光纤收发器进行连接从而传输信号，所述的采集FPGA内部设置有依次连接的采集数据输入端口、采集数据编码器和采集数据并串转换电路，实现采集数据的编码过程，所述的控制FPCA内部设置有依次连接的采集数据串并转换电路、采集数据解码器和采集数据输出端口，实现采集数据的解码过程；
所述的用于光纤传输的编码电路设计方法即为采集FPGA内部采集数据的编码方法和控制FPCA内部采集数据的解码方法；
所述的采集FPGA内部采集数据的编码方法，具体包括有以下步骤：
（1）、首先将数据采集端口输送来的数据发送至采集数据编码器的组合分解电路，组合分解电路将18位数据分解成三组六位数据，形成60 Mbps数据速率的数据流，该数据流用作地址，然后根据地址访问映射查找表得到平衡编码数据，映射查找表为完全平衡码，采用10位编码方式，平衡编码数据同步输出后和同步头组合形成数据速率为80Mbps,位宽为10位的上传数据总线；
（2）、数据速率达到80Mbps的上传数据总线进行10级降速缓存，10级降速缓存的数据发送给采集数据并串转换电路转换成串行数据并从同步输出端口输出，最后转差分模块，输出LVDS电平到光纤收发器即可；
所述的控制FPGA内部采集数据的解码方法，具体包括有以下步骤：
（3）、控制FPCA内部的采集数据串并转换电路对接受到的数据进行串并转换，串并转换后的并行数据发送给采集数据解码器进行10级降速缓存，将数据速率降速到80Mbps，总线宽度10位，保证总数据带宽不变；
（4）、10级降速缓存后的数据进行并串转换，生成可供检测的串行数据流，然后对串行数据流进行同步头识别检测，同步头识别检测采用逐次移位法进行，由于同步头采用固定非平衡码进行编码传输，需要和预先设置好编码进行比较，识别出同步头，从而识别出有效数据；
（5）、同步头识别后，对传输数据进行移位缓存，重新组合，生成数据传输编码；
（6）、提取数据传输编码中的完全平衡编码作为映射查找表的地址，访问映射查找表寻址映射数据，从而提取生成三组六位数据，三组六位数据组合成18位数据，18位数据发送给采集数据输出端口输出给上位微控制器。
所述的采集FPGA内部编码和控制FPCA内部解码均是以采集时钟作为源同步时钟，源同步时钟的频率为20MHz，通过采集FPGA或控制FPCA内部时钟管理器产生FPGA内部高速时钟；所述的采集FPGA内部的时钟管理器生成的3倍频60MHz采集时钟作为访问映射查找表过程的高速时钟，生成的4倍频80MHz采集时钟作为10级降速缓存过程的高速时钟，生成的20倍频400MHz采集时钟作为并串转换电路数据转换和同步输出端口上传数据过程中的高速时钟；所述的控制FPCA内部时钟管理器生成的3倍频60MHz采集时钟作为步骤（6）提取数据和访问映射查找表过程的高速时钟，生成的10倍频200MHz采集时钟作为并串转换过程、同步头识别检测、移位缓存、数据重新组合生成数据传输编码过程中的高速时钟，生成的20倍频400MHz采集时钟作为串并转换、10级降速缓存的高速时钟。
所述的步骤（2）中同步输出端口采用上升沿和下降沿同时上传数据，降低时钟率。
所述的控制FPCA内部还设置有依次连接的控制命令输入端口、控制命令编码器和控制命令并串转换电路，实现控制命令的编码过程，控制命令的编码过程与采集数据的编码过程相同，即控制命令输入端口对应采集数据输入端口的处理过程，控制命令编码器对应采集数据编码器的处理过程，控制命令并串转换电路对应采集数据并串转换电路的处理过程。
所述的采集FPGA内部还设置有依次连接的控制命令串并转换电路、控制命令解码器和控制命令输出端口，实现控制命令的解码过程，控制命令解码过程与采集数据的解码过程相同，即控制命令串并转换电路对应采集数据串并转换电路的处理过程，控制命令解码器对应采集数据解码器的处理过程，控制命令输出端口对应采集数据输出端口的处理过程。
本发明的优点：
本发明采用同步头+完全平衡码方式，自定义同步头和传输协议，通过设计编码器、解码器、并串转换、串并转换等电路，只需要外接光纤收发器，即可实现高压采集数据和低压控制命令的双向传输，硬件电路设计简单，可以完全代替专用芯片，满足高压隔离传输要求，并且实现高压端采集数据的实时上传和低压端控制命令的下传过程。
附图说明
图1是本发明双向光纤传输的电路原理框图。
图2是本发明采集FPGA内部采集数据编码的流程图。
图3是本发明控制FPGA内部采集数据解码的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
见图1-图3，一种用于光纤传输的编码电路设计方法，光纤传输即采用光纤将与采集FPGA连接的光纤收发器和与控制FPCA连接的光纤收发器进行连接从而传输信号，采集FPGA内部设置有依次连接的采集数据输入端口、采集数据编码器和采集数据并串转换电路，实现采集数据的编码过程，控制FPCA内部设置有依次连接的采集数据串并转换电路、采集数据解码器和采集数据输出端口，实现采集数据的解码过程；
用于光纤传输的编码电路设计方法即为采集FPGA内部采集数据的编码方法和控制FPCA内部采集数据的解码方法；
采集FPGA内部采集数据的编码方法，具体包括有以下步骤：
（1）、首先将数据采集端口输送来的数据发送至采集数据编码器的组合分解电路，组合分解电路将18位数据分解成三组六位数据，形成60 Mbps数据速率的数据流，该数据流用作地址，然后根据地址访问映射查找表得到平衡编码数据，映射查找表为完全平衡码，采用10位编码方式，平衡编码数据同步输出后和同步头组合形成数据速率为80Mbps,位宽为10位的上传数据总线；
（2）、数据速率达到80Mbps的上传数据总线进行10级降速缓存，10级降速缓存的数据发送给采集数据并串转换电路转换成串行数据并从同步输出端口输出，同步输出端口采用上升沿和下降沿同时上传数据，降低时钟率，最后转差分模块，输出LVDS电平到光纤收发器即可；
控制FPGA内部采集数据的解码方法，具体包括有以下步骤：
（3）、控制FPCA内部的采集数据串并转换电路对接受到的数据进行串并转换，串并转换后的并行数据发送给采集数据解码器进行10级降速缓存，将数据速率降速到80Mbps，总线宽度10位，保证总数据带宽不变；
（4）、10级降速缓存后的数据进行并串转换，生成可供检测的串行数据流，然后对串行数据流进行同步头识别检测，同步头识别检测采用逐次移位法进行，由于同步头采用固定非平衡码进行编码传输，需要和预先设置好编码进行比较，识别出同步头，从而识别出有效数据；
（5）、同步头识别后，对传输数据进行移位缓存，重新组合，生成数据传输编码；
（6）、提取数据传输编码中的完全平衡编码作为映射查找表的地址，访问映射查找表寻址映射数据，从而提取生成三组六位数据，三组六位数据组合成18位数据，18位数据发送给采集数据输出端口输出给上位微控制器。
上述的控制FPCA内部还设置有依次连接的控制命令输入端口、控制命令编码器和控制命令并串转换电路，实现控制命令的编码过程，控制命令的编码过程与采集数据的编码过程相同，即控制命令输入端口对应采集数据输入端口的处理过程，控制命令编码器对应采集数据编码器的处理过程，控制命令并串转换电路对应采集数据并串转换电路的处理过程；采集FPGA内部还设置有依次连接的控制命令串并转换电路、控制命令解码器和控制命令输出端口，实现控制命令的解码过程，控制命令解码过程与采集数据的解码过程相同，即控制命令串并转换电路对应采集数据串并转换电路的处理过程，控制命令解码器对应采集数据解码器的处理过程，控制命令输出端口对应采集数据输出端口的处理过程。
上述的采集FPGA内部编码和控制FPCA内部解码均是以采集时钟作为源同步时钟，源同步时钟的频率为20MHz，通过采集FPGA或控制FPCA内部时钟管理器产生FPGA内部高速时钟；采集FPGA内部的时钟管理器生成的3倍频60MHz采集时钟作为访问映射查找表过程的高速时钟，生成的4倍频80MHz采集时钟作为10级降速缓存过程的高速时钟，生成的20倍频400MHz采集时钟作为并串转换电路数据转换和同步输出端口上传数据过程中的高速时钟；控制FPCA内部时钟管理器生成的3倍频60MHz采集时钟作为步骤（6）提取数据和访问映射查找表过程的高速时钟，生成的10倍频200MHz采集时钟作为并串转换过程、同步头识别检测、移位缓存、数据重新组合生成数据传输编码过程中的高速时钟，生成的20倍频400MHz采集时钟作为串并转换、10级降速缓存的高速时钟。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (5)
1.一种用于光纤传输的编码电路设计方法，其特征在于：所述的光纤传输即采用光纤将与采集FPGA连接的光纤收发器和与控制FPCA连接的光纤收发器进行连接从而传输信号，所述的采集FPGA内部设置有依次连接的采集数据输入端口、采集数据编码器和采集数据并串转换电路，实现采集数据的编码过程，所述的控制FPCA内部设置有依次连接的采集数据串并转换电路、采集数据解码器和采集数据输出端口，实现采集数据的解码过程；
所述的用于光纤传输的编码电路设计方法即为采集FPGA内部采集数据的编码方法和控制FPCA内部采集数据的解码方法；
所述的采集FPGA内部采集数据的编码方法，具体包括有以下步骤：
（1）、首先将数据采集端口输送来的数据发送至采集数据编码器的组合分解电路，组合分解电路将18位数据分解成三组六位数据，形成60 Mbps数据速率的数据流，该数据流用作地址，然后根据地址访问映射查找表得到平衡编码数据，映射查找表为完全平衡码，采用10位编码方式，平衡编码数据同步输出后和同步头组合形成数据速率为80Mbps,位宽为10位的上传数据总线；
（2）、数据速率达到80Mbps的上传数据总线进行10级降速缓存，10级降速缓存的数据发送给采集数据并串转换电路转换成串行数据并从同步输出端口输出，最后转差分模块，输出LVDS电平到光纤收发器即可；
所述的控制FPGA内部采集数据的解码方法，具体包括有以下步骤：
（3）、控制FPCA内部的采集数据串并转换电路对接收到的数据进行串并转换，串并转换后的并行数据发送给采集数据解码器进行10级降速缓存，将数据速率降速到80Mbps，总线宽度10位，保证总数据带宽不变；
（4）、10级降速缓存后的数据进行并串转换，生成可供检测的串行数据流，然后对串行数据流进行同步头识别检测，同步头识别检测采用逐次移位法进行，由于同步头采用固定非平衡码进行编码传输，需要和预先设置好编码进行比较，识别出同步头，从而识别出有效数据；
（5）、同步头识别后，对传输数据进行移位缓存，重新组合，生成数据传输编码；
（6）、提取数据传输编码中的完全平衡编码作为映射查找表的地址，访问映射查找表寻址映射数据，从而提取生成三组六位数据，三组六位数据组合成18位数据，18位数据发送给采集数据输出端口输出给上位微控制器。
2.根据权利要求1所述的一种用于光纤传输的编码电路设计方法，其特征在于：所述的采集FPGA内部编码和控制FPCA内部解码均是以采集时钟作为源同步时钟，源同步时钟的频率为20MHz，通过采集FPGA或控制FPCA内部时钟管理器产生FPGA内部高速时钟；所述的采集FPGA内部的时钟管理器生成的3倍频60MHz采集时钟作为访问映射查找表过程的高速时钟，生成的4倍频80MHz采集时钟作为10级降速缓存过程的高速时钟，生成的20倍频400MHz采集时钟作为并串转换电路数据转换和同步输出端口上传数据过程中的高速时钟；所述的控制FPCA内部时钟管理器生成的3倍频60MHz采集时钟作为步骤（6）提取数据和访问映射查找表过程的高速时钟，生成的10倍频200MHz采集时钟作为并串转换过程、同步头识别检测、移位缓存、数据重新组合生成数据传输编码过程中的高速时钟，生成的20倍频400MHz采集时钟作为串并转换、10级降速缓存的高速时钟。
3.根据权利要求1所述的一种用于光纤传输的编码电路设计方法，其特征在于：所述的步骤（2）中同步输出端口采用上升沿和下降沿同时上传数据，降低时钟率。
4.根据权利要求1所述的一种用于光纤传输的编码电路设计方法，其特征在于：所述的控制FPCA内部还设置有依次连接的控制命令输入端口、控制命令编码器和控制命令并串转换电路，实现控制命令的编码过程，控制命令的编码过程与采集数据的编码过程相同，即控制命令输入端口对应采集数据输入端口的处理过程，控制命令编码器对应采集数据编码器的处理过程，控制命令并串转换电路对应采集数据并串转换电路的处理过程。
5.根据权利要求4所述的一种用于光纤传输的编码电路设计方法，其特征在于：所述的采集FPGA内部还设置有依次连接的控制命令串并转换电路、控制命令解码器和控制命令输出端口，实现控制命令的解码过程，控制命令解码过程与采集数据的解码过程相同，即控制命令串并转换电路对应采集数据串并转换电路的处理过程，控制命令解码器对应采集数据解码器的处理过程，控制命令输出端口对应采集数据输出端口的处理过程。
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| 《一种雷达信号处理芯片的8B/10B编码电路设计》;王颖等;《火控雷达技术》;20110930;第40卷(第3期);72-77、90 * |
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