JP2015080702A - 内視鏡装置 - Google Patents

Abstract

【課題】内視鏡装置において、簡易な構成で同期ずれなく画素データを高速シリアル伝送する。【解決手段】ビデオスコープ先端部に設けられた送信部において、シリアル画素データに対し所定間隔で同期クロックＥＤを埋め込み、シリアルデータＰＤＳをプロセッサ側へ送信する。さらに、クロック信号に対応したシリアルデータを初期設定として送信し、受信部においてそのデータから同期用クロック信号を生成する。さらに、シリアル画素データブロックそれぞれにおいて、１２ビットの画素データをビット列中央部の位置にする一方、同期信号を同期クロックＥＤの隣、あるいはその傍に配置するデータ配列順に変換する。【選択図】図６

Description

本発明は、スコープ（内視鏡）によって器官内壁などの被写体を観察、処置等する内視鏡装置に関し、特に、スコープ先端部に設けられた撮像素子から読み出される画素信号のシリアル伝送に関する。

電子内視鏡装置においては、撮像素子がビデオスコープ先端部に設けられており、撮像素子から読み出されたアナログ画像信号は、ビデオスコープ内部に配線された信号線によってスコープ基端側／プロセッサ側へ伝送される。そして、スコープコネクタ部あるいはプロセッサ内部に設けられた画像処理回路においてデジタル化され、画像信号が生成される。

ＣＣＤを使用する場合、アナログ画素信号をスコープ先端部からプロセッサ側へ伝送する。このとき、信号線が比較的長いためにノイズが生じ、観察画像の画質を低下させる。一方、ＣＭＯＳを使用する場合、撮像チップとして構成されるため、スコープ先端部において画素信号をデジタル化し、パラレル／シリアル変換してからシリアル画素データをプロセッサ側へシリアル伝送することが可能である。

シリアル伝送としては、８ｂ／１０ｂと呼ばれるシリアル伝送方式が一般的に採用される（特許文献１参照）。具体的には、８ｂ／１０ｂのデータ変換表に基づき、撮像素子から読み出されるパラレル８ビットの画素データに対してクロックを埋め込み、ランレングスの短い１０ビットデータに変換する。そして、パラレル／シリアル変換部によってパラレルデータをシリアルデータに変換し、プロセッサ側へ伝送する。

スコープのコネクタ部もしくはプロセッサ内に設けられる受信回路では、送られてきたシリアル信号の位相を検出してクロック信号を発生させる。８ｂ／１０ｂ伝送方式では、埋め込んだクロックを１０ビットデータから自動的に抽出可能なデータ配列になっており、新たに抽出したクロック信号によって画素データをリタイミングする。

これにより、１ＧＨｚレベルで高速シリアル伝送した場合に生じる画素データ伝送周波数とクロック信号との同期ずれを解消し、プロセッサ側のクロックと同期する画素データを生成することができる。その後、シリアル／パラレル変換部によってシリアルデータをパラレルデータに変換し、同じ８ｂ／１０ｂ変換表に基づいて８ビットの画素データを復元する。

特開２００９−２０１５４０号公報

８ｂ／１０ｂ伝送方式のような高速シリアル伝送方式の場合、送信側、受信側にデータ量の大きい変換テーブルをメモリ等に格納し、データ変換処理回路を設ける必要がある。このような専用回路をスコープ先端部に設けることは、スコープ先端部をできる限り細径化することへの障害となる。また、変換処理回路を撮像素子傍に設けることで、画素信号を撮像素子から読み出すとき、ノイズを発生させる恐れがある。

一方、受信部側においてＰＬＬ回路を設け、埋め込まれたクロックに基づいて転送シリアルデータの位相をロックし、画素データを抽出する構成を考えた場合、画素データの影響によって埋め込まれたクロックに符号間干渉（ＩＳＩ）が生じると、位相ロックが外れる恐れがある。

したがって、位相ロックによって同期をとる簡易な回路構成において、画素データをスコープ先端部からプロセッサ側へ同期ずれなく高速シリアル伝送することが求められる。

本発明の内視鏡装置はスコープ先端部に設けられた撮像素子と、スコープ先端部に設けられ、撮像素子から読み出される画素信号をデジタルシリアル化した画素データに対し、所定データ幅間隔で同期クロックを埋め込み、ビット列から成るシリアルデータを出力する送信部と、スコープ基端側もしくは内視鏡プロセッサに設けられ、同期クロックに基づき位相をロックし、受信したシリアルデータの中からシリアル画素データを抽出する受信部とを備える。

送信部は、同期クロックと同じ周波数でエッジ部分が現れるシリアルデータのイニシャルクロックデータを出力可能である。受信部は、受信したイニシャルクロックデータによって位相をロックするＰＬＬ回路を有する。そして、受信部は、位相ロック後に送られてくるシリアルデータに基づいて帰還抽出クロックを生成し、ＰＬＬ回路に入力する帰還抽出クロックに従ってシリアル画素データを抽出する。あるいは、同期用クロックを併走させ、それに基づいてＰＬＬ回路の位相をロックし、同期ずれをなくすようにしてもよい。

本発明では、送信部が、シリアルデータのデータ配列順を変換することによって、相対的に時系列的変化の大きい画素データを同期クロック埋め込み位置から離れた位置に配置する。ここでの「離れた位置」は、同期クロックの隣あるいは隣付近の位置を示す。受信部は、受信したシリアルデータのデータ配列順を、変換前のデータ配列順に戻す。

送信部は、相対的に時系列的変化の少ないビットデータを、同期クロック埋め込み位置の隣もしくはその付近に配置することが可能である。例えば、送信部は、垂直同期信号などの同期データを、同期クロック埋め込み位置の隣もしくはその付近に配置する。

また、送信部は、時系列的データ変化の大きい画素データを、ビット列中央部に配置するようにしてもよい。例えば、送信部は、画素データ列の少なくとも一部を反転させる反転処理を実行する。

本発明の他の態様におけるビデオスコープは、スコープ先端部に設けられた撮像素子と、スコープ先端部に設けられ、撮像素子から読み出される画素信号をデジタルシリアル化した画素データに対し、所定データ幅間隔で同期クロックを埋め込み、ビット列から成るシリアルデータを出力する送信部と、スコープ基端側もしくは内視鏡プロセッサに設けられ、同期クロックに基づき位相をロックし、受信したシリアルデータの中からシリアル画素データを抽出する受信部とを備え、送信部が、シリアルデータのデータ配列順を変換することによって、相対的に時系列的変化の大きい画素データを同期クロック埋め込み位置から離れた位置に配置し、受信部が、受信したシリアルデータのデータ配列順を、変換前のデータ配列順に戻す。

このように本発明によれば、内視鏡装置において、簡易な構成で、同期ずれなく画素データを高速シリアル伝送することができる。

第１の実施形態である電子内視鏡装置のブロック図である。 送信部を含む撮像ユニットおよび受信部の詳細なブロック図である。 送信部の論理回路図である。 受信部に設けられた論理回路図である。 送信部におけるシリアルデータの配列順の変換を示した図である。 シリアルデータおよび帰還抽出クロックのタイミングチャートである。 受信側における同期調整処理のフローチャートである。 送信側におけるイニシャルクロックデータ送信処理のフローチャートである。 第２の実施形態におけるシリアルデータの配列変換を示した図である。

以下では、図面を参照して本実施形態である電子内視鏡装置について説明する。

図１は、第１の実施形態である電子内視鏡装置のブロック図である。

電子内視鏡装置は、その挿入部分が体内へ挿入されるビデオスコープ１０と、プロセッサ３０とを備え、ビデオスコープ１０はプロセッサ３０に着脱自在に接続される。プロセッサ３０には、モニタ８０が接続されている。

プロセッサ３０は、放電ランプなどで構成される光源装置３４を備える。光源装置３４から出力される照明光は、集光レンズ（図示せず）を介して、ビデオスコープ１０内に設けられたライトガイド１１に入射する。ライトガイド１１に入射した光は、ライトガイド１１内部を通ってスコープ先端部１０Ｔから射出し、配光レンズ１４Ａを介して被写体（観察対象）に照射される。

被写体で反射した照明光は、スコープ先端部に設けられた、カバーガラス１４Ｂ、対物レンズ１３を通り、これによって、対物レンズ１３後方に位置する撮像ユニット１２内に設けられたイメージセンサ５２の受光面に被写体像が形成される。

イメージセンサ５２は、例えばＸ−Ｙアドレス型撮像素子であり、ここではＣＭＯＳセンサによって構成される。イメージセンサ５２において生じる１フィールド／フレーム分の画像信号は、撮像素子駆動回路１９によって所定の読み出し時間間隔（例えば、１／６０秒もしくは１／３０秒間隔）で読み出される。イメージセンサ５２には、Ｃｙ、Ｙｅ、Ｇ、ＭｇあるいはＲ、Ｇ、Ｂから成る色要素をモザイク配列させた色フィルタが配設されており、カラー撮像方式として同時単板式が適用されている。

イメージセンサ５２から読み出された画素信号は、デジタル化、シリアル化された後、ビデオスコープ１０の基端側（プロセッサ接続側）に設けられたコネクタ部１０Ｃへ送信部２０によって送信される。コネクタ部１０Ｃは、スコープコントローラ１５、受信部１６、画像処理回路１７、タイミングジェネレータ１８、撮像素子駆動回路１９を備える。ＣＰＵ、ＲＡＭ、ＲＯＭ（いずれも不図示）などを含むスコープコントローラ１５は、撮像ユニット１２、タイミングジェネレータ１８などへ制御信号を送信し、スコープ動作全体を制御する。スコープ動作制御プログラムは、ＲＯＭに格納されている。

画像処理回路１７では、送られてきたデジタル画素信号に対してホワイトバランス処理、ガンマ補正処理などの信号処理が施される。これにより、カラーデジタル画像信号が生成される。カラーデジタル画像信号は、プロセッサ３０の後段処理回路３２へ送られる。

後段処理回路３２では、輪郭強調などの画像処理が施される。後段処理回路３２から出力された画像信号が映像信号としてモニタ８０に出力されることにより、観察画像が動画像としてモニタ８０に表示される。

ＣＰＵ、ＲＯＭ、ＲＡＭ（いずれも不図示）などを含むシステムコントロール回路４０は、光源装置３４などへ制御信号を出力し、プロセッサ３０全体の動作を制御する。プロセッサ制御に関するプログラムは、ＲＯＭにあらかじめ格納されている。また、システムコントロール回路４０は、スコープコントローラ１５との間で相互通信可能である。

次に、図２〜４を用いて、ビデオスコープの先端側に設けられた送信部、およびプロセッサ側に設けられた受信部の構成を説明する。

図２は、送信部を含めた撮像ユニットおよび受信部の詳細なブロック図である。図３は、送信部の論理回路図である。図４は、受信部に設けられた論理回路の回路図である。

撮像ユニット１２は、ＰＬＬ回路５１、ＣＭＯＳ型のイメージセンサ５２、Ａ／Ｄ変換器５３、同期信号付加回路５６、パラレル／シリアル変換器５４、配列変換回路５８、送信部２０を備え、１つのデバイスとして構成される。ＰＬＬ回路５１は、位相検出器、ＬＰＦ、ＶＯＣ、分周器を備えており、所定の周波数でクロック信号を出力可能である。受信部１６に設けられたＰＬＬ回路６８から出力される基準クロック信号に基づき、所定の周波数のクロック信号を撮像ユニット１２内の回路へ出力する。

イメージセンサ５２から読み出された１フィールド／フレーム分のアナログ画素信号は、Ａ／Ｄ変換器５３によって１２ビットのデジタルパラレル画素信号に変換される。デジタルパラレル信号は、パラレル／シリアル変換器５４によってデジタルシリアル信号に変換される。パラレル／シリアル変換は、ここでは周波数６００ＭＨｚで行われる。

同期信号付加回路５６では、デジタルパラレル画素信号に対し、水平同期信号、水平同期信号など画素信号以外の信号（ビットデータ）が付加される。これにより、２０ビットのデジタルシリアル信号（以下、シリアル画素データブロックという）が順次生成される。配列変換回路５８では、後述するように、２０ビット列から成るシリアル画素データブロックのデータ配列を調整、変換し、ビットデータの配列順を入れ替える。

図３に示すように、送信部２０は、カウンタ２２、エッジ出力部２３、セレクタ２４、フリップフロップ２６、バッファ回路２８を備える。送信部２０では、入力された一連のシリアル画素データブロックの区切りとなるデータ幅間隔（ここでは２０ビット間隔）で、クロックデータ（以下、同期クロックという）ＥＤが埋め込まれる。

同期クロックＥＤは、エッジを形成するデータ「０１」によって構成されるデータであり、同期クロックＥＤによってシリアル画素データブロックが２０ビットずつ区分され、ワード境界が規定される。同期クロックＥＤの埋め込みは、カウンタ２２によるデータ数のカウントおよびセレクタ２４による出力選択動作によって行われる。

具体的に説明すると、伝送されるビットデータを２０個分カウントする度に、エッジ出力部２３から出力される同期クロックＥＤのデータ「０１」を挿入し、エンベディットクロックのシリアルデータＰＤＳを生成する。シリアルデータＰＤＳは、高速の伝送レート（６００Ｍｂｐｓ）によって、コネクタ部１０Ｃに設けられた受信部１６へ伝送される。さらに、初期設定時においては、後述するイニシャルクロックデータＩＣＬが受信部１６へ伝送される。

受信部１６は、ＰＬＬ回路１２０、論理回路１２２、セレクタ１２４、コントローラ１３０を備える。ＰＬＬ回路１２０は、撮像ユニット１２から送られてくるイニシャルクロックデータＩＣＬに応じて位相をロックし、周波数３０ＭＨｚ、６００ＭＨｚのクロック信号をコントローラ１３０へ出力する。

さらにＰＬＬ回路１２０は、位相をわずかにシフトさせたクロックデータ対である位相シフトクロックデータＡＤ、ＢＤを論理回路１２２へ出力する。図４に示すように、論理回路１２２は、ＡＮＤ回路３２、３４と、ＯＲ回路３６から構成される。

コントローラ１３０は、抽出クロックの検知（ラッチ）、同期ずれの検知および同期ずれの修正、シリアル画素データの抽出、元のデータ配列順の復元、およびシリアル／パラレル変換機能を備えている。ＰＬＬ回路１２０を経由してコントローラ１３０に入力したシリアルデータＰＤＳは、ＰＬＬ回路１２０から出力される周波数３０ＭＨｚ、６００ＭＨｚのクロック信号によって埋め込まれた同期クロックＥＤのデータを検出し、シリアル画素データブロックを分離、抽出する。

具体的に説明すると、ラッチ処理においては、位相ロック後のＰＬＬ回路１２０から出力される周波数３０ＭＨｚのクロック信号（以下、抽出クロックという）ＳＣＬに従い、シリアルデータＰＤＳの中から２ビットの隣接するデータを定期的に保持する。

同期ずれ検出に関しては、保持されたデータが埋め込んだ同期クロックＥＤのデータ配列「０１」に相当するか否かを判断する。同期クロックＥＤを繰り返しラッチしている場合、ＰＬＬ回路１２０から出力される抽出クロックＳＣＬとシリアルデータＰＤＳに埋め込まれた同期クロックＥＤとの間に同期ずれがないと判断する。一方、同期ずれがあると判断した場合、ＰＬＬ回路１２０へ抽出クロックＳＣＬの位相を、ずれに応じたシフト量だけシフトさせる制御信号を出力する。

このようなフィードバック制御により、同期クロックＥＤと抽出クロックＳＣＬの位相が一致する。コントローラ１３０は、ＰＬＬ回路１２０が位相ロックした状態において、抽出クロックＳＣＬに従い、シリアルデータＰＤＳの中から同期クロックＥＤを境界とするシリアル画素データブロックを順次取り出す。コントローラ１３０では、送信部２０において変換されたデータ配列順が元の配列順に復元される。元の配列順となったシリアル画素データブロックは、パラレルデータに変換される。

図５は、シリアル画素データブロックにおけるデータ配列変換処理を示した図である。

２０ビット列から成るシリアル画素データブロックは、１２ビットデータのシリアル画素データと、ＶＤ、ＨＤ、ＦＬＤといった同期信号などそれ以外のビットデータから構成される。ここでは、「０」〜「１９」によってデータの配列順（左〜右）を表している。

シリアル画素データの配列順はフォーマットに従う。ここでは、最下位ビットＬＳＢに近づくほど画素データ値の時系列的変化が大きい配列順フォーマットになっている。配列変換前のシリアル画素データブロックにおいては、最下位ビットＬＳＢが同期クロックＥＤと隣接し、最上位ビットＭＳＢより右側の「１６〜１９」番目のビット位置には、垂直同期信号、水平同期信号、フィールド信号といったクロック用ビットデータなどが埋め込まれている。

撮像ユニット１２の配列変換回路５８では、このデータ配列順が変更される。具体的には、１２ビット列のシリアル画素データはブロック中央部に配置され、埋め込み同期クロックＥＤの隣あるいはその付近に配置されないように、配列順が変更されている。代わりに、同期信号などの他の信号が埋め込み同期クロックＥＤの傍に配置される。

特に、埋め込み同期クロックＥＤに隣接する位置には、時系列的変化が少なく安定した垂直同期信号ＶＤ、フィールド信号ＦＬＤが配置される。受信部１６のコントローラ１３０では、変換されたデータ配列を元に戻す処理が実行される。

次に、図６〜８を用いて、位相クロック、同期ずれ検出およびシリアル画素データブロックの抽出処理について説明する。

図６は、送信部２０から送信されるシリアルデータＰＤＳおよびイニシャルクロックデータＩＣＬと、論理回路によって生成されるクロック（以下では、帰還抽出クロックＫＣＬという）を示した図である。

イニシャルクロックデータＩＣＬは、２０ビットごとに「０」のデータ列と「１」のデータ列が交互に入れ替わり、同期クロックＥＤの位置に応じてエッジ部分が形成されるシリアルデータであり、送信されるシリアルデータＰＤＳと同じ周波数をもつ。

ＰＬＬ回路１２０は、イニシャルクロックデータＩＣＬが入力されると位相をロックし、上述したように、位相ロック後には、イニシャルクロックデータＩＣＬの位相をわずかにずらした１組の位相シフトクロックデータＡＤ、ＢＤを論理回路１２２へ出力する。

１組の位相シフトクロックデータＡＤ、ＢＤは、イニシャルクロックデータＩＣＬを正負反対方向に同じシフト量Ｚだけ位相シフトさせたデータであり、シフト量Ｚは、同期クロックＥＤを埋め込むタイミングＴ内に収まっている。

１組の位相シフトクロックデータＡＤ、ＢＤは、イニシャルクロックデータＩＣＬに対応するクロックデータを論理回路１２２によって生成するために作り出されるシリアルデータである。これをＰＬＬ回路１２０へ入力させることにより、ＰＬＬ回路１２０は、このデータを下にして位相をロックし、所定の周波数のクロック信号を出力することができる。

ＰＬＬ回路１２０へ入力される帰還抽出クロックＫＣＬの入力デューティー比は、４０〜６０パーセントの範囲（ここでは、およそ５０パーセント）に収まるように規定されている。これは、水晶などによって基準クロック信号を発生させるときの規格、仕様に従ったものである。ＰＬＬ回路１２０は、自ら出力した位相シフトクロックデータＡＤ、ＢＤを出力し、論理回路１２２によって、ＰＬＬ回路１２０へ入力すべきクロック信号が生成される。

図７は、受信側における同期調整処理のフローチャートである。図８は、送信側におけるイニシャルクロックデータ送信処理のフローチャートである。

まず、シリアルデータＰＤＳを送信する前段階において、イニシャルクロックデータを送信部から送信する。撮像ユニット１２は、イニシャルクロックデータＩＣＬの送信要求があると、イニシャルクロックデータＩＣＬをトレーニングパターン（初期パターンデータ）として送信する（図８のＳ２０１、Ｓ２０２）。

受信側では、セレクタ１２４の切り替えによってイニシャルクロックデータＩＣＬがＰＬＬ回路１２０に入力し（Ｓ１０１）、ＰＬＬ回路１２０において位相がロックする（図７のＳ１０２、Ｓ１０３）。ＰＬＬ回路１２０が位相ロックすると、シリアルデータ伝送を送信部２０へ要求する（Ｓ１０４）。これによって、同期クロックＥＤが埋め込まれたシリアルデータＰＤＳが受信部１６へ送信される（図８のＳ２０３）。

また、受信部１６では、シリアルデータ送信要求とともに、セレクタ１２４を切り替える。それとともに、ＰＬＬ回路１２０は、位相ロック後に位相シフトした位相シフトクロックデータＡＤ、ＢＤを論理回路１２２へ出力する（Ｓ１０４、Ｓ１０５）。これにより、帰還抽出クロックＫＣＬによってシリアルデータの中から画素データが抽出される。

コントローラ１３０は、帰還抽出クロックＫＣＬに従ってラッチするデータが同期クロックＥＤのデータ「０１」であるか判断し、定期的に同期クロックＥＤが続けてラッチされない場合、再度、イニシャルクロックデータＩＣＬを送信するように要求する（Ｓ１０６、Ｓ１０１）。これによって、再びＰＬＬ回路１２０がイニシャルクロックデータＩＣＬに基づいて位相ロックする。シリアルデータ転送中、ＰＬＬ回路１２０は、帰還抽出クロックＫＣＬに従って位相をロックし続ける。

このように本実施形態によれば、ビデオスコープ先端部に設けられた送信部２０において、シリアル画素データに対し所定間隔で同期クロックＥＤを埋め込み、シリアルデータＰＤＳをプロセッサ側へ送信する。さらに、クロック信号に対応したシリアルデータ（トレーニングパターン）を初期設定として送信し、受信部においてそのデータから同期用クロック信号を生成する。

受信部１６では、ＰＬＬ回路１２０がイニシャルクロックデータＩＣＬによって位相をロックし、位相シフトクロックデータＡＤ、ＢＤを出力する。そして、論理回路１２２によって、ＰＬＬ回路１２０へ自己帰還させる帰還抽出クロックＫＣＬを生成し、シリアルデータ転送中の間、帰還抽出クロックＫＣＬによってＰＬＬ回路１２０が位相ロックし続ける。コントローラ１３０は、同期クロックＥＤを正確にラッチしているか確認し、同期ずれが生じている場合、再びイニシャルクロックデータＩＣＬを送信させ、再度位相を調整する。

８ｂ／１０ｂ伝送方式のような変換テーブルを用いることなく、埋め込んだ同期クロックを正確に検知し、シリアル画素データを取り出すことができる。特に、スコープ先端部における回路構成としてはデータ量の大きな変換テーブルを有するメモリ等を格納する必要がないため、スコープ先端部の回路構成が簡素化できる。

さらに本実施形態では、シリアル画素データブロックそれぞれにおいて、１２ビットの画素データをビット列中央部の位置に、同期信号（クロック用ビットデータ）が同期クロックＥＤの隣、あるいはその傍に配置するデータ配列順に変換する処理が実行される。

同期クロックＥＤの隣接位置、あるいは隣接していなくても同期クロックＥＤ付近に時系列変化の大きいビットデータが配置されると、符号間干渉（ＩＳＩ）が生じやすい。そのため、同期クロックＥＤがずれ、ＰＬＬ回路による位相ロックが外れる恐れがある。

しかしながら、１２ビットの画素データの中で時系列変化の大きい０番目のＬＳＢ画素データを同期クロックＥＤから離れた位置に配置することにより、符号間干渉（ＩＳＩ）が生じるのを防ぐことができる。そして、時系列的変化の少ない同期データを隣接位置に配置するため、符号間干渉（ＩＳＩ）を十分に抑制することができる。

次に、図９を用いて、第２の実施形態について説明する。第２の実施形態では、２０ビット列の画素データに対し反転処理を施し、配列順を入れ替える。

図９は、第２の実施形態におけるシリアル画素データブロックのデータ配列順の変換を示した図である。

第２の実施形態では、シリアル画素データブロック全体が画素データによって構成される。そして、０〜１９の順番で並ぶ画素データは、配列変換回路における反転処理によって２０ビット列中央位置から両端の同期クロックＥＤに向けて交互に振り分けられるように変換される（図９（Ａ）参照）。あるいは、２０ビット列中央位置から０〜９番の画素データが反転した並びに変換される（図９（Ｂ）参照）。受信部のコントローラでは、変換されたデータ順を元に戻す。

このように画素データのみから構成される場合、時系列変化の大きいＬＳＢの画素データをビット列中央部に配置し、同期クロックＥＤから離すことにより、符号間干渉（ＩＳＩ）を抑制することができる。

ＬＳＢ側に時系列変化の大きい画素データが配置されないデータフォーマットの場合、フォーマットに合わせて画素データの配列順を調整すればよい。また、第１の実施形態においても、同様に画素データ列に対し反転処理を実行することも可能である。相対的に時系列的データ変化の大きいビットデータを同期クロックの隣あるいはその付近から離すように構成すればよい。

１０ ビデオスコープ
１２ 撮像ユニット
１６ 受信部
２０ 送信部
３０ プロセッサ
５８ 配列変換回路
ＥＤ 同期クロック
ＰＤＳ シリアルデータ
ＫＣＬ 帰還抽出クロック
ＳＣＬ 抽出クロック
ＩＣＬ イニシャルクロックデータ

Claims (6)

1. スコープ先端部に設けられた撮像素子と、
   スコープ先端部に設けられ、前記撮像素子から読み出される画素信号をデジタルシリアル化した画素データに対し、所定データ幅間隔で同期クロックを埋め込み、ビット列から成るシリアルデータを出力する送信部と、
   スコープ基端側もしくは内視鏡プロセッサに設けられ、同期クロックに基づき位相をロックし、受信したシリアルデータの中からシリアル画素データを抽出する受信部とを備え、
   前記送信部が、シリアルデータのデータ配列順を変換することによって、相対的に時系列的変化の大きい画素データを同期クロック埋め込み位置から離れた位置に配置し、
   前記受信部が、受信したシリアルデータのデータ配列順を、変換前のデータ配列順に戻すことを特徴とする内視鏡装置。
2. 前記送信部が、相対的に時系列的変化の少ないビットデータを、同期クロック埋め込み位置の隣もしくはその付近に配置することを特徴とする請求項１に記載の内視鏡装置。
3. 前記送信部が、同期データを、同期クロック埋め込み位置の隣もしくはその付近に配置することを特徴とする請求項１乃至２のいずれかに記載の内視鏡装置。
4. 前記送信部が、時系列的データ変化の大きい画素データを、ビット列中央部に配置することを特徴とする請求項１乃至３のいずれかに記載の内視鏡装置。
5. 前記送信部が、画素データ列の少なくとも一部を反転させる反転処理を実行することを特徴とする請求項１乃至４のいずれかに記載の内視鏡装置。
6. スコープ先端部に設けられた撮像素子と、
   スコープ先端部に設けられ、前記撮像素子から読み出される画素信号をデジタルシリアル化した画素データに対し、所定データ幅間隔で同期クロックを埋め込み、ビット列から成るシリアルデータを出力する送信部と、
   スコープ基端側もしくは内視鏡プロセッサに設けられ、同期クロックに基づき位相をロックし、受信したシリアルデータの中からシリアル画素データを抽出する受信部とを備え、
   前記送信部が、シリアルデータのデータ配列順を変換することによって、相対的に時系列的変化の大きい画素データを同期クロック埋め込み位置から離れた位置に配置し、
   前記受信部が、受信したシリアルデータのデータ配列順を、変換前のデータ配列順に戻すことを特徴とするビデオスコープ。

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