JP2014110843A - 内視鏡装置 - Google Patents

Abstract

【課題】簡易な構成で同期ずれなく画素データを高速シリアル伝送することができる内視鏡装置を提供する。
【解決手段】ビデオスコープ先端部に設けられた送信部１５５において、シリアル画素データに対し所定間隔で同期クロックを埋め込み、シリアルデータＰＤＳをスコープコネクタ部に設けられた受信部１１６へ送信する。また、受信部１１６からの要求に応じて、同期クロックと同じ位相、周波数をもつイニシャルクロックデータＩＣＬを送信する。受信部１１６では、ＰＬＬ回路１２０がイニシャルクロックデータＩＣＬによって位相をロックし、位相シフトクロックデータＡＤ、ＢＤを出力する。そして、論理回路１２２によって、ＰＬＬ回路１２０へ自己帰還させる帰還抽出クロックＫＣＬを生成し、シリアルデータ転送中の間、帰還抽出クロックＫＣＬによってＰＬＬ回路１２０が位相ロックし続ける。
【選択図】図６

Description

本発明は、スコープ（内視鏡）によって器官内壁などの被写体を観察、処置等する内視鏡装置に関し、特に、スコープ先端部に設けられた撮像素子から読み出される画素信号のシリアル伝送に関する。

電子内視鏡装置においては、撮像素子がビデオスコープ先端部に設けられており、撮像素子から読み出されたアナログ画像信号は、ビデオスコープ内部に配線された信号線によってスコープ基端側／プロセッサ側へ伝送される。そして、スコープコネクタ部あるいはプロセッサ内部に設けられた画像処理回路においてデジタル化され、画像信号が生成される。

ＣＣＤを使用する場合、アナログ画素信号をスコープ先端部からプロセッサ側へ伝送する。このとき、信号線が比較的長いためにノイズが生じ、観察画像の画質を低下させる。一方、ＣＭＯＳを使用する場合、撮像チップとして構成されるため、スコープ先端部において画素信号をデジタル化し、パラレル／シリアル変換してからシリアル画素データをプロセッサ側へシリアル伝送することが可能である（特許文献１参照）。

シリアル伝送としては、８ｂ／１０ｂと呼ばれるシリアル伝送方式が一般的に採用される。具体的には、８ｂ／１０ｂのデータ変換表に基づき、撮像素子から読み出されるパラレル８ビットの画素データに対してクロックを埋め込み、ランレングスの短い１０ビットデータに変換する。そして、パラレル／シリアル変換部によってパラレルデータをシリアルデータに変換し、プロセッサ側へ伝送する。

スコープのコネクタ部もしくはプロセッサ内に設けられる受信回路では、送られてきたシリアル信号の位相を検出してクロック信号を発生させる。８ｂ／１０ｂ伝送方式では、埋め込んだクロックを１０ビットデータから自動的に抽出可能なデータ配列になっており、新たに抽出したクロック信号によって画素データをリタイミングする。

これにより、１ＧＨｚレベルで高速シリアル伝送した場合に生じる画素データ伝送周波数とクロック信号との同期ずれを解消し、プロセッサ側のクロックと同期する画素データを生成することができる。その後、シリアル／パラレル変換部によってシリアルデータをパラレルデータに変換し、同じ８ｂ／１０ｂ変換表に基づいて８ビットの画素データを復元する。

特開２００９−２０１５４０号公報

８ｂ／１０ｂ伝送方式のような高速シリアル伝送方式の場合、送信側、受信側にデータ量の大きい変換テーブルをメモリ等に格納し、データ変換処理回路を設ける必要がある。このような専用回路をスコープ先端部に設けることは、スコープ先端部をできる限り細径化することへの障害となる。また、変換処理回路を撮像素子傍に設けることで、画素信号を撮像素子から読み出すとき、ノイズを発生させる恐れがある。

したがって、簡素な回路構成によって、画素データをスコープ先端部からプロセッサ側へ同期ずれなく高速シリアル伝送することが求められる。

本発明の内視鏡装置は、スコープ先端部に設けられた撮像素子と、スコープ先端部に設けられ、前記撮像素子から読み出される画素信号をデジタルシリアル化した画素データに対し、所定データ幅間隔で同期クロックを埋め込み、シリアルデータを出力する送信部と、スコープ基端側もしくは内視鏡プロセッサに設けられ、受信したシリアルデータの中からシリアル画素データを抽出する受信部とを備える。

前記送信部は、同期クロックと同じ周波数でエッジ部分が現れるシリアルデータのイニシャルクロックデータを出力可能である。前記受信部は、受信したイニシャルクロックデータによって位相をロックするＰＬＬ回路を有する。そして、前記受信部は、位相ロック後に送られてくるシリアルデータに基づいて帰還抽出クロックを生成し、前記ＰＬＬ回路に入力する帰還抽出クロックに従ってシリアル画素データを抽出する。

例えば、前記送信部は、前記受信部からの要求に応じて選択的にイニシャルクロックデータもしくはシリアルデータを送信し、前記受信部は、帰還抽出クロックと同期クロックとが同期しているか否かを判断し、非同期の場合、イニシャルクロックデータの出力を前記送信部へ要求する。

例えば、前記ＰＬＬ回路は、位相ロック後の抽出クロックの位相を互いにシフトさせた１対の位相シフトクロックデータを出力し、前記受信部は、１対の位相シフトクロックデータに基づいて帰還抽出クロックを生成する論理回路を有する。

また、前記ＰＬＬ回路は、帰還抽出クロックの入力デューティー比が４０〜６０パーセントとなるように、１対の位相シフトクロックデータを出力することができる。

例えば前記受信部は、シリアル画素データの中から、帰還抽出クロックに従ってデータを抽出し、抽出されたデータが同期クロックに対応しているか否かを判断する。

例えば前記送信部は、シリアル画素データのデータ数をカウントするカウンタと、所定データ幅に応じたカウント数に合わせて同期クロックをシリアル画素データ内に埋め込むセレクタとを備える。

このように本発明によれば、内視鏡装置において、簡易な構成で同期ずれなく画素データを高速シリアル伝送することができる。

第１の実施形態である電子内視鏡装置のブロック図である。 送信部を含む撮像ユニットおよび受信部の詳細なブロック図である。 送信部の一部構成を示す論理回路図である。 伝送するシリアルデータおよび並走させるクロック信号を示した図である。 受信部におけるシリアルデータ受信処理および同期調整処理のフローチャートである。 第２の実施形態における送信部と受信部のブロック図である。 受信部に設けられた論理回路の回路図である。 シリアルデータおよび帰還抽出クロックのタイミングチャートである。 受信側における同期調整処理のフローチャートである。 送信側におけるイニシャルクロックデータ送信処理のフローチャートである。

以下では、図面を参照して本実施形態である電子内視鏡装置について説明する。

図１は、第１の実施形態である電子内視鏡装置のブロック図である。

電子内視鏡装置は、その挿入部分が体内へ挿入されるビデオスコープ１０と、プロセッサ３０とを備え、ビデオスコープ１０はプロセッサ３０に着脱自在に接続される。プロセッサ３０には、モニタ８０が接続されている。

プロセッサ３０は、放電ランプなどで構成される光源装置３４を備える。光源装置３４から出力される照明光は、集光レンズ（図示せず）を介して、ビデオスコープ１０内に設けられたライトガイド１１に入射する。ライトガイド１１に入射した光は、ライトガイド１１内部を通ってスコープ先端部１０Ｔから射出し、配光レンズ１４Ａを介して被写体（観察対象）に照射される。

被写体で反射した照明光は、スコープ先端部に設けられた、カバーガラス１４Ｂ、対物レンズ１３を通り、これによって、対物レンズ１３後方に位置する撮像ユニット１２内に設けられたイメージセンサ５２の受光面に被写体像が形成される。

イメージセンサ５２は、Ｘ−Ｙ独立型撮像素子であり、ここではＣＭＯＳセンサで構成される。イメージセンサ５２において生じる１フィールド／フレーム分の画像信号は、撮像素子駆動回路１９によって所定の読み出し時間間隔（例えば、１／６０秒もしくは１／３０秒間隔）で読み出される。イメージセンサ５２には、Ｃｙ、Ｙｅ、Ｇ、ＭｇあるいはＲ、Ｇ、Ｂから成る色要素をモザイク配列させた色フィルタが配設されており、カラー撮像方式として同時単板式が適用されている。

イメージセンサ５２から読み出された画素信号は、デジタル化、シリアル化された後、ビデオスコープ１０の基端側に設けられたコネクタ部１０Ｃへ送信される。コネクタ部１０Ｃは、スコープコントローラ１５、受信部１６、画像処理回路１７、タイミングジェネレータ１８、撮像素子駆動回路１９を備える。ＣＰＵ、ＲＡＭ、ＲＯＭなどを含むスコープコントローラ１５は、撮像ユニット１２、タイミングジェネレータ１８などへ制御信号を送信し、スコープ動作全体を制御する。スコープ動作制御プログラムは、ＲＯＭに格納されている。

画像処理回路１７では、送られてきたデジタル画素信号に対してホワイトバランス処理、ガンマ補正処理などの信号処理が施される。これにより、カラーデジタル画像信号が生成される。カラーデジタル画像信号は、プロセッサ３０の後段処理回路３２へ送られる。

後段処理回路３２では、輪郭強調などの画像処理が施される。後段処理回路３２から出力された画像信号が映像信号としてモニタ８０に出力されることにより、観察画像が動画像としてモニタ８０に表示される。

ＣＰＵ、ＲＯＭ、ＲＡＭなどを含むシステムコントロール回路４０は、光源装置３４などへ制御信号を出力し、プロセッサ３０全体の動作を制御する。プロセッサ制御に関するプログラムは、ＲＯＭにあらかじめ格納されている。また、システムコントロール回路４０は、スコープコントローラ１５との間で相互通信可能である。

次に、図２〜４を用いて、ビデオスコープの先端側に設けられた送信部、プロセッサ側に設けられた受信部の構成を説明する。

図２は、送信部を含めた撮像ユニットおよび受信部の詳細なブロック図である。図３は、送信部の一部構成を示す論理回路図である。図４は、伝送するシリアルデータおよび並走させるクロック信号を示した図である。

撮像ユニット１２は、ＣＭＯＳ型のイメージセンサ５２、Ａ／Ｄ変換器５３、パラレル／シリアル変換器５４、送信部５５、ＰＬＬ回路５６を備え、１つのデバイスとして構成される。ＰＬＬ回路５６は、位相検出器、ＬＰＦ、ＶＯＣ、分周器を備えており、所定の周波数でクロック信号を出力可能である。受信部１６に設けられたＰＬＬ回路６８から出力される基準クロック信号に基づき、所定の周波数のクロック信号を撮像ユニット１２内の回路へ出力する。

イメージセンサ５２から読み出された１フィールド／フレーム分のアナログ画素信号は、Ａ／Ｄ変換器５３によって８ビット（２５６諧調）のデジタルパラレル画素信号に変換される。デジタルパラレル画素信号は、パラレル／シリアル変換器５４によってデジタルシリアル信号に変換される。パラレル／シリアル変換は、周波数６００ＭＨｚで行われる。

図３に示すように、送信部５５は、カウンタ７２、エッジ出力部７３、セレクタ７４、フリップフロップ７６、バッファ回路７８を備える。送信部５５では、入力された一連のデジタルシリアル画素データの間に、所定のデータ幅間隔（ここでは１８ビット間隔）でクロックデータ（以下、同期クロックという）ＥＤを埋め込む。

同期クロックＥＤは、エッジを形成するデータ「０１」によって構成されるデータであり、同期クロックＥＤによってシリアル画素データが１８ビットずつ区分され、ワード境界が規定される。同期クロックＥＤの埋め込みは、カウンタ７２によるデータ数のカウントおよびセレクタ７４による出力選択動作によって行われる。

具体的に説明すると、伝送される画素データを１８個分カウントする度に、エッジ出力部７３から出力される同期クロックＥＤのデータ「０１」を挿入し、エンベディットクロックのシリアルデータＰＤＳを生成する。シリアルデータＰＤＳは、高速の伝送レート（６００Ｍｂｐｓ）で伝送される。

一方、この同期クロックＥＤに対応したクロック信号（以下、並走クロックという）ＰＣＬが、シリアルデータＰＤＳとは別に送信部５５から出力される。並走クロックＰＣＬは、その周期が同期クロックＥＤのデータ配置間隔に対応する。すなわち、同期クロックＥＤは、並走クロックＰＣＬのエッジ部分と同じタイミング／位相で埋め込まれており、シリアルデータの中で同期クロックＥＤが繰り返し現れる周波数は、並走クロックＰＣＬの周波数と一致する。

並走クロックＰＣＬは、ＰＬＬ回路５６から出力されるクロック信号に基づいて生成される。ここでは、３０ＭＨｚの周波数をもつ低速クロック信号として、並走クロックＰＣＬが送信部５５から出力される。なお、並走クロックＰＣＬの周波数をさらに分周させた周波数にしてもよい。

図２に示すように、一連のシリアルデータＰＤＳと並走クロックＰＣＬは、それぞれ異なる信号線によってコネクタ部１０Ｃの受信部１６へ送信される。受信部１６は、ラッチ検出部６２、位相制御回路６４、画素データ抽出部６６、シリアル／パラレル変換器６９、さらにＰＬＬ回路６７、６８を備える。

ＰＬＬ回路６７は、位相検出器、ＬＰＦ、ＶＯＣ、分周器とともに、位相シフト回路を備えている。スコープ先端部１０Ｔから送信されてきた並走クロックＰＣＬは、ＰＬＬ回路６７に入力する。ＰＬＬ回路６７は、入力した並走クロックＰＣＬによって位相をロックし、３０ＭＨｚ／６００ＭＨｚのクロック信号をラッチ検出部６２、位相制御回路６４、画素データ抽出部６６へ出力する。

ラッチ検出部６２は、位相ロック後のＰＬＬ回路６７から出力される周波数３０ＭＨｚのクロック信号（以下、抽出クロックという）ＳＣＬに従って、シリアル画素データＰＤＳの中から２ビットの隣接するデータを定期的に保持する。位相制御回路６４は、保持されたデータが埋め込んだ同期クロックＥＤのデータ配列「０１」に相当するか否かを判断する。

同期クロックＥＤを繰り返しラッチしている場合、ＰＬＬ回路６７から出力される抽出クロックＳＣＬとシリアル画素データに埋め込まれた同期クロックＥＤとの間に同期ずれがないと判断する。一方、同期ずれがあると判断した場合、位相制御回路６４は、ＰＬＬ回路６７へ抽出クロックＳＣＬの位相をずれに応じたシフト量だけシフトさせる制御信号を出力する。

このようなフィードバック制御により、同期クロックＥＤと抽出クロックＳＣＬの位相が一致し、同期ずれが解消される。同期クロックＥＤと並走クロックＰＣＬとの間で同期ずれがない状態でＰＬＬ回路６７が位相ロックすることによって、シリアルデータの中から同期クロックＥＤを境界とする一連の画素データ列を順次取り出すことができる。

画素データ抽出部６６では、抽出クロックＳＣＬに従い、送られてくるシリアル画素データの中から同期クロックＥＤを分離し、画素データを抽出する。そして、シリアル／パラレル変換器６９によってシリアル画素データがパラレル画素データに変換される。

図５は、受信部におけるシリアルデータ受信処理のフローチャートである。

シリアル画素データを受信すると、ＰＬＬ回路６７の位相ロック後に、ラッチしたデータが同期クロックＥＤのデータ「０１」と対応している否かを検出する。定期的に同期クロックＥＤのデータが続けて検知される場合、シリアル画素データを読み出すことが有効となり、シリアル画素データが抽出される（Ｓ１０１〜Ｓ１０４）。一方、同期クロックＥＤが続けて検知されない場合、同期ずれが解消されるようにＰＬＬ回路６７の位相がシフト制御される（Ｓ１０５）。

このように本実施形態によれば、ビデオスコープ先端部に設けられた送信部５５において、シリアル画素データに対し所定間隔で同期クロックＥＤを埋め込み、シリアルデータＰＤＳをプロセッサ側へ送信する。それとともに、同期クロックＥＤの周波数と同じ並走クロックＰＣＬを、シリアルデータＰＤＳとは別に送信する。

ビデオスコープのコネクタ部に設けられた受信部１６では、並走クロックＰＣＬによってＰＬＬ回路６７が位相をロックし、画素データ抽出部６６において、同期クロックＥＤとシリアル画素データを分離する。そして、同期クロックＥＤを正確にラッチしているか確認し、同期ずれが生じている場合、ＰＬＬ回路を位相シフト制御し、同期クロックの出現位置と並走クロック信号のエッジ部分とを一致させる。

８ｂ／１０ｂ伝送方式のような変換テーブルを用いることなく、埋め込んだ同期クロックを正確に検知し、シリアル画素データを取り出すことができる。特に、スコープ先端部における回路構成としてはセレクタ等を設けるだけでよいため、スコープ先端部の回路構成が簡素化できる。

また、受信部において、ワードアライナなどのワード境界を検知する回路を設ける必要がない。一方、並走クロックはシリアル伝送レートに比べて周波数が十分小さい低速クロック信号であるため、ＥＭＣ試験においても高周波ノイズ発生を抑えることができる。

なお、並走クロックの周波数は同期クロックＥＤに合わせた周波数に限定されず、それ以外の小さい周波数でもよい。例えば、８ｂ／１０ｂと同等の周波数にすることも可能である。

次に、図６〜図１０を用いて第２の実施形態である電子内視鏡装置について説明する。第２の実施形態では、第１の実施形態のように同期クロックをシリアルデータと並走して送信せず、クロック信号に対応したシリアルデータを初期設定として送信し、受信部においてそのデータから同期用クロック信号を生成する。

図６は、第２の実施形態における送信部と受信部のブロック図である。図７は、受信部に設けられた論理回路の回路図である。図８は、シリアルデータおよび帰還抽出クロックのタイミングチャートである。

撮像ユニット１１２は、送信部１５５を備える。送信部１５５は、同期クロックが埋め込まれたシリアル画素データＰＤＳを伝送レート６００Ｍｂｐｓで出力する。第１の実施形態のように別途低速クロック信号を並走させない。

受信部１１６は、ＰＬＬ回路１２０、論理回路１２２、セレクタ１２４、コントローラ１３０を備える。ＰＬＬ回路１２０は、撮像ユニット１１２から送られてくるイニシャルクロックデータＩＣＬに応じて位相をロックする。

イニシャルクロックデータＩＣＬは、１６ビットごとに「０」のデータ列と「１」のデータ列が交互に入れ替わり、図２に示す並走クロックＰＣＬと同じような波形をもつシリアルデータである。ＰＬＬ回路１２０は、このシリアルデータによって位相をロックし、周波数３０ＭＨｚ、６００ＭＨｚのクロック信号をコントローラ１３０へ出力する。

さらにＰＬＬ回路１２０は、位相をわずかにシフトさせた対となる位相シフトクロックデータＡＤ、ＢＤを論理回路１２２へ出力する。図７に示すように、論理回路１２２は、ＡＮＤ回路１３２、１３４と、ＯＲ回路１３６から構成される。

シリアルデータは、論理回路１２２を経由あるいは経由しないでセレクタ１２４に入力される。セレクタ１２４は、コントローラ１３０からの制御信号によって論理回路１２２経由もしくは論理回路１２２を経由しないシリアルデータを選択的に出力し、ＰＬＬ回路１２０へ送る。

コントローラ１３０は、第１の実施形態における抽出クロックの検知、同期ずれの検知およびシリアル画素データの抽出機能をいずれも備えている。ＰＬＬ回路１２０を経由してコントローラ１３０に入力したシリアル画素データは、ＰＬＬ回路１２０から出力される周波数３０ＭＨｚ、６００ＭＨｚのクロック信号によって埋め込まれた同期クロックＥＤのデータを検出し、シリアル画素データを分離、抽出する。

図８には、送信部１５５から送信されるシリアル画素データＰＤＳおよびイニシャルクロックデータＩＣＬと、論理回路１２２によって生成されるクロック（ここでは、帰還抽出クロックＫＣＬという）を示している。第１の実施形態と同様、同期クロックＥＤがシリアル画素データ１８ビットごとに埋め込まれている。

イニシャルクロックデータＩＣＬは、図８に示すように同期クロックＥＤの位置に応じてエッジ部分が形成されるシリアルデータであり、第１の実施形態で示した並走クロックＰＣＬと同じような波形、周波数をもつ。

ＰＬＬ回路１２０は、イニシャルクロックデータＩＣＬが入力されると位相をロックし、位相ロック後には、イニシャルクロックデータＩＣＬの位相をわずかにずらした１組の位相クロックデータＡＤ、ＢＤを論理回路１２２へ出力する。

１組の位相シフトクロックデータＡＤ、ＢＤは、イニシャルクロックデータＩＣＬを正負反対方向に同じシフト量Ｚだけ位相シフトさせたデータであり、シフト量Ｚは、同期クロックＥＤを埋め込むタイミングＴ内に収まっている。

１組の位相シフトクロックデータＡＤ、ＢＤは、イニシャルクロックデータＩＣＬに対応するクロックデータを論理回路１２２によって生成するために作り出されるシリアルデータである。これをＰＬＬ回路１２０へ入力させることにより、ＰＬＬ回路１２０は、このデータを下にして位相をロックし、所定の周波数のクロック信号を出力することができる。

ＰＬＬ回路１２０へ入力される帰還抽出クロックＫＣＬの入力デューティー比は、４０〜６０パーセントの範囲（ここでは、およそ５０パーセント）に収まるように規定されている。これは、水晶などによって基準クロック信号を発生させるときの規格、仕様に従ったものである。

ＰＬＬ回路１２０は、自ら出力した位相シフトクロックデータＡＤ、ＢＤを出力し、論理回路１２２によって、ＰＬＬ回路１２０へ入力すべきクロック信号が生成される。このような自己回帰的なクロック信号入力により、第１の実施形態のような別途用意されたクロック信号を用いなくても、ＰＬＬ回路として機能することができる。

図９は、受信側における同期調整処理のフローチャートである。図１０は、送信側におけるイニシャルクロックデータ送信処理のフローチャートである。

まず、シリアルデータを送信する前段階において、イニシャルクロックデータを送信部から送信する。撮像ユニット１２は、イニシャルクロックデータＩＣＬの送信要求があると（Ｓ２０１）、イニシャルクロックデータＩＣＬをトレーニングパターン（初期パターンデータ）として送信する（Ｓ３０１、Ｓ３０２）。

受信側では、セレクタ１２４の切り替えによってイニシャルクロックデータＩＣＬがＰＬＬ回路１２０に入射し、ＰＬＬ回路１２０において位相がロックする（Ｓ２０２、Ｓ２０３）。ＰＬＬ回路１２０が位相ロックすると、シリアルデータ伝送を送信部１５５へ要求する（Ｓ２０４）。これによって、同期クロックＥＤが埋め込まれたシリアルデータが受信部１１６へ送信される（Ｓ３０１、Ｓ３０３）。

また、受信部１１６では、シリアルデータ送信要求とともに、セレクタ１２４を切り替える。それとともに、ＰＬＬ回路１２０は、位相ロック後に位相シフトした位相シフトクロックデータＡＤ、ＢＤを論理回路１２２へ出力する（Ｓ２０５）。これにより、帰還抽出クロックＫＣＬによってシリアルデータの中から画素データが抽出される。

コントローラ１３０は、第１の実施形態と同様、帰還抽出クロックＫＣＬに従ってラッチするデータが同期クロックＥＤのデータ「０１」であるか判断し、定期的に同期クロックＥＤが続けてラッチされない場合、再度、イニシャルクロックデータＩＣＬを送信するように要求する（Ｓ２０６、Ｓ２０１）。これによって、再びＰＬＬ回路１２０がイニシャルクロックデータＩＣＬに基づいて位相ロックする。シリアルデータ転送中、ＰＬＬ回路１２０は、帰還抽出クロックＫＣＬに従って位相をロックし続ける。

このように第２の実施形態によれば、ビデオスコープ先端部に設けられた送信部１５５において、シリアル画素データに対し所定間隔で同期クロックＥＤを埋め込み、シリアルデータＰＤＳをスコープコネクタ部に設けられた受信部へ送信する。また、受信部からの要求に応じて、同期クロックＥＤと同じ位相、周波数をもつイニシャルクロックデータＩＣＬを送信する。

受信部１１６では、ＰＬＬ回路６７がイニシャルクロックデータＩＣＬによって位相をロックし、位相シフトクロックデータＡＤ、ＢＤを出力する。そして、論理回路１２２によって、ＰＬＬ回路１２０へ自己帰還させる帰還抽出クロックＫＣＬを生成し、シリアルデータ転送中の間、帰還抽出クロックＫＣＬによってＰＬＬ回路１２０が位相ロックし続ける。コントローラ１３０は、同期クロックＥＤを正確にラッチしているか確認し、同期ずれが生じている場合、再びイニシャルクロックデータＩＣＬを送信させ、再度位相を調整する。

同期クロック信号を並走させて送信させなくても、ＰＬＬ回路によってシリアルデータ中に埋め込まれた同期クロックＥＤを検知し、シリアル画素データを抽出することができる。

なお、プロセッサに受信部を設けるようにしてもよい。

１０ ビデオスコープ
１２ 撮像ユニット
１６ 受信部
３０ プロセッサ
５５ 送信部
ＥＤ 同期クロック
ＰＤＳ シリアルデータ
ＰＣＬ 並走クロック
ＫＣＬ 帰還抽出クロック
ＳＣＬ 抽出クロック
ＩＣＬ イニシャルクロックデータ
ＡＤ、ＢＤ 位相シフトクロックデータ

Claims (7)

1. スコープ先端部に設けられた撮像素子と、
   スコープ先端部に設けられ、前記撮像素子から読み出される画素信号をデジタルシリアル化した画素データに対し、所定データ幅間隔で同期クロックを埋め込み、シリアルデータを出力する送信部と、
   スコープ基端側もしくは内視鏡プロセッサに設けられ、受信したシリアルデータの中からシリアル画素データを抽出する受信部とを備え、
   前記送信部が、同期クロックと同じ周波数でエッジ部分が現れるシリアルデータのイニシャルクロックデータを出力可能であり、
   前記受信部が、受信したイニシャルクロックデータによって位相をロックするＰＬＬ回路を有し、
   前記受信部が、位相ロック後に送られてくるシリアルデータに基づいて帰還抽出クロックを生成し、
   前記受信部が、前記ＰＬＬ回路に入力する帰還抽出クロックに従ってシリアル画素データを抽出することを特徴とする内視鏡装置。
2. 前記送信部が、前記受信部からの要求に応じて選択的にイニシャルクロックデータもしくはシリアルデータを送信し、
   前記受信部が、帰還抽出クロックと同期クロックとが同期しているか否かを判断し、非同期の場合、イニシャルクロックデータの出力を前記送信部へ要求することを特徴とする請求項１に記載の内視鏡装置。
3. 前記ＰＬＬ回路が、位相ロック後の抽出クロックの位相を互いにシフトさせた１対の位相シフトクロックデータを出力し、
   前記受信部が、１対の位相シフトクロックデータに基づいて帰還抽出クロックを生成する論理回路を有することを特徴とする請求項１乃至２のいずれかに記載の内視鏡装置。
4. 前記ＰＬＬ回路が、帰還抽出クロックの入力デューティー比が４０〜６０パーセントとなるように、１対の位相シフトクロックデータを出力することを特徴とする請求項３に記載の内視鏡装置。
5. 前記受信部が、シリアル画素データの中から、帰還抽出クロックに従ってデータを抽出し、抽出されたデータが同期クロックに対応しているか否かを判断することを特徴とする請求項１乃至４のいずれかに記載の内視鏡装置。
6. 前記送信部が、
   シリアル画素データのデータ数をカウントするカウンタと、
   所定データ幅に応じたカウント数に合わせて同期クロックをシリアル画素データ内に埋め込むセレクタと
   を備えることを特徴とする請求項１乃至５のいずれかに内視鏡装置。
7. スコープ先端部に設けられた撮像素子と、
   スコープ先端部に設けられ、前記撮像素子から読み出される画素信号をデジタルシリアル化した画素データに対し、所定データ幅間隔で同期クロックを埋め込み、シリアルデータを出力する送信部と、
   スコープ基端側に設けられ、受信したシリアルデータの中からシリアル画素データを抽出する受信部とを備え、
   前記送信部が、同期クロックと同じ周波数でエッジ部分が現れるシリアルデータのイニシャルクロックデータを出力可能であり、
   前記受信部が、受信したイニシャルクロックデータによって位相をロックするＰＬＬ回路を有し、
   前記受信部が、位相ロック後に送られてくるシリアルデータに基づいて帰還抽出クロックを生成し、
   前記受信部が、前記ＰＬＬ回路に入力する帰還抽出クロックに従ってシリアル画素データを抽出することを特徴とするビデオスコープ。

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