JP2004247856A - データ受信装置及びデータ送受信方法 - Google Patents
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Abstract
【解決手段】送信UART部32は、特定の値が連続する同期用データを生成する同期用データ生成回路333と、送信周期を決定する送信タイミング制御回路122と、を備え、同期用データSDを送信周期に応じて出力する。受信UART部42は、第2サンプリングパルスSP2に応答して同期用データSDを検出する検出回路441と、同期用データSDを第2サンプリングパルスSP2に応答してカウントするカウンタ回路445と、第1サンプリングパルスSP1を生成する受信タイミング制御回路446と、を備える。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、送信機器と受信機器との間でデジタルデータを送受信するデータ受信装置及びデータ送受信方法に関する。
【0002】
【従来の技術】
従来より、2つの装置間でデジタルデータの通信を行う方法の1つとして調歩同期式通信(Universal Asynchronous Receiver/Transmitter:以下UART)がある。このUARTは、送信装置及び受信装置の間に同期用の信号線を設けることなく、各装置間の取り決めによってデータ送信とデータ受信とを行うものであり、データ通信の分野で広く用いられており、例えば、特開平10−65757号公報に開示されている。このようなUARTで用いられる各装置間の取り決めとしては、(1)シリアルポートの速度(BPS)、(2)1バイトのビット数、(3)パリティの有無、(4)スタートビット/ストップビット等があり、これら条件を送受信装置の両方で共有することにより、各装置間の同期が図られ、データ通信を円滑に行うことができる。
【0003】
図6は、従来のデータ通信システムを示すブロック図である。この図においては、機器Aからデータを送信し、この送信データを機器Bで受信するものとする。機器Aは、データバス13に接続される第1マイクロコンピュータ11及び送信側UART部12を備え、第1マイクロコンピュータ11から出力されるデータを送信側UART部12に受け、送信側UART12からシリアル回線を通じて機器Bに送信する。一方、機器Bは、データバス23に接続される第2マイクロコンピュータ21及び受信側UART部22を備え、受信側UART部22で送信データを受け取り、データバス23を介して第2マイクロコンピュータ21へ取り込まれる。
【0004】
図7は、送信側UART部12及び受信側UART22の構成を示すブロック図である。送信側UART部12は、送信シフトレジスタ121、送信タイミング制御回路122及び出力回路123を備える。送信シフトレジスタ121は、例えば、10ビットのシフトレジスタで構成され、データバス13から8ビットの送信対象データDT(以下、メインデータと称する)を受け取り、このメインデータの先頭に値「0」(Lレベル)を示す1ビットのスタートビットTB及び末尾に値「1」(Hレベル)を示す1ビットのストップビットPBを付与する。そして、メインデータDT、スタートビットTB及びストップビットPBからなる10ビットのデータを送信クロックTCKに応答して順次シフトして出力回路123へ出力する。送信タイミング制御回122は、第1基準クロックCK1をカウントする複数のカウンタから構成され、第1基準クロックCK1に基づいて送信クロックTCKを生成する。尚、第1基準クロックCK1は、機器A内で使用されるシステムクロックである。出力回路123は、送信シフトレジスタ121の出力に応じてHレベル、Lレベルを繰り返す出力信号OPを出力する。また、出力回路123は、送信シフトレジスタ121からデータの出力がなされないときには、出力信号OPとしてHレベルを出力する。
【0005】
受信側UART部22は、検出回路221、受信シフトレジスタ222及び受信タイミング制御回路223を備える。検出回路221は、送信側UART部12から送信される出力信号OPを取り込む。そして、出力信号OPをサンプリングパルスSPに応答してサンプリングし、出力信号OPからメインデータDTを取り出す。受信シフトレジスタ222は、8ビットのシフトレジスタから構成され、検出回路221で取り出されたメインデータDTを受信クロックRCKに応答して順次シフトしながら取り込む。これにより、シリアルで送信されてきたメインデータDTがパラレルに変換されてデータバス23に出力される。受信タイミング制御回路223は、第2基準クロックCK2をカウントする複数のカウンタから構成され、第2基準クロックCK2に基づいてサンプリングパルスSP及び受信クロックRCKを生成する。尚、第2基準クロックCK2は、機器B内で使用されるシステムクロックである。
【0006】
図8は、図7の動作を説明するタイミング図であり、この図を参照しながら動作説明を行う。尚、ここでは、送信UART部12から1200BPS(ビットレート0.8msec)でメインデータDTが送信されるものとする。
【0007】
タイミングt0〜t1では、送信UART部12からメインデータDTの送信が行われておらず、出力信号OPがHレベルを示す。このとき、受信UART部22では、サンプリングパルスSPのサンプリング周期を0.8msecの1/16の0.05msecに設定し、送信UART部12からのメインデータDTの送信に備えている。
【0008】
タイミングt2では、送信UART部12から出力信号OPとしてスタートビットTBが送信され、これを受信UART部22で出力信号OPのレベル変化として検出すると、受信UART部22がメインデータの送信開始を認識し、スタートビットTBの1/2周期のところでサンプリング周期をデータ送信周期に対応する0.8msecに切り替える。
【0009】
タイミングt3〜t4では、送信UART12がメインデータDTを出力信号OPとして送信し、これを受信UART部22が1ビット単位でサンプリングして出力信号OPからメインデータDTを取り出す。
【0010】
タイミングt5では、送信UART部12がメインデータDTに続いてストップビットPBを出力信号OPとして送信し、これを受信UART部22が出力信号OPのHレベルとして検出する。これにより、受信UART部22が1フレーム分のデータの送信が完了したことを認識する。
【0011】
タイミングt6以降、タイミングt1〜タイミングt5の処理と同等の処理を繰り返すことにより、送信UART部12と受信UART部22との間でデータ通信処理が行われる。
【0012】
【特許文献1】
特開平10−65757号公報
【0013】
【発明が解決しようとする課題】
上述のデータ送受信システムにおいては、送信UART部12を含む送信側機器Aと、受信UART部22を含む受信側機器Bとが、各機器で保有するクロック発生器からの出力クロック(第1基準クロックCK1、第2基準クロックCK2)に従って動作する。このため、送信UART部12、受信UART部22では、送信クロックTCK、受信クロックRCKを、互い異なる基準クロックに基づいて生成している。
【0014】
このような状況のもと、送信機器及び受信機器で用いられる各クロック発生器の精度が悪く、基準クロックのタイムベースが各機器間で相違すると、正しくデータ通信を行えないおそれがある。例えば、送信機器及び受信機器の少なくとも一方のクロック発生器の精度が低い場合には、第1基準クロックCK1を基に規定される送信ビットレート0.8msecと第2基準クロックCK2を基に規定される受信用のサンプリング周期0.8secとが、必ずしも一致するとは限らない。このような場合、送信されたメインデータDTを適切なタイミングでサンプリングすることができず、データの誤検出等の不具合が発生する。これを解決するための1つの手段として、送信機器及び受信機器で精度の高いクロック発生器を採用することが考えられるが、この方法では、コストの増大を招くといった問題がある。
【0015】
そこで、本発明は、互いに異なる基準クロックに従って動作する送信機器及び受信機器の間であっても、正しくデータを送受信することのできるデータ受信装置及びデータ送受信方法を提供することを目的とする。
【0016】
【課題を解決するための手段】
本発明は、上述の課題を解決するべくなされたものであり、その特徴とするところは、決められた期間で一定レベルを維持する同期用データと所定ビット数のデジタルデータとを含む入力信号をサンプリングし、前記入力信号から前記デジタルデータを取り出すデータ受信装置において、第1サンプリングパルスに応答して前記入力信号から前記デジタルデータを検出すると共に、第2サンプリングパルスに応答して前記入力信号から前記同期用データの期間を検出する検出回路と、前記検出回路で検出された前記同期データの期間を測定し、測定値を前記決められた期間に対応する基準値と比較する測定回路と、前記測定回路の比較結果に応じて前記第1サンプリングパルスの周期を調整するサンプリングパルス調整回路と、を備え、前記検出回路は、周期の調整された前記第1サンプリングパルスに応答して前記入力信号から前記デジタルデータを検出することにある。
【0017】
また、本発明の他の態様として、所定ビット数のデジタルデータの先頭に第1レベルを示すスタートビットが付されると共に、前記スタートビットより多ビットで前記第1レベルとは異なる第2レベルが連続する起動用データが前記デジタルデータ及び前記スタートビットと共に含まれる入力信号をサンプリングし、前記入力信号から前記デジタルデータを取り出すデータ受信装置において、前記入力信号を第1周期のサンプリングパルスでサンプリングし、前記入力信号から前記起動用データを検出する検出回路と、前記起動用データの検出に応答して、前記第1周期のサンプリングパルスから前記第1周期より周期の短い第2周期のサンプリングパルスに切り替えるサンプリングパルス調整回路と、を備え、前記検出回路は、前記第2周期のサンプリングパルスに従って前記入力信号から前記デジタルデータを取り出すことを特徴とする。
【0018】
更に別の本発明の態様として、所定ビット数のデジタルデータの重畳された出力信号を送信し、送信周期に応じたサンプリングパルスに応答して前記出力信号から前記デジタルデータを取り出すデータ送受信方法において、前記デジタルデータの送信に先立ち、決められた期間で前記出力信号を一定レベルに固定させる同期用データを送信するステップと、前記出力信号をサンプリングし、前記同期用データが前記出力信号に含まれる期間を測定するステップと、前記測定ステップの測定値を前記決められた期間に対応する基準値と比較し、前記測定値と前記基準値とのずれに応じてサンプリングパルスの周期を調整するステップと、周期の調整されたサンプリングパルスに従って前記出力信号から前記デジタルデータを取り出すステップと、を備えることを特徴とする。
【0019】
更に別の本発明の態様として、所定ビット数のデジタルデータの先頭に付与されて第1レベルを示すスタートビットが前記デジタルデータと共に含まれる出力信号を送信し、送信周期に応じたサンプリングパルスに応答して前記出力信号から前記デジタルデータを取り出すデータ送受信方法において、前記スタートビットの送信に先立ち、前記スタートビットより長い期間で前記第1レベルとは異なる第2レベルを示す起動用データを送信するステップと、第1周期のサンプリングパルスに応答して前記出力信号から前記起動用データを検出するステップと、前記起動用データの検出に応答して、前記第1周期のサンプリングパルスから前記第1周期より周期の短い第2周期のサンプリングパルスに切り替えるステップと、前記第2周期のサンプリングパルスに従って前記出力信号から前記デジタルデータを取り出すステップと、を備えることを特徴とする。
【0020】
【発明の実施の形態】
図1は、本発明の実施形態を示すブロック図であり、図1(a)が送信側URAT部の構成を示し、図1(b)が受信UART部の構成を示すものである。尚、これらの図において、先の図7と同一の構成については、同じ符号が付してある。
【0021】
送信側UART部32は、送信シフトレジスタ121、送信タイミング制御回路122、起動用データ生成回路332、同期用データ生成回路333、制御回路334及び出力回路123を備える。
【0022】
送信シフトレジスタ121は、データバス13から取り込んだ8ビットのメインデータDTに対して各1ビットのスタートビットTB及びストップビットPBを付与し、これら10ビットのデータを送信クロックTCKに応答して順次シフトする。
【0023】
送信タイミング制御回路122は、送信機器内でシステムクロックとして用いられる第1基準クロックCK1をカウントする複数のカウンタから構成され、第1基準クロックCK1に基づいて送信クロックTCKを生成する。
【0024】
起動用データ生成回路332は、制御回路334の指示に応答して、出力信号OPを所定期間特定レベルに固定させる起動用データBDを生成し、送信シフトレジスタ121に出力する。本実施形態においては、起動用データBDとして「0x00」を採用し、出力信号OPをステートビットも含めた9ビット分の期間(0.8msec×9=7.2msec)で出力信号OPをLレベルに固定する。同期用データ生成回路333は、制御回路334の指示に応答して、出力信号OPを所定期間特定レベルに固定させる同期用データSDを生成し、送信シフトレジスタ121に出力する。本実施形態では、同期用データSDにおいても、起動用データBDと同様に「0x00」とする。制御回路334は、送信UART部32内の各回路へ制御信号を与えて、送信UART部32全体の動作を統括的に制御する。
【0025】
出力回路123は、送信シフトレジスタ121の出力に応じてHレベル、Lレベルを繰り返す出力信号OPを出力すると共に、メインデータDT、同期用データBD及び起動用データSDの出力が行われていないとき、出力信号OPをHレベルに固定する。
【0026】
受信UART部42は、検出回路441、受信シフトレジスタ222、タイミング同期用カウンタ445及び受信タイミング制御回路446を備える。
【0027】
検出回路441は、データ検出部442、同期用データ検出部443及び起動用データ検出部444を備えて構成される。データ検出部442は、第1サンプリングパルスSP1に応答して出力信号OPをサンプリングし、出力信号OPからメインデータDTを取り出す。同期用データ検出部443は、第2サンプリングパルスSP2に応答して出力信号OPをサンプリングし、出力信号OPから同期用データSDを検出する。起動用データ検出部444は、第3サンプリングパルスSP3に応答して出力信号OPをサンプリングし、出力信号Oから起動用データBDを検出して検出信号FSを出力する。
【0028】
受信シフトレジスタ222は、データ検出部442で取り出された8ビットのメインデータを受信クロックRCKに応答して順次シフトしながら取り込み、取り込んだデータをデータバス23へパラレルに出力する。タイミング同期用カウンタ445は、出力信号OP中に同期用データSDが含まれる期間を第2サンプリングパルスSP2に応答してカウントし、カウント値を受信タイミング制御回路446へ出力する。
【0029】
受信タイミング制御回路446は、第1サンプリングパルス生成部447、第2サンプリングパルス生成部448及び第3サンプリングパルス生成部449を備えて構成され、各サンプリングパルス生成部で生成されるサンプリングパルスを制御回路450から供給される選択信号SSに応じて切り替えて出力する。第1サンプリングパルス生成部447は、受信機器内でシステムクロックとして用いられる第2基準クロックCK2に応じて送信ビットレート0.8msecに対応する第1サンプリングパルスSP1を生成すると共に、タイミング同期用カウンタ445のカウント出力に応じて第1サンプリングパルスSP1の周期を微調整する。第2サンプリングパルス生成部448は、第2基準クロックCK2に応答して第1サンプリングパルスSP1よりも周期の短い第2サンプリングパルスSP2を生成する。第3サンプリングパルス生成部449は、第2基準クロックCK2に応答して第1サンプリングパルスSP1よりも周期の長い第1サンプリングパルスSP1を生成する。
【0030】
制御回路450は、起動用データ検出部444から出力される検出信号FSに応じて選択信号SSを生成すると共に、送信UART部32内の各回路へ制御信号を与えて送信UART部32全体の動作を統括的に制御する。
【0031】
図2は、同期用データ検出部443及びタイミング同期用カウンタ445の構成を示すブロック図である。同期用データ検出部443は、立ち下がり検出部461及び立ち上がり検出部462を備え、タイミング同期用カウンタ445は、カウンタ471及びサンプリングレート制御部472を備える。立ち下がり検出部461は、第2サンプリングパルスSP2に応答して出力信号OPの立ち下がりを検出し、立ち下がり検出信号FDを出力する。立ち上がり検出部462は、第2サンプリングパルスSP2に応答して出力信号OPの立ち上がりを検出し、立ち上がり検出信号FUを出力する。カウンタ471は、スタート端子Tに立ち下がり検出信号FDを受けると共に、ストップ端子Pに立ち上がり検出信号FUを受けるように構成され、立ち下がり検出信号FDが入力されてから立ち上がり検出信号FUが入力されるまでの期間を第2サンプリングパルスSP2に応答してカウントする。サンプリングレート制御部472は、カウンタ471のカウント出力を取り込んで、予め保持している基準値と比較し、比較結果に基づいて第1基準クロックCK1と第2基準クロックCK2との時間的なずれを補正するための制御信号を生成する。即ち、サンプリングレート制御部472では、同期用データSDが出力信号OPに含まれる期間に第2サンプリングパルスSP2が本来立ち上げられるべき回数を基準値として保持しており、この基準値とカウント出力とが一致しないときに第1サンプリングパルスSP1の周期を調整するように第1サンプリングパルス生成部447へ指示を与える。
【0032】
図3乃至図5は、図1及び図2の動作を説明するタイミング図及びフローチャートであり、これらの図を参照して動作説明を行う。
【0033】
先ず、メインデータDTの送信開始が実行されていないタイミングt0においては、送信UART部32で出力信号OPがHレベルに固定されると共に、この出力信号OPが受信UART部42の検出回路441で第3サンプリングパルスSP3にてサンプリングされる(ステップS1r)。この第3サンプリングパルスSP3の周期は、出力信号OPからメインデータDTを取り出すための第1サンプリングパルスSP1よりも十分に長く設定され、本実施形態においては、第1サンプリングパルスSP1の4倍の周期の3.2msecに設定される。
【0034】
タイミングt1においては、送信UART部42の起動用データ生成回路332から起動用データBDが出力され、出力回路123から起動用データBDに対応する出力信号OPの送信が開始される(ステップS1t)。これにより、出力信号OPが所定期間に亘ってLレベルに立ち下げられる。本実施形態においては、起動用データBDとして「0x00」を採用しているため、9ビット分の期間7.2msecで出力信号OPがLレベルに固定される。
【0035】
タイミングt2においては、受信UART部42の検出回路441で出力信号OPの立ち下がりが第3サンプリングパルスSP3によって検出され(ステップS2r)、これを示す検出信号FSが起動用データ検出部444から制御回路450へ出力される。
【0036】
タイミングt3においては、受信UART部42の受信タイミング制御回路446へ選択信号SSが供給され、これに応答してサンプリングパルスが第3サンプリングパルスSP3から第2サンプリングパルスSP2へ切り替えられる(ステップS3r)。この第2サンプリングパルスSP2は、第1サンプリングパルスSP1よりも短い周期を有し、本実施形態においては、図4に示すように、1ビットレートの間に16パルス分立ち上げられるようにサンプリング周期が0.05msecに設定される。ここで、第2サンプリングパルスSP2のサンプリング周期0.05msecは、第2基準クロックCK2を発生するクロック発生器の時間的精度に依存するものである。
【0037】
タイミングt4において、起動用データBDに対応する出力信号OPの送信を開始してから7.2msecが経過すると、出力信号OPがHレベルに立ち上げられる。
【0038】
タイミングt5において、タイミングt4から所定期間経過した後、送信UART部32の同期用データ検出部333から同期用データSDが出力され、出力回路123から同期用データSDに対応する出力信号OPの送信が開始される(ステップS2t)。これにより、出力信号OPが再度所定期間に亘ってLレベルに立ち下げられる。同期用データSDとしては、起動用データBDと同様に、「0x00」を採用しているため、9ビット分の期間(7.2sec)に亘って出力信号OPがLレベルに固定される。ここで、同期データSDに対応する出力信号OPがLレベルを示す期間7.2msecは、第1基準クロックCK1を発生するクロック発生器の時間的精度に依存するものである。
【0039】
一方、受信UART部42では、立ち下がり検出部461で出力信号OPの立ち下がりが検出され(ステップS4r)、これに応答してカウンタ471のリセット及びカウント動作の開始が実行される(ステップ5r)。
【0040】
タイミングt6において、同期用データSDに対応する出力信号OPの送信を開始してから7.2msecが経過すると、出力信号OPがHレベルに立ち上げられる。この出力信号OPの立ち上がりが受信UART部42の立ち上がり検出部462で検出されると(ステップS6r)、これに応答してカウンタ471のカウント動作が停止され(ステップS7r)、カウント出力がサンプリングレート制御部472へ出力される。次いで、サンプリングレート制御部472でカウント出力と基準値とが比較され(ステップS8r)、第1基準クロックCK1と第2基準クロックCK2との時間的精度のずれ量が検出される。即ち、第1基準クロックCK1と第2基準クロックCK2との間に時間的精度のずれがなければ、出力信号OPがLレベルに立ち下げられる7.2msecの期間に第2サンプリングパルスSP2が立ち上げられる回数が144回になるはずである。したがって、この144回に対応する値「143」を基準値としてカウント出力と比較することにより、基準値とカウント出力との相違量から第1基準クロックCK1に対する第2基準クロックCK2の時間的精度のずれ量を把握することができる。そして、把握されたずれ量に応じて第1サンプリングパルスSP1の周期を調整するための制御信号が生成され、第1サンプリングパルス生成部447で第1サンプリングパルスSP1の周期が調整される(ステップS9r)。これにより、送信周期0.8msecと受信周期(第1サンプリングパルスSP1の周期)0.8msecとを一致させることができる。
【0041】
タイミングt7において、送信UART部32からスタートビットTBに対応する出力信号OPが出力され、出力信号OPが再度Lレベルに立ち下げられる。受信UART部42の検出回路443で出力信号OPの立ち下がりが検出されると、これを示す検出信号FSが制御回路450へ出力され、これに応答して第2サンプリングパルスSP2から第1サンプリングパルスSP1へ切り替えられる(ステップS10r)。
【0042】
タイミングt8において、送信UART部32からメインデータDTに対応する出力信号OPの送信が開始される(ステップS3t)。そして、出力信号OPが受信UART部42のデータ検出部442で第1サンプリングパルスSP1にてサンプリングされ、出力信号OPからメインデータDTが取り出される(ステップS11r)。
【0043】
以上のように、送信UART部32において所定期間で出力信号OPを特定レベルに固定し、この期間を受信UART部42において第2サンプリングパルスSP2でカウントしたカウント値を得ることにより、送信UART部32で用いられる第1基準クロックCK1と受信UART部42で用いられる第2基準クロックCK2との時間的精度のずれ量を検出することができる。そして、このずれ量に合わせて第1サンプリングパルスSP1の周期を調整することにより、送信周期と受信周期とを確実に一致させることができる。このため、送信されたデータを正確に受信することができ、データ値の誤検出といった不具合を確実に防止することができる。
【0044】
また、送信UART部32で起動用データSDを生成し、メインデータDTの送信に先立って起動用データSDを送信することで、受信UART部42のサンプリング周期を低く設定しておくことができる。即ち、従来構成の場合は、メインデータDTの送信開始に備えて受信UART部32で周期の短いサンプリングパルスを発生させていたが、これを回避することができ、メインデータDTの送信が停止される期間で受信UART部42が積極的に動作することがなく、消費電力の削減を図ることができる。
【0045】
以上図1乃至図5を参照して本発明の実施形態を説明した。尚、本実施形態においては、送信UART部32の送信ビットレート、受信UART部42のサンプリング周波数等の具体的な数値を列挙しているが、これら数値は、あくまでも一例であり、状況に応じて適宜変更可能なものである。特に、同期用データSD及び起動用データBDについては、その値をそれぞれ「0x00」としているが、これに限定されるものでなく、本発明の主旨を逸脱しない範囲で適宜変更できるものである。
【0046】
また、同期用データBD、起動用データSDを送信シフトレジスタ121に取り込むように構成しているが、これに限られるものではなく、同期用データBD、起動用データSDを直接出力回路123へ出力するように構成しても良い。即ち、同期用データBD、起動用データSDを送信シフトレジスタ121へ出力する場合、出力信号OPをLレベルに固定できる期間が送信シフトレジスタ121のビット数に制限されるため、同期用データBD、起動用データSDを出力回路へ出力することで、8ビット分の「0」を示す「0x00」だけでなく、より多ビットで「0」を示すデータを同期用データBD、または起動用データSDとして採用することができる。
【0047】
また、これら同期用データSD及び起動用データBDは、本実施形態において、同じ値を採用しているが、これについても限定されるものでなく、互いに異なる値に設定しても良い。
【0048】
【発明の効果】
本発明によれば、互いに異なる基準クロックに従って動作する送信機器及び受信機器の間でデジタルデータの送受信を行った場合であっても、送信周期に確実に対応した受信周期で受信することができ、送信されたデータを正確に受信することができる。
【図面の簡単な説明】
【図1】本発明の実施形態の構成を示すブロック図である。
【図2】同期データ用検出部443及びタイミング同期用カウンタ445の構成を示すブロック図である。
【図3】図1及び図2の動作を説明するタイミング図である。
【図4】第2サンプリングパルスSP2の一部を拡大した図である。
【図5】図1及び図2の動作を説明するフローチャートである。
【図6】従来のデータ送受信システムの概略構成を示すブロック図である。
【図7】従来の送信UART部及び受信UART部の構成を示すブロック図である。
【図8】図7の動作を説明するタイミング図である。
【符号の説明】
12、32:送信UART部、13:データバス、121:送信シフトレジスタ、122:送信タイミング制御回路、123:出力回路、22:受信UART部、23:データバス、221、441:検出回路、222:受信シフトレジスタ、223、446:受信タイミング制御回路、332:起動用データ生成回路、333:同期用データ生成回路、334:制御回路、442:データ検出部、443:同期用データ検出部、444:起動用データ検出部、445:タイミング同期用カウンタ、447:第1サンプリングパルス生成部、448:第2サンプリングパルス生成部、449:第3サンプリングパルス生成部、450:制御回路
Claims (6)
- 決められた期間で一定レベルを維持する同期用データと所定ビット数のデジタルデータとを含む入力信号をサンプリングし、前記入力信号から前記デジタルデータを取り出すデータ受信装置において、
第1サンプリングパルスに応答して前記入力信号から前記デジタルデータを検出すると共に、第2サンプリングパルスに応答して前記入力信号から前記同期用データの期間を検出する検出回路と、
前記検出回路で検出された前記同期データの期間を測定し、測定値を前記決められた期間に対応する基準値と比較する測定回路と、
前記測定回路の比較結果に応じて前記第1サンプリングパルスの周期を調整するサンプリングパルス調整回路と、を備え、
前記検出回路は、周期の調整された前記第1サンプリングパルスに応答して前記入力信号から前記デジタルデータを検出することを特徴とするデータ受信装置。 - 請求項1に記載のデータ受信装置において、
前記入力信号が前記デジタルデータの先頭に第1のレベルを示すスタートビットが付与されると共に、前記スタートビットより多ビットで前記第1のレベルとは異なる第2のレベルが連続する起動用データを含み、
前記検出回路は、前記第2サンプリングパルスよりも周期の長い第3サンプリングパルスで前記入力信号をサンプリングして前記起動用データを検出し、
前記サンプリングパルス調整回路は、前記起動用データの検出に応答して前記第3サンプリングパルスから前記第2サンプリングパルスに切り替えることを特徴とするデータ受信装置。 - 所定ビット数のデジタルデータの先頭に第1レベルを示すスタートビットが付されると共に、前記スタートビットより多ビットで前記第1レベルとは異なる第2レベルが連続する起動用データが前記デジタルデータ及び前記スタートビットと共に含まれる入力信号をサンプリングし、前記入力信号から前記デジタルデータを取り出すデータ受信装置において、
前記入力信号を第1周期のサンプリングパルスでサンプリングし、前記入力信号から前記起動用データを検出する検出回路と、
前記起動用データの検出に応答して、前記第1周期のサンプリングパルスから前記第1周期より周期の短い第2周期のサンプリングパルスに切り替えるサンプリングパルス調整回路と、を備え、
前記検出回路は、前記第2周期のサンプリングパルスに従って前記入力信号から前記デジタルデータを取り出すことを特徴とするデータ受信装置。 - 所定ビット数のデジタルデータの重畳された出力信号を送信し、送信周期に応じたサンプリングパルスに応答して前記出力信号から前記デジタルデータを取り出すデータ送受信方法において、
前記デジタルデータの送信に先立ち、決められた期間で前記出力信号を一定レベルに固定させる同期用データを送信するステップと、
前記出力信号をサンプリングし、前記同期用データが前記出力信号に含まれる期間を測定するステップと、
前記測定ステップの測定値を前記決められた期間に対応する基準値と比較し、前記測定値と前記基準値とのずれに応じてサンプリングパルスの周期を調整するステップと、
周期の調整されたサンプリングパルスに従って前記出力信号から前記デジタルデータを取り出すステップと、を備えることを特徴とするデータ送受信方法。 - 請求項4に記載のデータ送受信方法において、
前記出力信号が前記所定ビット数のデジタルデータの先頭に第1レベルを示すスタートビットを付され、
前記スタートビットの送信に先立ち、前記スタートビットより長い期間で前記第1レベルとは異なる第2レベルを示す起動用データを送信するステップと、
第1周期のサンプリングパルスで前記出力信号をサンプリングし、前記出力信号から前記起動用データを検出するステップと、
前記起動用データの検出に応答して、前記第1周期のサンプリングパルスから前記第1周期より周期の短い第2周期のサンプリングパルスに切り替えるステップと、を更に備えることを特徴とするデータ送受信方法。 - 所定ビット数のデジタルデータの先頭に付与されて第1レベルを示すスタートビットが前記デジタルデータと共に含まれる出力信号を送信し、送信周期に応じたサンプリングパルスに応答して前記出力信号から前記デジタルデータを取り出すデータ送受信方法において、
前記スタートビットの送信に先立ち、前記スタートビットより長い期間で前記第1レベルとは異なる第2レベルを示す起動用データを送信するステップと、
第1周期のサンプリングパルスに応答して前記出力信号から前記起動用データを検出するステップと、
前記起動用データの検出に応答して、前記第1周期のサンプリングパルスから前記第1周期より周期の短い第2周期のサンプリングパルスに切り替えるステップと、
前記第2周期のサンプリングパルスに従って前記出力信号から前記デジタルデータを取り出すステップと、を備えることを特徴とするデータ送受信方法。
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