JP2008124714A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】例えば、入力データ信号DINとクロック信号CLKを受けて再生データ信号DATAおよび位相比較信号EARLY,LATEを出力するクロック・データ判定回路CD_JGEと、EARLY,LATEに基づいて位相を修正したCLKを発生するクロック信号発生回路CLK_GENを設ける。CD_JGEは、CLKに同期して複数のしきい値を判定基準としてDINをラッチし、このラッチ結果を処理することで再生データ信号および位相比較信号の組合せからなる候補を2種類生成する。更に、セレクタ回路SELによって、この2種類の候補のいずれかを、前サイクルの再生データ信号DATAの符号に基づいて選択する。
【選択図】図1
Description
図1は、本発明の実施の形態1による半導体集積回路装置において、その構成の一例を示すブロック図である。本実施の形態1の半導体集積回路装置は、クロック・データ再生回路CDRを含んだものとなっている。CDRは、クロック・データ判定回路CD_JGEと、クロック信号発生回路CLK_GENによって構成される。CD_JGEは、複数のしきい値設定回路VTSET1〜VTSETn(n≧2)と、論理回路LOGと、セレクタ回路SELと、1サイクル遅延回路DLY1によって構成される。CD_JGEは、入力データ信号DINをクロック信号CLKのタイミングで符号判定し、再生データ信号DATAを出力すると共に、DINの位相に対してCLKの位相が適切かを比較判定し、その結果となる位相比較信号EARLY,LATEをCLK_GENに向けて出力する。CLK_GENは、EARLY,LATEに基づいて、位相を修正したCLKを出力する。このCLKは、LOGに入力されると共に、再生クロック信号としても用いられる。
本実施の形態2では、図1に示した半導体集積回路装置における、図2とは異なる詳細な構成例を説明する。前述した図2では、各データサイクルにおいてクロック信号CLK_0の立ち上がりタイミングを用いて符号判定等を行うフルレートと呼ばれる構成を示した。本実施の形態2の半導体集積回路装置は、これとは異なりハーフレートと呼ばれる構成を用いていることが主要な特徴となっている。ハーフレート構成では、クロック信号の周波数を半分に落とし、立ち上がり及び立ち下がりの両タイミングを用いて符号判定等を行う。
本実施の形態3では、図1に示した半導体集積回路装置における、図2とは異なる詳細な構成例を説明する。本実施の形態3の半導体集積回路装置は、前データサイクルの符号判定結果に加えて、着目データサイクルと後データサイクルでのラッチ結果を用いて着目データサイクルの符号判定結果および位相比較結果を生成することが主要な特徴となっている。
本実施の形態4では、図1に示した半導体集積回路装置における、図2とは異なる詳細な構成例を説明する。本実施の形態4の半導体集積回路装置は、実施の形態1等で示したようなアイトラック方式ではなく、エッジ合わせ方式で位相比較を行うことが主要な特徴となっている。位相比較の動作性能としては、アイトラック方式の方がエッジ合わせ方式よりも優れていると考えられるが、エッジ合わせ方式では、1相のクロック信号でも実現できるため、面積効率はアイトラック方式よりも優れていると考えられる。
本実施の形態5では、実施の形態4における図9の構成を変形した構成例について説明する。本実施の形態5の半導体集積回路装置は、図9の構成に加えて、特定の符号列が入力された場合にのみ位相比較を行うような機能を加えたことが主要な特徴となっている。
CD_JGE クロック・データ判定回路
LOG 論理回路
VTSET しきい値設定回路
SEL セレクタ回路
DLY 1サイクル遅延回路
CLK_GEN クロック信号発生回路
CMP 比較回路
EOR EXOR回路
SEL_LOG セレクタ論理回路
JGE 判定処理回路
AND AND回路
SBL_JGE 符号列判定回路
LSI_tx 送信回路
LSI_rx 受信回路
EQ 送信側等化器
PLL 発振回路
DRV ドライバ回路
Ptx 出力ピン
Prx 入力ピン
MS 伝送線路
AMP アンプ回路
MB バックプレーンメインボード
CS 筐体
CN コネクタ
CRD ドータカード
M_JGE 多数決判定回路
PH_SEL 位相選択回路
CK_SEL クロック信号選択回路
CK_DLY クロック遅延回路
DR データ再生回路
CR クロック再生回路
IND_SEL バス信号選択回路
Claims (15)
- 第1位相比較信号が入力され、前記第1位相比較信号に基づいて位相を修正したクロック信号を発生するクロック信号発生回路と、
入力データ信号と前記クロック信号とを位相比較することで、前記入力データ信号の位相に対して前記クロック信号の位相が適切か否かを表す前記第1位相比較信号を出力し、前記入力データ信号を前記クロック信号でラッチすることで、第1再生データ信号を出力する第1回路とを具備してなり、
前記第1回路は、
前記入力データ信号を、前記クロック信号によりそれぞれ異なる複数のしきい値を論理判定基準としてラッチし、このラッチ結果を処理することで第2再生データ信号および第2位相比較信号からなる第1候補と、第3再生データ信号および第3位相比較信号からなる第2候補とを出力する第2回路と、
前記第2回路の出力を受けて、前記第1候補か前記第2候補かを選択し、この選択した候補を前記第1再生データ信号および前記第1位相比較信号として出力する第3回路とを備え、
前記第3回路は、着目データサイクルにおける前記第1候補か前記第2候補かの選択を、1つ前のデータサイクルにおける前記第1再生データ信号の符号に基づいて行うことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第2回路は、前記着目データサイクルに対応する前記複数のしきい値でのラッチ結果を処理することで、前記着目データサイクルに対応した前記第1候補および前記第2候補を出力することを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第2回路は、前記着目データサイクルに対応する前記複数のしきい値でのラッチ結果と、1つ後のデータサイクルに対応する前記複数のしきい値でのラッチ結果を処理することで、前記着目データサイクルに対応した前記第1候補および前記第2候補を出力することを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第2回路は、各データサイクル毎に、前記入力データ信号を前記クロック信号が備えている複数のタイミングでラッチし、このラッチ結果の比較によって前記第2位相比較信号および前記第3位相比較信号を生成し、
前記クロック信号発生回路は、前記第2位相比較信号および前記第3位相比較信号の一方となる前記第1位相比較信号を参照し、前記第2回路での複数のタイミングでのラッチ結果が全て同じになるように前記クロック信号の位相を修正することを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第2回路は、各データサイクル毎に、前記入力データ信号を前記クロック信号が備えている複数のタイミングでラッチし、このラッチ結果の比較によって前記第2位相比較信号および前記第3位相比較信号を生成し、
前記クロック信号発生回路は、前記第2位相比較信号および前記第3位相比較信号の一方となる前記第1位相比較信号を参照し、前記クロック信号が備えている複数のタイミングのいずれか1つが、前記入力データ信号のエッジのタイミングと一致するように前記クロック信号の位相を修正することを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第2回路は、
前記入力データ信号に対してオフセット電圧を加えて出力する第1しきい値設定回路と、
前記入力データ信号に対して前記第1しきい値設定回路とは異なる大きさのオフセット電圧を加えて出力する第2しきい値設定回路と、
前記第1しきい値設定回路の出力を前記クロック信号でラッチする第1ラッチ回路と、
前記第2しきい値設定回路の出力を前記クロック信号でラッチする第2ラッチ回路とを含んでいることを特徴とする半導体集積回路装置。 - 第1位相比較信号が入力され、前記第1位相比較信号に基づいて位相を修正したクロック信号を発生するクロック信号発生回路と、
入力データ信号に対して第1オフセット電圧を加えて出力する第1しきい値設定回路と、
前記入力データ信号に対して第2オフセット電圧を加えて出力する第2しきい値設定回路と、
前記第1しきい値設定回路の出力を前記クロック信号が備えている複数のタイミングでそれぞれラッチする複数の第1ラッチ回路と、
前記第2しきい値設定回路の出力を前記クロック信号が備えている複数のタイミングでそれぞれラッチする複数の第2ラッチ回路と、
前記複数の第1ラッチ回路の出力に対して論理レベルの一致または不一致を判定し、その判定結果となる第2位相比較信号を出力する第1比較回路と、
前記複数の第2ラッチ回路の出力に対して論理レベルの一致または不一致を判定し、その判定結果となる第3位相比較信号を出力する第2比較回路と、
前記第2位相比較信号および前記複数の第1ラッチ回路のいずれかの出力となる第2再生データ信号が第1候補として入力され、前記第3位相比較信号および前記複数の第2ラッチ回路のいずれかの出力となる第3再生データ信号が第2候補として入力され、前記第1候補および前記第2候補のいずれかを選択し、この選択した候補を第1再生データ信号および前記第1位相比較信号として出力するセレクタ回路とを具備してなり、
前記セレクタ回路は、前記第1再生データ信号を1データサイクル遅延させた第1信号に基づいて選択動作を行い、前記第1信号が一方の論理レベルの場合は前記第1候補を選択し、前記第1信号が他方の論理レベルの場合は前記第2候補を選択することを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置において、
前記第1〜前記第3位相比較信号のそれぞれは、前記入力データ信号を基準とする前記クロック信号の適切な位相が第1時間軸方向にずれていることを示すEARLY信号と、前記第1時間軸方向の逆となる第2時間軸方向にずれていることを示すLATE信号とを含んでいることを特徴とする半導体集積回路装置。 - 請求項8記載の半導体集積回路装置において、
前記クロック信号は、0度の位相に該当する第1タイミングと、+N(N>0)度の位相に該当する第2タイミングと、−N(N>0)度の位相に該当する第3タイミングとを含み、
前記複数の第1ラッチ回路は、前記第1タイミングでラッチを行う第3ラッチ回路と、前記第2タイミングでラッチを行う第4ラッチ回路と、前記第3タイミングでラッチを行う第5ラッチ回路とを含み、
前記第1比較回路は、前記第3ラッチ回路の出力と前記第4ラッチ回路の出力とを論理比較し、不一致の場合に前記第2位相比較信号の一部となる前記LATE信号を活性化する第1EXOR回路と、前記第3ラッチ回路の出力と前記第5ラッチ回路の出力とを論理比較し、不一致の場合に前記第2位相比較信号の一部となる前記EARLY信号を活性化する第2EXOR回路とを含み、
前記複数の第2ラッチ回路は、前記第1タイミングでラッチを行う第6ラッチ回路と、前記第2タイミングでラッチを行う第7ラッチ回路と、前記第3タイミングでラッチを行う第8ラッチ回路とを含み、
前記第2比較回路は、前記第6ラッチ回路の出力と前記第7ラッチ回路の出力とを論理比較し、不一致の場合に前記第3位相比較信号の一部となる前記LATE信号を活性化する第3EXOR回路と、前記第6ラッチ回路の出力と前記第8ラッチ回路の出力とを論理比較し、不一致の場合に前記第3位相比較信号の一部となる前記EARLY信号を活性化する第4EXOR回路とを含み、
前記クロック信号発生回路は、前記第1位相比較信号に含まれる前記EARLY信号および前記LATE信号のいずれも不活性となるように前記クロック信号の位相を修正することを特徴とする半導体集積回路装置。 - 請求項8記載の半導体集積回路装置において、
前記クロック信号は、0度の位相に該当する第1タイミングと、180度の位相に該当する第2タイミングとを含み、
前記複数の第1ラッチ回路は、前記第1タイミングでラッチを行う第3ラッチ回路と、前記第2タイミングでラッチを行う第4ラッチ回路とを含み、
前記第1比較回路は、前記第3ラッチ回路の出力と前記第4ラッチ回路の出力とを論理比較し、不一致の場合に前記第2位相比較信号の一部となる前記LATE信号を活性化する第1EXOR回路と、前記第3ラッチ回路の出力を1データサイクル遅延させた信号と前記第4ラッチ回路の出力とを論理比較し、不一致の場合に前記第2位相比較信号の一部となる前記EARLY信号を活性化する第2EXOR回路とを含み、
前記複数の第2ラッチ回路は、前記第1タイミングでラッチを行う第5ラッチ回路と、前記第2タイミングでラッチを行う第6ラッチ回路とを含み、
前記第2比較回路は、前記第5ラッチ回路の出力と前記第6ラッチ回路の出力とを論理比較し、不一致の場合に前記第3位相比較信号の一部となる前記LATE信号を活性化する第3EXOR回路と、前記第5ラッチ回路の出力を1データサイクル遅延させた信号と前記第6ラッチ回路の出力とを論理比較し、不一致の場合に前記第3位相比較信号の一部となる前記EARLY信号を活性化する第4EXOR回路とを含み、
前記クロック信号発生回路は、前記第1位相比較信号に含まれる前記EARLY信号および前記LATE信号に基づいて、前記第2タイミングを前記入力データ信号のエッジに合わせ込むように前記クロック信号の位相を修正することを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置において、
前記複数の第1ラッチ回路では、前記第1しきい値設定回路により、前記入力データ信号における振幅の中間レベルよりも高いレベルとなる第1しきい値を判定基準としてラッチが行われ、
前記複数の第2ラッチ回路では、前記第2しきい値設定回路により、前記入力データ信号における振幅の中間レベルよりも低いレベルとなる第2しきい値を判定基準としてラッチが行われることを特徴とする半導体集積回路装置。 - 請求項11記載の半導体集積回路装置において、
前記入力データ信号の波形は、バイポーラNRZアイパタンとなり、
前記第2再生データ信号を出力する前記第1ラッチ回路でのラッチタイミングと前記第3再生データ信号を出力する前記第2ラッチ回路でのラッチタイミングは、前記第1しきい値および前記第2しきい値の設定に伴い、前記バイポーラNRZアイパタンの振幅の中間レベルで各波形軌道がクロスするポイントでのタイミングよりも90度程度位相がずれたタイミングに設定されることを特徴とする半導体集積回路装置。 - 第1位相比較信号が入力され、前記第1位相比較信号に基づいて位相を修正したクロック信号を発生するクロック信号発生回路と、
入力データ信号に対して第1オフセット電圧を加えて出力する第1しきい値設定回路と、
前記入力データ信号に対して第2オフセット電圧を加えて出力する第2しきい値設定回路と、
前記第1しきい値設定回路の出力を前記クロック信号が備えている複数のタイミングでそれぞれラッチする複数の第1ラッチ回路と、
前記第2しきい値設定回路の出力を前記クロック信号が備えている複数のタイミングでそれぞれラッチする複数の第2ラッチ回路と、
前記第1ラッチ回路の出力を1データサイクル遅延させる第1遅延回路と、
前記第2ラッチ回路の出力を1データサイクル遅延させる第2遅延回路と、
前記第1および前記第2ラッチ回路の出力と、前記第1および前記第2遅延回路の出力とを受けて論理レベルの比較を行い、第2再生データ信号および第2位相比較信号からなる第1候補と、第3再生データ信号および第3位相比較信号からなる第2候補とを出力する第4回路と、
前記第1候補および前記第2候補のいずれかを選択し、この選択した信号を第1再生データ信号および前記第1位相比較信号として出力するセレクタ回路とを具備してなり、
前記セレクタ回路は、前記第1再生データ信号を1データサイクル遅延させた第1信号に基づいて選択動作を行い、前記第1信号が一方の論理レベルの場合は、前記第1候補を選択し、前記第1信号が他方の論理レベルの場合は、前記第2候補を選択することを特徴とする半導体集積回路装置。 - 請求項13記載の半導体集積回路装置において、
前記複数の第1ラッチ回路では、前記第1しきい値設定回路により、前記入力データ信号における振幅の中間レベルよりも高いレベルとなる第1しきい値を判定基準としてラッチが行われ、
前記複数の第2ラッチ回路では、前記第2しきい値設定回路により、前記入力データ信号における振幅の中間レベルよりも低いレベルとなる第2しきい値を判定基準としてラッチが行われることを特徴とする半導体集積回路装置。 - 請求項14記載の半導体集積回路装置において、さらに、
前記入力データ信号に対して第3オフセット電圧を加えて出力する第3しきい値設定回路と、
前記第3しきい値設定回路の出力を前記クロック信号が備えている複数のタイミングの1つを用いてラッチする第3ラッチ回路とを具備してなり、
前記第4回路は、前記第1および前記第2ラッチ回路の出力と前記第1および前記第2遅延回路の出力に加えて、前記第3ラッチ回路の出力を受けて論理レベルの比較を行うことで前記第1候補および前記第2候補を出力し、
前記第3ラッチ回路では、前記第3しきい値設定回路により、前記入力データ信号における振幅の中間レベルとなる第3しきい値を判定基準としてラッチが行われることを特徴とする半導体集積回路装置。
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