JP2011017650A - 検査装置及び検査方法 - Google Patents
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Abstract
【課題】小規模で低コストであり、より高速な半導体集積回路の検査をより高精度に行うことが可能な検査装置及び検査方法を提供する。
【解決手段】クロック信号CLK及びデータ信号DATA_OUTを半導体集積回路(ASIC2)に取り込ませてフィードバック信号FB_OUTとして出力させて検査を行う検査装置1は、データ信号DATA_OUTを、所定の遅延量だけ遅延させてASIC2に出力する遅延処理部8と、フィードバック信号FB_OUTに基づいて、遅延処理部8における遅延量を設定するとともに、フィードバック信号FB_OUTが所定の条件を満たすときの遅延量を取得する遅延制御部9と、遅延制御部9により取得された遅延量に基づいて、ASIC2のセットアップタイム及びホールドタイムを算出するセットアップタイム・ホールドタイム算出部10と、を有する。
【選択図】図1
【解決手段】クロック信号CLK及びデータ信号DATA_OUTを半導体集積回路(ASIC2)に取り込ませてフィードバック信号FB_OUTとして出力させて検査を行う検査装置1は、データ信号DATA_OUTを、所定の遅延量だけ遅延させてASIC2に出力する遅延処理部8と、フィードバック信号FB_OUTに基づいて、遅延処理部8における遅延量を設定するとともに、フィードバック信号FB_OUTが所定の条件を満たすときの遅延量を取得する遅延制御部9と、遅延制御部9により取得された遅延量に基づいて、ASIC2のセットアップタイム及びホールドタイムを算出するセットアップタイム・ホールドタイム算出部10と、を有する。
【選択図】図1
Description
本発明は、半導体集積回路の検査装置及び検査方法に関する。
従来、半導体集積回路の検査は、LSIテスタ等の検査装置を用いて電気的に行われる。このLSIテスタは、タイミング発生器を有するとともに、記憶部(パターンメモリ)内に、予めデータ列のパターン情報(検査ビット列)が記憶されている。そして、このタイミング発生器によって各チャネルに対応する所望の周期、遅延量、及び、パルス幅を持つ信号を生成し、この信号によりパターンメモリから所望の検査ビット列を読み出して、検査対象の半導体集積回路に送出する。その結果、この半導体集積回路から出力される信号(検査応答ビット列)を、予め記憶部に記憶された期待値と比較して良・不良の判定を行うなど、複雑な制御で半導体集積回路の検査を行っている。
また、近年の半導体集積回路の高性能化、高密度化により、半導体集積回路の集積度が増大しているが、従来の複雑なシステム構成のLSIテスタでは、このような大規模な半導体集積回路の検査のために、検査ビット列や期待値などの記憶容量を大きくせざるを得ず、検査装置の大規模化や高コスト化を招いていた。また、検査工程の増大により検査時間も増大し、特に高速化への対応が困難であった。そのため、システム構成の複雑さを軽減する検査装置が提案されている(例えば、特許文献1参照)。この特許文献1に記載の検査装置は、タイミング発生器からのクロック信号の周期をもとに遅延量を求め、この遅延量に応じたデータ列を発生するよう構成されている。
しかしながら、特許文献1のデータ発生装置においても、パターンメモリなどの記憶領域や制御システムが必要であり、検査装置の小規模化や低コスト化の大きな向上が図れず、特にASIC(Application Specific Integrated Circuit)のような高速な半導体集積回路には対応しきれなという課題があった。
本発明はこのような課題に鑑みてなされたものであり、小規模で低コストであり、より高速な半導体集積回路の検査をより高精度に行うことが可能な半導体集積回路の検査装置及び検査方法を提供することを目的とする。
前記課題を解決するために、本発明に係る検査装置は、クロック信号及び当該クロック信号に同期したデータ信号を半導体集積回路に入力させ、この半導体集積回路において、クロック信号に基づいて取り込まれたデータ信号をフィードバック信号として出力させ、当該フィードバック信号に基づいて半導体集積回路の検査を行う検査装置であって、データ信号を、所定の遅延量だけ遅延させて半導体集積回路に出力する遅延処理部と、フィードバック信号に基づいて、遅延処理部における所定の遅延量を設定するとともに、フィードバック信号が所定の条件を満たすときの遅延量を取得する遅延制御部と、遅延制御部により取得された遅延量に基づいて、半導体集積回路のセットアップタイム及びホールドタイムを算出するセットアップタイム・ホールドタイム算出部と、を有する。
このような検査装置において、遅延制御部は、半導体集積回路によりデータ信号の立ち上がりが取り込まれたときの遅延量、および、データ信号の立ち下がりが取り込まれたときの遅延量を取得し、セットアップタイム・ホールドタイム算出部は、これらの遅延量に基づいて算出された半導体集積回路におけるデータ信号の立ち上がり側及び立ち下がり側の安定期間から、セットアップタイム及びホールドタイムを算出するように構成することが好ましい。
このとき、セットアップタイム・ホールドタイム算出部は、データ信号の立ち上がりが取り込まれたときの遅延量をdelay_startとし、データ信号の立ち下がりが取り込まれたときの遅延量をdelay_endとし、データ信号のデータ幅をTdatawとし、半導体集積回路におけるデータ信号の立ち上がり側の安定期間をTsu、データ信号の立ち下がり側の安定期間をTshとしたとき、セットアップタイム及びホールドタイムを、次式
基準データ取込位置 = (delay_end−delay_start)/2
+delay_start
Tsu = 基準データ取込位置−delay_start
Tsh = delay_end−基準データ取込位置
セットアップタイム = Tdataw/2−Tsu
ホールドタイム = Tdataw/2−Tsh
により算出するように構成することが好ましい。
基準データ取込位置 = (delay_end−delay_start)/2
+delay_start
Tsu = 基準データ取込位置−delay_start
Tsh = delay_end−基準データ取込位置
セットアップタイム = Tdataw/2−Tsu
ホールドタイム = Tdataw/2−Tsh
により算出するように構成することが好ましい。
また、本発明に係る検査方法は、クロック信号及び当該クロック信号に同期したデータ信号を半導体集積回路に入力させ、この半導体集積回路において、クロック信号に基づいて取り込まれたデータ信号をフィードバック信号として出力させ、当該フィードバック信号に基づいて半導体集積回路の検査を行う検査方法であって、データ信号を所定の遅延量ずつ遅延させて、フィードバック信号が所定の条件を満たすときの遅延量を取得するステップと、取得された遅延量に基づいて、半導体集積回路のセットアップタイム及びホールドタイムを算出するステップと、を有する。
このような検査方法において、遅延量を取得するステップは、半導体集積回路によりデータ信号の立ち上がりが取り込まれたときの遅延量、および、データ信号の立ち下がりが取り込まれたときの遅延量を取得し、セットアップタイム及びホールドタイムを算出するステップは、これらの遅延量に基づいて算出された半導体集積回路におけるデータ信号の立ち上がり側及び立ち下がり側の安定期間から、セットアップタイム及びホールドタイムを算出するように構成されることが好ましい。
このとき、セットアップタイム及びホールドタイムを算出するステップは、データ信号の立ち上がりが取り込まれたときの遅延量をdelay_startとし、データ信号の立ち下がりが取り込まれたときの遅延量をdelay_endとし、データ信号のデータ幅をTdatawとし、半導体集積回路におけるデータ信号の立ち上がり側の安定期間をTsu、データ信号の立ち下がり側の安定期間をTshとしたとき、セットアップタイム及びホールドタイムを、次式
基準データ取込位置 = (delay_end−delay_start)/2
+delay_start
Tsu = 基準データ取込位置−delay_start
Tsh = delay_end−基準データ取込位置
セットアップタイム = Tdataw/2−Tsu
ホールドタイム = Tdataw/2−Tsh
により算出するように構成されることが好ましい。
基準データ取込位置 = (delay_end−delay_start)/2
+delay_start
Tsu = 基準データ取込位置−delay_start
Tsh = delay_end−基準データ取込位置
セットアップタイム = Tdataw/2−Tsu
ホールドタイム = Tdataw/2−Tsh
により算出するように構成されることが好ましい。
本発明に係る検査装置及び検査方法を以上のように構成すると、小規模で低コストな検査装置及び検査方法が提供でき、より高速な半導体集積回路の検査をより高精度に行うことができる。
以下、本発明の好ましい実施形態について図面を参照して説明する。まず、図1を用いて本実施の形態に係る半導体集積回路の検査装置を、半導体集積回路の一例であるASICの検査に適用した場合について説明する。この図1は、ASIC検査装置1の信号処理回路3から信号線22,23を介して検査対象ASIC2にテスト用のクロック信号CLK_0及びデータ信号DATA_OUT/nを出力し、ASIC2内でこのデータ信号DATA_OUT/nをラッチさせ、ラッチ後のデータ信号をフィードバック信号FB_OUT/nとしてASIC2から出力させて、信号線24を介してASIC検査装置1に供給するように構成した場合を示している。なお、ASIC2は、データ信号が入力されるチャネルを複数有し、それぞれのチャネルに信号線23が接続されるが、この図1においては、1つの信号線23だけを示し、その本数(又は、入力チャネルの番号)を「n」として表すこととする。同様に、フィードバック信号もデータ信号が入力されるチャネルの数に対応して出力されるが、ここでは1つの信号線24だけを示している。
ASIC検査装置1の信号処理回路3は、ASIC2でラッチされたデータ信号(フィードバック信号FB_OUT/n)を基に、当該ASIC2のセットアップタイム特性及びホールドタイム特性を測定し、これらの特性に基づいてASIC2の性能の合否判定を行う回路である。この信号処理回路3は、ASIC2との間のデータの送受信を行うデータ転送部4と、クロック信号CLK及びデータ信号DATA/nを発信する信号発信部5と、各種演算結果などを記憶する記憶部6と、を有している。さらに、データ転送部4は、信号発信部5から出力されたデータ信号DATA/nをクロック信号CLKに同期させて出力する出力部7と、この出力部7から出力されたデータ信号DATA/nを所定の時間だけ遅延させて遅延されたデータ信号DATA_OUT/nとして出力する遅延処理部8と、ASIC2からのフィードバック信号FB_OUT/nに基づいて遅延処理部8を制御するために遅延量を設定する遅延制御部9と、この遅延制御部9で設定された遅延量に基づいてASIC2のセットアップタイム及びホールドタイムを算出するセットアップタイム・ホールドタイム算出部10と、を有している。なお、信号発信部5から出力されたクロック信号CLKは、信号線14を介してデータ転送部4の出力部7及び遅延制御部9に入力され、また、信号線22に、ASIC2に供給するためのクロック信号CLK_0として出力される。また、データ信号DATA/nは信号線15を介してデータ転送部4の出力部7及び遅延制御部9に入力される。また、この信号処理回路3において、記憶部6、遅延処理部8及びセットアップタイム・ホールドタイム算出部10はそれぞれ遅延制御部9と接続されている。
一方、検査対象ASIC2は、信号線22から入力されるクロック信号CLK_0を基に、信号線23から入力されるデータ信号DATA_OUT/nをラッチする入力系フリップフロップ回路(以下、「入力系FF部」と呼ぶ)31と、この入力系FF部31でラッチされたデータ信号をフィードバック信号FB_OUT/nとして信号線24に出力する出力部32と、を有している。なお、入力系FF部31及び出力部32も、データ信号DATA_OUT/nが入力されるチャネルの数だけ設けられているが、図1では、1つだけ示している。また、この図1においては、データ信号の流れを実線で示し、制御信号の流れを破線で示している。
ここで、データ転送部4(出力部7,遅延処理部8、遅延制御部9及びセットアップタイム・ホールドタイム算出部10)は、図示はしないが、n個のデータ信号DATA/nの各々に対して1組ずつ配置されている。各々のデータ転送部4において、出力部7及び遅延処理部8は、信号線16を介して直列に接続されており、それぞれの遅延処理部8はデータ信号線23のいずれかと接続されている。同様に、出力部32と遅延制御部9とは、いずれかの信号線24を介して接続されている。さらに、遅延制御部9と各々の遅延処理部8とは信号線20で接続され、遅延制御部9とセットアップタイム・ホールドタイム算出部10とは信号線21で接続されている。なお、各々のデータ転送部4の構成は、共通するため、以降の説明では、1つのデータ転送部4について説明する。
遅延処理部8は、信号線23から出力されるデータ信号DATA_OUT/nの、クロック信号CLK(CLK_0)に対する遅延量を制御する回路である。図2に示すように、この遅延処理部8は、複数段直列に接続された複数の遅延素子(インバータ等)12と、各々の遅延素子12の出力に接続された複数のパス13と、これらのパス13のいずれかを選択するセレクタ11と、を有している。遅延素子12の最初の段(図2における遅延1)の入力端には、出力部7からの信号線16が接続され、この信号線16を介してデータ信号DATA/nが遅延処理部8に入力される。また、この遅延処理部8は、遅延制御部9から信号線20を介して送信される遅延切換信号1〜mに応じて、セレクタ11により、遅延切換信号1〜mに対応するパス13が選択され、選択されたパス13を通過する信号DATA_OUT/nがこのセレクタ11に接続された信号線23に出力されるように構成されている。この図2の構成から明らかなように、遅延処理部7において信号線16を介して入力されたデータ信号DATA/nが遅延される量は、遅延素子12の数により決定されるため、遅延切換信号1〜mは、実際には遅延素子12の段数として表される。
なお、1つの遅延素子12の遅延時間はデータ転送周期の1/10程度以下(データ転送周期が1GHzの場合、1つの遅延素子12の遅延時間は100ピコ秒以下)とすることが好ましい。また、遅延素子12の個数は遅延素子12全体でデータ転送周期の少なくとも1.5倍(データ転送周期が1GHzで遅延素子12の遅延時間が100ピコ秒の場合15個)とすることが好ましく、データ転送周期の数倍とすればマージン(余裕)が確保される。このように、遅延処理部8により、出力部7から出力されるデータ信号DATA/nを、クロック信号CLK(CLK_0)に対して所望の遅延量だけ遅延させることができる。
遅延制御部9は、遅延処理部8を制御するプロセッサである。この遅延制御部9は、ASIC2の出力部32から信号線24を介して入力されるフィードバック信号FB_OUT/nに基づいて、遅延処理部8に遅延量(遅延段数)を設定するものであり、また、フィードバック信号FB_OUT/nが所定の条件(例えば、遅延時間を変化させたときの取り込んだデータがテストパターンと同じとなる条件)を満たすときの遅延量を取得し、この遅延量により、後述する基準データ取込位置を算出する。さらに、セットアップタイム・ホールドアップタイム算出部10は、遅延制御部9から信号線21を介して入力される基準データ取込位置等に基づいて、検査対象ASIC2のセットアップタイム及びホールドタイムを算出し、当該検査対象ASIC2の性能の合否を判定する。なお、記憶部6は、レジスタなどの記憶媒体で構成される。この記憶部6には、遅延制御部9によって設定される遅延処理部8の遅延量(遅延段数)や基準データ取込位置、及び、セットアップタイム・ホールドタイム算出部10によって算出されるセットアップタイムやホールドタイム、その他のデータが記憶される。
検査対象ASIC2の入力系FF部31は、クロック信号線22から入力されるクロック信号CLK_0の立ち上がり又は立ち下がり又は立ち下がり及び立ち上がりの両方のタイミングに同期して、データ信号線23から入力されるデータ信号DATA_OUT/nを取り込む。具体的には、クロック信号CLK_0の立ち上がり若しくは立ち下がり又は立ち下がり及び立ち上がりの両方の時に入力されているデータ信号DATA_OUT/nの値(「1」又は「0」)を保持して出力するものである。なお、入力系FF部31から出力される値は信号線33を介して出力部32に入力され、この出力部32から上述の信号線24を介してフィードバック信号FB_OUT/nとして遅延制御部9に出力される。
それでは、以上のような構成のASIC検査装置1によるASIC2の検査方法について図3〜図5を用いて説明する。図3に示すように、データ転送部4では、まず遅延制御部9により遅延処理部8の遅延量を変化させてデータ信号DATA_OUT/nの立ち上がり及び立ち下がり時のデータ取込位置(delay_start、delay_end)を検出し、これらのデータ取込位置から基準データ取込位置を算出する(ステップS100)。この処理について、図4を用いて詳細に説明する。
図4に示す基準データ取込位置算出処理S100では、信号発信部5から発信されるクロック信号CLK及びデータ信号DATA/nと検査対象ASIC2から出力されるフィードバック信号FB_OUT/nとを用いて、遅延制御部9が遅延処理部8での遅延量を変化させる。この場合のデータ信号DATA/n及びフィードバック信号FB_OUT/nは、クロック信号CLK(CLK_0)と同期して「0」又は「1」の値を取る2値のデータ列で構成される。
最初に、遅延制御部9は、遅延処理部8の遅延量を初期化する(例えば、遅延段数を0にする)とともに、信号発信部5にテスト用のデータ信号DATA/nの出力開始を指示する(ステップS101)。これにより、遅延処理部8から、クロック信号CLK_0に同期したデータ信号DATA_OUT/nが、信号線23に出力される。そして、信号線23に出力されたデータ信号DATA_OUT/nは、検査対象ASIC2の入力系FF部31に取り込まれ、前述のようにクロック信号CLK_0を用いてラッチされた後、このラッチデータが出力部32からフィードバック信号(FB_OUT/n)として出力される。そして、このフィードバック信号FB_OUT/nは、信号線24を介してASIC検査装置1の遅延制御部9に入力される。
次に、遅延制御部9は、クロック信号CLKの立ち上がりにおいて、この遅延制御部9に入力されたフィードバック信号FB_OUT/nが「0」であるか否かを判定する(ステップS102)。そして、遅延制御部9は、フィードバック信号FB_OUT/nが「0」でない場合には、遅延量(遅延段数)を1増加させ、その遅延量を遅延切換信号mとして遅延処理部8に出力して遅延素子12の段数を1増加させる(ステップS103)。これにより、信号線23から出力されるデータ信号DATA_OUT/nの位相を、1段分の遅延素子12による遅延量だけ遅らせることができる。その後に遅延制御部9は、ステップS102に戻って上述の動作を繰り返す。なお、ステップS102のNO側からステップS103までのループは、データ信号DATA_OUT/nにおける信号波形の立ち上がり位置を探索するために、ASIC2の入力系FF部31におけるデータ信号DATA_OUT/nの取込位置を「0」値のところまで一旦シフトさせる動作に相当する。
一方、遅延制御部9は、ステップS102において、フィードバック信号FB_OUT/nが「0」であると判定した場合には、クロック信号CLKの立ち上がりにおいて、この遅延制御部9に入力されたフィードバック信号FB_OUT/nが「1」であるか否かを判定する(ステップS104)。遅延制御部9は、フィードバック信号が「1」でない場合には、遅延量(遅延段数)を1増加させ、その遅延量を遅延切換信号mとして遅延処理部8に出力して遅延素子12の段数を1増加させる(ステップS105)。これにより、信号線23から出力されるデータ信号DATA_OUT/nの位相を遅らせることができる。その後に遅延制御部9は、ステップS104に戻って上述の動作を繰り返す。なお、ステップS104のN0側からステップS105までのループは、データ信号DATA_OUT/nにおける信号波形の立ち上がり位置まで、入力系FF部31におけるデータ信号DATA_OUT/nの取込位置をシフトさせる動作に相当する。
そして、遅延制御部9は、ステップS104において、フィードバック信号が「1」であると判定した場合には、現在の遅延量を「delay_start」として記憶部6に一時的に記憶させる(ステップS106)。なお、このステップS106で記憶された遅延量「delay_start」は、データ信号DATA_OUT/nでの信号波形の立ち上がり位置に対応する。
さらに、遅延制御部9は、クロック信号の立ち上がりにおいて、ASIC2でラッチされてこの遅延制御部9に入力されたフィードバック信号FB_OUT/nが「0」であるか否かを判定する(ステップS107)。遅延制御部9は、フィードバック信号が「0」でない場合には、遅延量(遅延段数)を1増加させ、その遅延量を遅延切換信号mとして遅延処理部7に出力して遅延素子12の段数を1増加させる(ステップS108)。これにより、信号線23から出力されるデータ信号DATA_OUT/nの位相を遅らせることができる。その後に遅延制御部9は、ステップS107に戻って上述の動作を繰り返す。なお、ステップS107のN0側からステップS108までのループは、データ信号DATA_OUT/nにおける信号波形の立ち下がり位置まで入力系FF部31におけるデータ信号DATA_OUT/nの取込位置をシフトさせる動作に相当する。
そして、遅延制御部9は、ステップS107において、フィードバック信号が「0」であると判定した場合には、現在の遅延量を「delay_end」として記憶部6に一時的に記憶させる(ステップS109)。なお、このステップS109で記憶された遅延量「delay_end」は、データ信号DATA_OUT/nにおける信号波形の立ち下がり位置に対応する。
最後に、遅延制御部9は、ステップS106で取得した遅延量「delay_start」と、ステップS109で取得した遅延量「delay_end」とを用いて、データ通信における遅延処理部8の基準データ取込位置を決定する(ステップS110)。具体的には、遅延制御部9は、次式(1)によってデータ信号の基準データ取込位置を演算して決定する。
基準データ取込位置=(delay_end−delay_start)/2
+delay_start (1)
+delay_start (1)
このステップS110で求めた基準データ取込位置は、データ信号DATA_OUT/nの信号波形の立ち上がり位置と立ち下がり位置との中間に位置することとなる(図5参照)。そのため、ASIC2により、この基準データ取込位置でデータ信号DATA_OUT/nの取り込みを行うと、安定してデータが取り込めるため、データ転送時の符号誤りを低減させることができる。
次に、図3に戻り、セットアップタイム及びホールドタイムの算出方法について説明する。この処理は、セットアップタイム・ホールドタイム算出部10により行われる。まず、上記基準データ取込位置算出処理(ステップS100)で取得した遅延量「delay_start」及び「delay_end」と、これらの値から算出された基準データ取込位置を用いて、次式(2)及び(3)によって、Tsu(n)及びTsh(n)を算出する(ステップS200)。なお、この式(2)及び(3)中、nはデータ信号が入力されるチャネルの番号を示す。また、Tsu(n)はデータ信号の立ち上がり側の安定期間を示し、Tsh(n)は立ち下がり側の安定期間を示す。ここで、「安定期間」とは、図5に示すように、データ信号DATA_OUT/nが「1」であるか「0」であるかを安定して取り込める期間のことを示している。
Tsu(n) = 基準データ取込位置−delay_start (2)
Tsh(n) = delay_end−基準データ取込位置 (3)
Tsh(n) = delay_end−基準データ取込位置 (3)
そして、セットアップタイプ・ホールドタイム算出部10は、上記式(2)及び(3)により求められたTsu(n)、Tsh(n)及びデータ幅Tdataw(n)を用いて、次式(4)及び(5)によってセットアップタイム及びホールドタイムを算出する。なお、データ幅Tdataw(n)は、データ信号DATA_OUT/nのデータレートを示し、既知の値である。また、データ信号DATA_OUT/nと、Tsu(n)、Tsh(n)、Tdataw(n)、セットアップタイム及びホールドタイムとの関係は、図5に示した通りである。
セットアップタイム(n) = Tdataw(n)/2−Tsu(n) (4)
ホールドタイム(n) = Tdataw(n)/2−Tsh(n) (5)
ホールドタイム(n) = Tdataw(n)/2−Tsh(n) (5)
最後に、セットアップタイム・ホールドタイム算出部10は、上記式(4)及び(5)によって算出されたセットアップタイム及びホールドタイムを記憶部6に記憶させる。このように算出されたセットアップタイムとホールドタイムにより、検査対象ASIC2のセットアップタイム特性、ホールドタイム特性がわかる。これらの特性を予め設定した基準値と比較することで、当該検査対象ASIC2の性能の合否判定を行うことができる。なお、上述のように、データ転送部4は、検査対象ASIC2にデータ信号DATA_OUT/nが入力されるチャネルの数だけ用意されており、上記セットアップタイム及びホールドタイムは、それぞれのチャネル毎に算出される。
なお、上述の基準データ取込位置算出処理S100において、フィードバック信号FB_OUT/nが「0」であるか、若しくは「1」であるかを判定する処理(ステップS102,S104,S107)においては、ジッタ等によるデータ信号の変動を考慮して、複数回取得して連続して「0」若しくは「1」であるときに、「0」若しくは「1」であると判定するように構成しても良い。このように構成することにより、セットアップタイム及びホールドタイムをより正確に算出することができる。
以上のように、本実施形態に係る検査装置1を用いた検査方法では、ASICのような高速な半導体集積回路であっても、性能の合否判定を容易に行うことができる。また、パターンメモリなどの記憶領域や特別な制御システムを必要とせず、小型で低コストな検査装置1を得ることができる。
1 検査装置 8 遅延処理部 9 遅延制御部
10 セットアップタイム・ホールドタイム算出部
10 セットアップタイム・ホールドタイム算出部
Claims (6)
- クロック信号及び当該クロック信号に同期したデータ信号を半導体集積回路に入力させ、前記半導体集積回路において、前記クロック信号に基づいて取り込まれた前記データ信号をフィードバック信号として出力させ、当該フィードバック信号に基づいて前記半導体集積回路の検査を行う検査装置であって、
前記データ信号を、所定の遅延量だけ遅延させて前記半導体集積回路に出力する遅延処理部と、
前記フィードバック信号に基づいて、前記遅延処理部における前記所定の遅延量を設定するとともに、前記フィードバック信号が所定の条件を満たすときの前記遅延量を取得する遅延制御部と、
前記遅延制御部により取得された前記遅延量に基づいて、前記半導体集積回路のセットアップタイム及びホールドタイムを算出するセットアップタイム・ホールドタイム算出部と、を有する検査装置。 - 前記遅延制御部は、前記半導体集積回路により前記データ信号の立ち上がりが取り込まれたときの前記遅延量、および、前記データ信号の立ち下がりが取り込まれたときの前記遅延量を取得し、
前記セットアップタイム・ホールドタイム算出部は、前記遅延量に基づいて算出された前記半導体集積回路における前記データ信号の立ち上がり側及び立ち下がり側の安定期間から、前記セットアップタイム及びホールドタイムを算出するように構成された請求項1に記載の検査装置。 - 前記セットアップタイム・ホールドタイム算出部は、
前記データ信号の立ち上がりが取り込まれたときの前記遅延量をdelay_startとし、前記データ信号の立ち下がりが取り込まれたときの前記遅延量をdelay_endとし、前記データ信号のデータ幅をTdatawとし、前記半導体集積回路における前記データ信号の立ち上がり側の安定期間をTsu、前記データ信号の立ち下がり側の安定期間をTshとしたとき、前記セットアップタイム及び前記ホールドタイムを、次式
基準データ取込位置 = (delay_end−delay_start)/2
+delay_start
Tsu = 基準データ取込位置−delay_start
Tsh = delay_end−基準データ取込位置
セットアップタイム = Tdataw/2−Tsu
ホールドタイム = Tdataw/2−Tsh
により算出するように構成された請求項2に記載の検査装置。 - クロック信号及び当該クロック信号に同期したデータ信号を半導体集積回路に入力させ、前記半導体集積回路において、前記クロック信号に基づいて取り込まれた前記データ信号をフィードバック信号として出力させ、当該フィードバック信号に基づいて前記半導体集積回路の検査を行う検査方法であって、
前記データ信号を所定の遅延量ずつ遅延させて、前記フィードバック信号が所定の条件を満たすときの前記遅延量を取得するステップと、
取得された前記遅延量に基づいて、前記半導体集積回路のセットアップタイム及びホールドタイムを算出するステップと、を有する検査方法。 - 前記遅延量を取得するステップは、前記半導体集積回路により前記データ信号の立ち上がりが取り込まれたときの前記遅延量、および、前記データ信号の立ち下がりが取り込まれたときの前記遅延量を取得し、
前記セットアップタイム及びホールドタイムを算出するステップは、前記遅延量に基づいて算出された前記半導体集積回路における前記データ信号の立ち上がり側及び立ち下がり側の安定期間から、前記セットアップタイム及びホールドタイムを算出するように構成された請求項4に記載の検査方法。 - 前記セットアップタイム及びホールドタイムを算出するステップは、
前記データ信号の立ち上がりが取り込まれたときの前記遅延量をdelay_startとし、前記データ信号の立ち下がりが取り込まれたときの前記遅延量をdelay_endとし、前記データ信号のデータ幅をTdatawとし、前記半導体集積回路における前記データ信号の立ち上がり側の安定期間をTsu、前記データ信号の立ち下がり側の安定期間をTshとしたとき、前記セットアップタイム及び前記ホールドタイムを、次式
基準データ取込位置 = (delay_end−delay_start)/2
+delay_start
Tsu = 基準データ取込位置−delay_start
Tsh = delay_end−基準データ取込位置
セットアップタイム = Tdataw/2−Tsu
ホールドタイム = Tdataw/2−Tsh
により算出するように構成された請求項5に記載の検査方法。
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