JPH11261485A - 半導体レーザ駆動回路 - Google Patents
半導体レーザ駆動回路Info
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- JPH11261485A JPH11261485A JP10058733A JP5873398A JPH11261485A JP H11261485 A JPH11261485 A JP H11261485A JP 10058733 A JP10058733 A JP 10058733A JP 5873398 A JP5873398 A JP 5873398A JP H11261485 A JPH11261485 A JP H11261485A
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- semiconductor laser
- circuit
- consecutive
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- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/06—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium
- H01S5/062—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium by varying the potential of the electrodes
- H01S5/06209—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium by varying the potential of the electrodes in single-section lasers
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- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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- H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
- H01S5/042—Electrical excitation ; Circuits therefor
- H01S5/0428—Electrical excitation ; Circuits therefor for applying pulses to the laser
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- Semiconductor Lasers (AREA)
- Optical Communication System (AREA)
Abstract
(57)【要約】
【課題】 零バイアス変調における立上りのパターンジ
ッタを減少させ、高品質信号伝送を可能とする。 【解決手段】 入力データの”１”符号の前の”０”符
号の連続数が多くなるほど半導体レーザ１の発光遅延時
間が大きくなる。そこで、”０”符号の連続数に応じた
発光遅延時間分、早目に半導体レーザ駆動パルス信号を
立ち上がらせると共にその幅を広げれば、”０”符号の
連続数に関係なく発光遅延を補償してパターンジッタを
なくすることができる。このため、”０”符号連続数監
視部２は入力データ（変調信号）における”０”符号の
連続数を監視し、パルス幅調整回路３は入力データの”
１”符号の前の”０”符号の連続数に基づいて半導体レ
ーザ駆動パルス信号の立上り時間を早め、かつ、パルス
幅を広げる。
ッタを減少させ、高品質信号伝送を可能とする。 【解決手段】 入力データの”１”符号の前の”０”符
号の連続数が多くなるほど半導体レーザ１の発光遅延時
間が大きくなる。そこで、”０”符号の連続数に応じた
発光遅延時間分、早目に半導体レーザ駆動パルス信号を
立ち上がらせると共にその幅を広げれば、”０”符号の
連続数に関係なく発光遅延を補償してパターンジッタを
なくすることができる。このため、”０”符号連続数監
視部２は入力データ（変調信号）における”０”符号の
連続数を監視し、パルス幅調整回路３は入力データの”
１”符号の前の”０”符号の連続数に基づいて半導体レ
ーザ駆動パルス信号の立上り時間を早め、かつ、パルス
幅を広げる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体レーザ駆動回
路に係り、特に、入力データの信号パターンに依存して
発生するジッタ（パターンジッタ）を抑圧し、閾値電流
の大きな半導体レーザを使用しても発光遅延がない半導
体レーザ駆動回路に関する。
路に係り、特に、入力データの信号パターンに依存して
発生するジッタ（パターンジッタ）を抑圧し、閾値電流
の大きな半導体レーザを使用しても発光遅延がない半導
体レーザ駆動回路に関する。
【０００２】
【従来の技術】半導体レーザを用いた光伝送装置は、幹
線系において数ギガビット毎秒の伝送が数十キロメート
ルの距離で実現されるに至っている。また、加入者系の
通信では、加入者の情報を多重して百数十メガビット秒
毎の伝送を行う試みがなされている。ところで、加入者
系上り用光伝送装置の受信部には多数の加入者から信号
が集まる。このため、加入者側の送信部で常時バイアス
電流を流した状態で半導体レーザの変調を行なうと、光
伝送装置の受信部において受信信号の"1"と"0"のレベル
差が少なくなり、すなわち、消光比が小さくなって受信
特性が劣化する。
線系において数ギガビット毎秒の伝送が数十キロメート
ルの距離で実現されるに至っている。また、加入者系の
通信では、加入者の情報を多重して百数十メガビット秒
毎の伝送を行う試みがなされている。ところで、加入者
系上り用光伝送装置の受信部には多数の加入者から信号
が集まる。このため、加入者側の送信部で常時バイアス
電流を流した状態で半導体レーザの変調を行なうと、光
伝送装置の受信部において受信信号の"1"と"0"のレベル
差が少なくなり、すなわち、消光比が小さくなって受信
特性が劣化する。
【０００３】図２４は半導体レーザの変調方法説明図で
あり、１０１は半導体レーザの電流・光出力特性であ
り、Ｉdはダイオード電流、Ｐ0は半導体レーザの出力パ
ワーＰ 0、Ｉthは閾値電流、Ｉbはバイアス電流である。
データの”１”，”０”により半導体レーザに実線１０
２で示すようなパルス状電流を流すと、半導体レーザよ
り１０３で示すように強度変調された信号光が出力す
る。このように、バイアス電流Ｉbを流した状態で半導
体レーザの変調を行なうと"1"と"0"のレベル差が少なく
なり、消光比が小さくなり、上記問題が生じる。そこ
で、加入者側の送信部では一般的に零バイアス変調方式
が用いられている。しかしながら、零バイアス変調では
閾値電流Ｉthの大きい半導体レーザを用いると発光遅延
が問題となる。又、たとえ閾値電流Ｉthの小さい半導体
レーザを用いたとしても、伝送速度が上昇したときに発
光遅延が問題となる。
あり、１０１は半導体レーザの電流・光出力特性であ
り、Ｉdはダイオード電流、Ｐ0は半導体レーザの出力パ
ワーＰ 0、Ｉthは閾値電流、Ｉbはバイアス電流である。
データの”１”，”０”により半導体レーザに実線１０
２で示すようなパルス状電流を流すと、半導体レーザよ
り１０３で示すように強度変調された信号光が出力す
る。このように、バイアス電流Ｉbを流した状態で半導
体レーザの変調を行なうと"1"と"0"のレベル差が少なく
なり、消光比が小さくなり、上記問題が生じる。そこ
で、加入者側の送信部では一般的に零バイアス変調方式
が用いられている。しかしながら、零バイアス変調では
閾値電流Ｉthの大きい半導体レーザを用いると発光遅延
が問題となる。又、たとえ閾値電流Ｉthの小さい半導体
レーザを用いたとしても、伝送速度が上昇したときに発
光遅延が問題となる。
【０００４】図２５は半導体レーザのパルス変調光出力
を模式的に示したもので、破線で示した波形は閾値電流
近傍またはそれ以上に直流バイアス電流を加えた場合の
変調波形、実線は直流バイアス電流を加えない場合(零
バイアス時)の変調波形である。図から分かるように所
謂零バイアス変調においては、立上り部での発光遅延を
生じる。この発光遅延は閾値電流相当のキャリア充満が
行なわれるまでの時間と考えればよい。実際の信号の場
合、パルス列の並びはランダムと見做す必要がありパル
ス列のパターンによって発光遅延が変動することも知ら
れている。この原因は直前のパルス列が"0"か"1"かによ
り半導体レーザ内に残る残留キャリアのレベルが変動す
ることにある。このための残留キャリアが多い場合は等
価的に直流バイアスを与えておいた場合に近くなり、発
光遅延時間が短くなるのに対し、残留キャリアが少ない
場合、純粋な零バイアス変調に近くなり、発光遅延時間
が長くなる。この現象はパターン効果と呼ばれ、零バイ
アス変調におけるパターンジッタとして知られている。
このパターンジッタは伝送信号の識別誤りを引き起こ
し、光伝送装置の信頼性を低下させる大きな問題であ
る。
を模式的に示したもので、破線で示した波形は閾値電流
近傍またはそれ以上に直流バイアス電流を加えた場合の
変調波形、実線は直流バイアス電流を加えない場合(零
バイアス時)の変調波形である。図から分かるように所
謂零バイアス変調においては、立上り部での発光遅延を
生じる。この発光遅延は閾値電流相当のキャリア充満が
行なわれるまでの時間と考えればよい。実際の信号の場
合、パルス列の並びはランダムと見做す必要がありパル
ス列のパターンによって発光遅延が変動することも知ら
れている。この原因は直前のパルス列が"0"か"1"かによ
り半導体レーザ内に残る残留キャリアのレベルが変動す
ることにある。このための残留キャリアが多い場合は等
価的に直流バイアスを与えておいた場合に近くなり、発
光遅延時間が短くなるのに対し、残留キャリアが少ない
場合、純粋な零バイアス変調に近くなり、発光遅延時間
が長くなる。この現象はパターン効果と呼ばれ、零バイ
アス変調におけるパターンジッタとして知られている。
このパターンジッタは伝送信号の識別誤りを引き起こ
し、光伝送装置の信頼性を低下させる大きな問題であ
る。
【０００５】従来、このようなパターンジッタを防止す
るため、パルス変調信号の立上り部にパルス自身の微分
波形を付加して、変調信号の立上り時間を早くしパルス
幅を拡げることによって、変調後の波形における発光遅
延時間分を補償する方法や、パルス変調の立下り部にア
ンダーシュートを加えて強制的に残留キャリアを引き抜
く方法、発光遅延と同じ遅延を有する遅延素子を用いて
遅延前後の波形を重ねて変調信号のパルス幅を拡くする
ことにより、発光遅延を補償する方法がとられていた。
しかしこれらの方法では、発光遅延の変動に依存するパ
ターンジッタを抑圧することはできなかった。
るため、パルス変調信号の立上り部にパルス自身の微分
波形を付加して、変調信号の立上り時間を早くしパルス
幅を拡げることによって、変調後の波形における発光遅
延時間分を補償する方法や、パルス変調の立下り部にア
ンダーシュートを加えて強制的に残留キャリアを引き抜
く方法、発光遅延と同じ遅延を有する遅延素子を用いて
遅延前後の波形を重ねて変調信号のパルス幅を拡くする
ことにより、発光遅延を補償する方法がとられていた。
しかしこれらの方法では、発光遅延の変動に依存するパ
ターンジッタを抑圧することはできなかった。
【０００６】
【発明が解決しようとする課題】上述したように、零バ
イアス変調においては発光遅延による立上りのパターン
ジッタが伝送品質を劣化させていた。特に無信号状態か
ら有信号状態に突然変化するバーストデータ伝送が行な
われる加入者系の光送受信装置では、伝送するデータの
パターンで発光遅延が大きく変化することが問題となっ
ていた。本発明は、このような従来技術の問題を考慮し
てなされ、零バイアス変調における立上りのパターンジ
ッタを減少させ、高品質信号伝送を可能としながら低価
格で汎用性の高い光伝送装置の提供を目的としている。
イアス変調においては発光遅延による立上りのパターン
ジッタが伝送品質を劣化させていた。特に無信号状態か
ら有信号状態に突然変化するバーストデータ伝送が行な
われる加入者系の光送受信装置では、伝送するデータの
パターンで発光遅延が大きく変化することが問題となっ
ていた。本発明は、このような従来技術の問題を考慮し
てなされ、零バイアス変調における立上りのパターンジ
ッタを減少させ、高品質信号伝送を可能としながら低価
格で汎用性の高い光伝送装置の提供を目的としている。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図で、１は半導体レーザ、２は入力データ（変調信号）
において”０”符号の連続数を監視する監視部、３はパ
ルス幅調整回路であり、半導体レーザにパルス信号（半
導体レーザ駆動パルス信号）を入力すると共に、入力デ
ータの”１”符号の前の”０”符号の連続数に基づいて
該パルス信号のパルス幅を広げるものである。入力デー
タの”１”符号の前の”０”符号の連続数が多くなるほ
ど半導体レーザ１の発光遅延時間が大きくなる。そこ
で、”０”符号の連続数に応じた発光遅延時間分、早目
に半導体レーザ駆動パルス信号を立ち上がらせると共に
その幅を広げれば、”０”符号の連続数に関係なく発光
遅延を補償してパターンジッタをなくすることができ
る。このため、監視部２は入力データ（変調信号）にお
ける”０”符号の連続数を監視し、パルス幅調整回路３
は入力データの”１”符号の前の”０”符号の連続数に
基づいて半導体レーザ駆動パルス信号の立上り時間を早
目、かつ、パルス幅を広げる。
図で、１は半導体レーザ、２は入力データ（変調信号）
において”０”符号の連続数を監視する監視部、３はパ
ルス幅調整回路であり、半導体レーザにパルス信号（半
導体レーザ駆動パルス信号）を入力すると共に、入力デ
ータの”１”符号の前の”０”符号の連続数に基づいて
該パルス信号のパルス幅を広げるものである。入力デー
タの”１”符号の前の”０”符号の連続数が多くなるほ
ど半導体レーザ１の発光遅延時間が大きくなる。そこ
で、”０”符号の連続数に応じた発光遅延時間分、早目
に半導体レーザ駆動パルス信号を立ち上がらせると共に
その幅を広げれば、”０”符号の連続数に関係なく発光
遅延を補償してパターンジッタをなくすることができ
る。このため、監視部２は入力データ（変調信号）にお
ける”０”符号の連続数を監視し、パルス幅調整回路３
は入力データの”１”符号の前の”０”符号の連続数に
基づいて半導体レーザ駆動パルス信号の立上り時間を早
目、かつ、パルス幅を広げる。
【０００８】”０”符号の連続数監視部２は、入力デー
タの符号を検出する符号検出回路により、あるいは、”
０”符号の数をカウントする”０”符号計数回路により
実現できる。パルス幅調整回路３は、入力データにおけ
る”０”符号連続数ｎと半導体レーザから出力する光パ
ルスの発光遅延時間τdとの関係にもとづいて、実際
の”０”符号連続数ｎの後の”１”符号によるパルス信
号立上り時間を該発光遅延時間分だけ早くしてパルス幅
を広げる。又、パルス幅調整回路３は、”０”符号が所
定数Ｎ以上連続する場合にはパルス幅の拡張幅を一定値
に固定する。これは、０”符号連続数が一定値Ｎ以上に
なると発光遅延時間が略一定値になるからである。この
場合、パルス幅調整回路３は、”０”連続時間と光パル
ス発光遅延時間の関係から、発光遅延時間が一定とな
る”０”連続時間を求め、この”０”連続時間と入力デ
ータのビットレートとから発光遅延時間が一定となる”
０”符号連続数Ｎを決定する。
タの符号を検出する符号検出回路により、あるいは、”
０”符号の数をカウントする”０”符号計数回路により
実現できる。パルス幅調整回路３は、入力データにおけ
る”０”符号連続数ｎと半導体レーザから出力する光パ
ルスの発光遅延時間τdとの関係にもとづいて、実際
の”０”符号連続数ｎの後の”１”符号によるパルス信
号立上り時間を該発光遅延時間分だけ早くしてパルス幅
を広げる。又、パルス幅調整回路３は、”０”符号が所
定数Ｎ以上連続する場合にはパルス幅の拡張幅を一定値
に固定する。これは、０”符号連続数が一定値Ｎ以上に
なると発光遅延時間が略一定値になるからである。この
場合、パルス幅調整回路３は、”０”連続時間と光パル
ス発光遅延時間の関係から、発光遅延時間が一定とな
る”０”連続時間を求め、この”０”連続時間と入力デ
ータのビットレートとから発光遅延時間が一定となる”
０”符号連続数Ｎを決定する。
【０００９】パルス幅調整回路３の第１の構成例は、
”０”符号連続数が少ない程、入力データの遅延時間
を大きくする第１の遅延部、第１の遅延部において設
定する最大遅延時間分、入力データを遅延する第２の遅
延部、”０”符号連続数に応じた第１の遅延部出力と
第２の遅延出力を合成して半導体レーザ駆動パルス信号
ＥＰを出力するパルス信号出力部、を備えている。この
第１の構成例によれば、”０”符号連続数が多くなるほ
ど半導体レーザ駆動パルス信号の立上りを早く、かつ、
そのパルス幅を広げることができる。パルス幅調整回路
３の第２の構成例は、”０”符号の連続数に応じたデ
ューティを有するパルス信号を出力するデューティ可変
パルス発生回路、”０”符号連続数に応じたパルス信
号をデューティ可変パルス発生回路出力より選択する制
御部、を備えている。この第２の構成例でも、”０”符
号連続数が多くなるほど半導体レーザ駆動パルス信号の
立上りを早く、かつ、そのパルス幅を広げることができ
る。
”０”符号連続数が少ない程、入力データの遅延時間
を大きくする第１の遅延部、第１の遅延部において設
定する最大遅延時間分、入力データを遅延する第２の遅
延部、”０”符号連続数に応じた第１の遅延部出力と
第２の遅延出力を合成して半導体レーザ駆動パルス信号
ＥＰを出力するパルス信号出力部、を備えている。この
第１の構成例によれば、”０”符号連続数が多くなるほ
ど半導体レーザ駆動パルス信号の立上りを早く、かつ、
そのパルス幅を広げることができる。パルス幅調整回路
３の第２の構成例は、”０”符号の連続数に応じたデ
ューティを有するパルス信号を出力するデューティ可変
パルス発生回路、”０”符号連続数に応じたパルス信
号をデューティ可変パルス発生回路出力より選択する制
御部、を備えている。この第２の構成例でも、”０”符
号連続数が多くなるほど半導体レーザ駆動パルス信号の
立上りを早く、かつ、そのパルス幅を広げることができ
る。
【００１０】パルス幅調整回路３の第３の構成例は、
入力データをラッチして半導体レーザ駆動パルス信号Ｅ
Ｐを出力するパルス信号出力部、遅延時間が異なる複
数のクロック信号を発生するクロック遅延部、所定の
クロック信号を選択するクロック選択部を備え、”０”
符号の連続数が大きくなるほど遅延時間が小さなクロッ
ク信号を選択し、該クロック信号により入力データをラ
ッチして半導体レーザ駆動パルス信号の立上りを早くし
てパルス幅を広げる。パルス幅調整回路３の第４の構成
例は、入力データ波形の立上り及び立ち下がりを傾斜
させる傾斜回路、”０”符号の連続数に基づいて識別
レベルを減小する識別レベル制御回路、傾斜回路出力
と前記識別レベルを比較して半導体レーザ駆動パルス信
号を出力する手段、を備えている。この第４の構成例で
も、”０”符号連続数が多くなるほど半導体レーザ駆動
パルス信号の立上りを早く、かつ、そのパルス幅を広げ
ることができる。
入力データをラッチして半導体レーザ駆動パルス信号Ｅ
Ｐを出力するパルス信号出力部、遅延時間が異なる複
数のクロック信号を発生するクロック遅延部、所定の
クロック信号を選択するクロック選択部を備え、”０”
符号の連続数が大きくなるほど遅延時間が小さなクロッ
ク信号を選択し、該クロック信号により入力データをラ
ッチして半導体レーザ駆動パルス信号の立上りを早くし
てパルス幅を広げる。パルス幅調整回路３の第４の構成
例は、入力データ波形の立上り及び立ち下がりを傾斜
させる傾斜回路、”０”符号の連続数に基づいて識別
レベルを減小する識別レベル制御回路、傾斜回路出力
と前記識別レベルを比較して半導体レーザ駆動パルス信
号を出力する手段、を備えている。この第４の構成例で
も、”０”符号連続数が多くなるほど半導体レーザ駆動
パルス信号の立上りを早く、かつ、そのパルス幅を広げ
ることができる。
【００１１】パルス幅調整回路３の第５の構成例は、
入力データを遅延すると共に、印加電圧により遅延時間
を可変する電圧制御型ディレイライン、”０”符号の
連続数に基づいて電圧制御型ディレイラインに入力する
電圧レベルを制御するレベル制御回路、入力データと
ディレイラインから出力される遅延データ信号を合成し
て前記パルス信号を出力する手段、を備えている。この
第５の構成例でも、”０”符号連続数が多くなるほど半
導体レーザ駆動パルス信号の立上りを早く、かつ、その
パルス幅を広げることができる。パルス幅調整回路３の
第６の構成例は、”０”符号の連続数が２以上の場合
と、１以下の場合に分け、それぞれの場合においてパル
ス幅を制御する構成とする。この場合、”０”符号の連
続数が２以上になったか否かを監視してパルス幅の制御
を行うことができる。又、入力データにおける連続する
３ビットの符号が”１０１”のパターンを検出すること
により”０”符号連続ビットが１以下であると判定して
パルス幅制御を行うことができる。
入力データを遅延すると共に、印加電圧により遅延時間
を可変する電圧制御型ディレイライン、”０”符号の
連続数に基づいて電圧制御型ディレイラインに入力する
電圧レベルを制御するレベル制御回路、入力データと
ディレイラインから出力される遅延データ信号を合成し
て前記パルス信号を出力する手段、を備えている。この
第５の構成例でも、”０”符号連続数が多くなるほど半
導体レーザ駆動パルス信号の立上りを早く、かつ、その
パルス幅を広げることができる。パルス幅調整回路３の
第６の構成例は、”０”符号の連続数が２以上の場合
と、１以下の場合に分け、それぞれの場合においてパル
ス幅を制御する構成とする。この場合、”０”符号の連
続数が２以上になったか否かを監視してパルス幅の制御
を行うことができる。又、入力データにおける連続する
３ビットの符号が”１０１”のパターンを検出すること
により”０”符号連続ビットが１以下であると判定して
パルス幅制御を行うことができる。
【００１２】
【発明の実施の形態】（Ａ）本発明の概略 図２は本発明の概略を説明するための半導体レーザ駆動
回路の構成図、図３は半導体レーザの出力光を強度変調
するために該半導体レーザに入力する変調信号（入力デ
ータ）の電気波形モデルである。図２の半導体レーザ駆
動回路において、半導体レーザ１を駆動する変調信号
（入力データ）は二分岐され、デューティ補償・制御回
路（パルス幅調整回路）３と符号検出回路２に入力す
る。符号検出回路（“０”符号連続数監視部）２は、変
調信号のパターン（データパターン）から半導体レーザ
１で発生する発光遅延時間を予測し、その情報をデュー
ティ補償・制御回路３に送出する。デューティ補償・制御
回路３は、符号検出回路２からの情報をもとに、発光遅
延時間による光出力波形のデューティを補償するように
変調信号のパルス幅を制御する。上記デューティ補償量
は、以下に示すような計算で求めることができる。
回路の構成図、図３は半導体レーザの出力光を強度変調
するために該半導体レーザに入力する変調信号（入力デ
ータ）の電気波形モデルである。図２の半導体レーザ駆
動回路において、半導体レーザ１を駆動する変調信号
（入力データ）は二分岐され、デューティ補償・制御回
路（パルス幅調整回路）３と符号検出回路２に入力す
る。符号検出回路（“０”符号連続数監視部）２は、変
調信号のパターン（データパターン）から半導体レーザ
１で発生する発光遅延時間を予測し、その情報をデュー
ティ補償・制御回路３に送出する。デューティ補償・制御
回路３は、符号検出回路２からの情報をもとに、発光遅
延時間による光出力波形のデューティを補償するように
変調信号のパルス幅を制御する。上記デューティ補償量
は、以下に示すような計算で求めることができる。
【００１３】図３は変調信号の電気波形モデルである。
一般に発光遅延時間tdは、駆動電流を仮定してレート方
程式を解くことにより求められる。ここで図に示すよう
に、ある"０"符号連続時間Ｔをもった入力を考える。駆
動電流波形に立上り時間ｔr(0%）〜ｔr(100%)および立
下り時間ｔf(0%)〜ｔf(100%)があるとすると、図中の立
下りの中心から立上りの中心までの時間がＴとなる。こ
のときの駆動電流I(t)は、
一般に発光遅延時間tdは、駆動電流を仮定してレート方
程式を解くことにより求められる。ここで図に示すよう
に、ある"０"符号連続時間Ｔをもった入力を考える。駆
動電流波形に立上り時間ｔr(0%）〜ｔr(100%)および立
下り時間ｔf(0%)〜ｔf(100%)があるとすると、図中の立
下りの中心から立上りの中心までの時間がＴとなる。こ
のときの駆動電流I(t)は、
【数１】 と表せる。ただし、 α＝Ｔ−（ｔr＋ｔf）／２，β＝Ｔ−（ｔr−ｔf）／２ とする。
【００１４】ここで、キャリア密度をＮ、キャリア寿命
をτS、電荷をe、活性層の体積をＶ、閾値キャリア密度
をＮthとし、キャリア密度に関するレート方程式を解
く。
をτS、電荷をe、活性層の体積をＶ、閾値キャリア密度
をＮthとし、キャリア密度に関するレート方程式を解
く。
【数２】 これより
【数３】 ただし、
【数４】 ここで発光遅延時間ｔdは、キャリア密度Ｎ(t)がＮthに
なるまでの時間であるから、(2)式がＮ(td)＝Ｎthとな
るｔdを求めると、
なるまでの時間であるから、(2)式がＮ(td)＝Ｎthとな
るｔdを求めると、
【数５】 ただし、
【数６】 が得られる。
【００１５】上記(3)式から"0"符号連続時間Ｔと発光遅
延時間ｔdの関係がわかる。すなわち駆動電流波形の立
上り時間ｔr、立下り時間ｔf、半導体レーザのキャリア
寿命τS、閾値電流Ith、バイアス電流Ibおよびパルス電
流IPを与えると、(3)式より"0"符号連続時間Ｔと発光遅
延時間tdの関係を求めることができ、"0"符号連続時間
Ｔに合わせてデューティ補償回路を設計することができ
る。
延時間ｔdの関係がわかる。すなわち駆動電流波形の立
上り時間ｔr、立下り時間ｔf、半導体レーザのキャリア
寿命τS、閾値電流Ith、バイアス電流Ibおよびパルス電
流IPを与えると、(3)式より"0"符号連続時間Ｔと発光遅
延時間tdの関係を求めることができ、"0"符号連続時間
Ｔに合わせてデューティ補償回路を設計することができ
る。
【００１６】（Ｂ）実施例 （ａ）第１実施例 図４は本発明の半導体レーザ駆動回路の第１実施例構成
図、図５は第１実施例のタイミングチャートである。半
導体レーザ駆動回路は変調信号（入力データ）の論理値
（”１”，”０”）に応じたハイレベル／ローレベルを
有するパルス信号で半導体レーザ１を駆動する。図４に
おいて、１は半導体レーザ、２は入力データの符号を検
出する符号検出回路、３は検出した符号にもとづいて半
導体レーザ１を駆動するパルス信号のパルス幅を調整し
て出力するデューティ補償・制御回路（パルス幅調整回
路）である。デューティ補償・制御回路３において、４
はＯＲ回路、5-0〜5-nはセレクタ、6-0, 6-1〜6-nは遅
延素子である。遅延素子6-0の遅延時間は、他の全遅延
素子6-1〜6-nの遅延時間の合計に等しく設定されてい
る。符号検出回路２において、7-0〜7-nはフリップフロ
ップであり、Ｄはデータ入力端子、Ｃはクロック端子、
Ｒはリセット端子、Ｑはセット側出力端子、８は論理値
を反転するインバータである。
図、図５は第１実施例のタイミングチャートである。半
導体レーザ駆動回路は変調信号（入力データ）の論理値
（”１”，”０”）に応じたハイレベル／ローレベルを
有するパルス信号で半導体レーザ１を駆動する。図４に
おいて、１は半導体レーザ、２は入力データの符号を検
出する符号検出回路、３は検出した符号にもとづいて半
導体レーザ１を駆動するパルス信号のパルス幅を調整し
て出力するデューティ補償・制御回路（パルス幅調整回
路）である。デューティ補償・制御回路３において、４
はＯＲ回路、5-0〜5-nはセレクタ、6-0, 6-1〜6-nは遅
延素子である。遅延素子6-0の遅延時間は、他の全遅延
素子6-1〜6-nの遅延時間の合計に等しく設定されてい
る。符号検出回路２において、7-0〜7-nはフリップフロ
ップであり、Ｄはデータ入力端子、Ｃはクロック端子、
Ｒはリセット端子、Ｑはセット側出力端子、８は論理値
を反転するインバータである。
【００１７】入力した変調信号（データ信号）は符号検
出回路２とデューティ補償・制御回路３とに２分岐され
る。インバータ８を通過して符号反転した変調信号はフ
リップフロップ(以下ＦＦ)7-0に入力する。ＦＦ7-1から
ＦＦ7-nはシフトレジスタ構成になっており、データの
ビットレートに同期したクロック信号の発生で前段のＦ
Ｆのセット状態がシフトされる。又、入力変調信号が
"１"となると、ＦＦ 7-0がリセットされ、該ＦＦのＱ反
転出力から"１"が出力され、これがリセット信号として
全ＦＦ 7-0〜ＦＦ 7-nに入力することにより全ＦＦがリ
セットされる。従って、”０”符号の連続数が１の場合
にはＦＦ 7-0のみが”０”符号によりセットされ、次
の”１”符号によりリセットされる。又、”０”符号の
連続数が２の場合には連続する２つの”０”符号により
ＦＦ 7-0, 7-1がセットされるが次の”１”符号により
リセットされる。又、”０”符号の連続数が３の場合に
は連続する３つの”０”符号によりＦＦ 7-0, 7-1,7-2
がセットされるが次の”１”符号によりリセットされ
る。以下、同様に、”０”符号の連続数が(n+1)以上の
場合には全ＦＦ 7-0〜7-がセットされ、”１”符号の発
生により全ＦＦ 7-0〜ＦＦ 7-nがリセットされる。
出回路２とデューティ補償・制御回路３とに２分岐され
る。インバータ８を通過して符号反転した変調信号はフ
リップフロップ(以下ＦＦ)7-0に入力する。ＦＦ7-1から
ＦＦ7-nはシフトレジスタ構成になっており、データの
ビットレートに同期したクロック信号の発生で前段のＦ
Ｆのセット状態がシフトされる。又、入力変調信号が
"１"となると、ＦＦ 7-0がリセットされ、該ＦＦのＱ反
転出力から"１"が出力され、これがリセット信号として
全ＦＦ 7-0〜ＦＦ 7-nに入力することにより全ＦＦがリ
セットされる。従って、”０”符号の連続数が１の場合
にはＦＦ 7-0のみが”０”符号によりセットされ、次
の”１”符号によりリセットされる。又、”０”符号の
連続数が２の場合には連続する２つの”０”符号により
ＦＦ 7-0, 7-1がセットされるが次の”１”符号により
リセットされる。又、”０”符号の連続数が３の場合に
は連続する３つの”０”符号によりＦＦ 7-0, 7-1,7-2
がセットされるが次の”１”符号によりリセットされ
る。以下、同様に、”０”符号の連続数が(n+1)以上の
場合には全ＦＦ 7-0〜7-がセットされ、”１”符号の発
生により全ＦＦ 7-0〜ＦＦ 7-nがリセットされる。
【００１８】"０"符号連続数が１ビット以下の場合、Ｆ
Ｆ 7-1〜ＦＦ 7-nのＱ出力は全て"０"となり、すべての
遅延素子6-1〜6-nが対応するセレクタ5-1〜5-nにより選
択される。前述のように遅延素子6-0の遅延時間は遅延
素子6-1〜6-nの遅延時間の和に相当する。したがって全
ての遅延素子6-1〜6-nが選択されると、ＯＲ回路４の２
つの入力端子に入力する両者の変調信号の位相差は零と
なっている。この結果、"０"符号連続数が１ビット以下
の場合、半導体レーザ駆動パルスのパルス幅は広がらな
い。
Ｆ 7-1〜ＦＦ 7-nのＱ出力は全て"０"となり、すべての
遅延素子6-1〜6-nが対応するセレクタ5-1〜5-nにより選
択される。前述のように遅延素子6-0の遅延時間は遅延
素子6-1〜6-nの遅延時間の和に相当する。したがって全
ての遅延素子6-1〜6-nが選択されると、ＯＲ回路４の２
つの入力端子に入力する両者の変調信号の位相差は零と
なっている。この結果、"０"符号連続数が１ビット以下
の場合、半導体レーザ駆動パルスのパルス幅は広がらな
い。
【００１９】一方、"０"符号連続数がｘビットの場合、
ＦＦ 7-0〜ＦＦ 7-(x-1)のＱ出力が"１"となり、セレク
タ5-1〜5-(x-1)に”１”信号が送られる。このため、セ
レクタ5-1〜5-(x-1)は遅延素子6-1〜6-(x-1)を通らない
バイパスラインを選択する。一方、ＦＦ 7-x〜ＦＦ 7-n
のＱ出力は"０"であるから、セレクタ5-x〜5-nに”０”
信号が送られる。このため、セレクタ5-x〜5-nは遅延素
子6-x〜6-nを選択する。この結果、セレクタ5-0に到達
する信号には、遅延素子6-x〜6-nまでの合計の遅延が付
加されることになり、ＯＲ回路４の入力端子に入力する
２つの変調信号に位相差が生じる。すなわち、セレクタ
5-0から出力される変調信号は、遅延素子6-0から出力さ
れる変調信号に対して、遅延素子6-1〜6-(x-1)の合計遅
延時間に相当するぶん位相が進むことになり、ＯＲ回路
４から出力される半導体レーザ駆動パルスの立上りが早
まると共にパルス幅が広がる。従って、この位相進み具
合を"０"符号連続数がｘビットの時の発光遅延量と等し
くなるように設計しておくことにより、光出力波形のデ
ューティを補償し、パターンジッタをなくすことができ
る。
ＦＦ 7-0〜ＦＦ 7-(x-1)のＱ出力が"１"となり、セレク
タ5-1〜5-(x-1)に”１”信号が送られる。このため、セ
レクタ5-1〜5-(x-1)は遅延素子6-1〜6-(x-1)を通らない
バイパスラインを選択する。一方、ＦＦ 7-x〜ＦＦ 7-n
のＱ出力は"０"であるから、セレクタ5-x〜5-nに”０”
信号が送られる。このため、セレクタ5-x〜5-nは遅延素
子6-x〜6-nを選択する。この結果、セレクタ5-0に到達
する信号には、遅延素子6-x〜6-nまでの合計の遅延が付
加されることになり、ＯＲ回路４の入力端子に入力する
２つの変調信号に位相差が生じる。すなわち、セレクタ
5-0から出力される変調信号は、遅延素子6-0から出力さ
れる変調信号に対して、遅延素子6-1〜6-(x-1)の合計遅
延時間に相当するぶん位相が進むことになり、ＯＲ回路
４から出力される半導体レーザ駆動パルスの立上りが早
まると共にパルス幅が広がる。従って、この位相進み具
合を"０"符号連続数がｘビットの時の発光遅延量と等し
くなるように設計しておくことにより、光出力波形のデ
ューティを補償し、パターンジッタをなくすことができ
る。
【００２０】（ｂ）第１実施例の変形例 (b-1) 変形原理 図３に従って解析した"０"符号連続時間Ｔと発光遅延時
間ｔdの関係を図示すると、図６のようになり発光遅延
時間ｔdは一定値に漸近する。つまり”０”符号連続数
がｎビット以上続くと発光遅延時間が一定になる。した
がって、デューティ補償・制御回路３中の遅延素子6-1〜
6-n、および符号検出回路２中のＦＦ 7-0〜7-nの必要相
数をＮ個と決定することができる。ここで、具体的に必
要な遅延素子とＦＦの相数Ｎについて考える。一般的な
半導体レーザを用いた場合、キャリア寿命τSは数ナノ
秒であり、これにより計算される発光遅延時間ｔdは”
０”符号連続時間が数ナノ秒以上続くと一定になること
がわかっている。例えば、電気入力波形のｔr,ｔfを100
ピコ秒、半導体レーザのキャリア寿命τSを3ナノ秒、閾
値電流Ｉthを1.7ミリアンペア、バイアス電流Ｉbを1.5
ミリアンペアとして計算すると、発光遅延時間tdは”
０”符号連続時間がおよそ8ナノ秒以上続くと一定にな
る。
間ｔdの関係を図示すると、図６のようになり発光遅延
時間ｔdは一定値に漸近する。つまり”０”符号連続数
がｎビット以上続くと発光遅延時間が一定になる。した
がって、デューティ補償・制御回路３中の遅延素子6-1〜
6-n、および符号検出回路２中のＦＦ 7-0〜7-nの必要相
数をＮ個と決定することができる。ここで、具体的に必
要な遅延素子とＦＦの相数Ｎについて考える。一般的な
半導体レーザを用いた場合、キャリア寿命τSは数ナノ
秒であり、これにより計算される発光遅延時間ｔdは”
０”符号連続時間が数ナノ秒以上続くと一定になること
がわかっている。例えば、電気入力波形のｔr,ｔfを100
ピコ秒、半導体レーザのキャリア寿命τSを3ナノ秒、閾
値電流Ｉthを1.7ミリアンペア、バイアス電流Ｉbを1.5
ミリアンペアとして計算すると、発光遅延時間tdは”
０”符号連続時間がおよそ8ナノ秒以上続くと一定にな
る。
【００２１】入力変調信号のビットレートを156メガビ
ット毎秒とすると、この入力変調信号の１周期(１ビッ
ト分)は6.4ナノ秒であるので、"０"符号連続時間が２ビ
ット以上続くと発光遅延時間ｔdは一定になると考える
ことができる。従って、"０"符号連続数が１ビット以下
の場合と、"０"符号連続数が２ビット以上の場合とを検
出できる回路を設計すればよいことがわかる。以上をま
とめると、必要相数Ｎは、 電気波形モデルのパラメータを設定してレート方程式
を解く、 ”０”符号連続時間Ｔと発光遅延時間ｔdの関係を定
式化する、 入力データのビットレートを考慮して”０”符号連続
数と発光遅延時間の関係をグラフ化する、 必要となる補償量を決定する、 最後に必要相数Ｎを決定する。
ット毎秒とすると、この入力変調信号の１周期(１ビッ
ト分)は6.4ナノ秒であるので、"０"符号連続時間が２ビ
ット以上続くと発光遅延時間ｔdは一定になると考える
ことができる。従って、"０"符号連続数が１ビット以下
の場合と、"０"符号連続数が２ビット以上の場合とを検
出できる回路を設計すればよいことがわかる。以上をま
とめると、必要相数Ｎは、 電気波形モデルのパラメータを設定してレート方程式
を解く、 ”０”符号連続時間Ｔと発光遅延時間ｔdの関係を定
式化する、 入力データのビットレートを考慮して”０”符号連続
数と発光遅延時間の関係をグラフ化する、 必要となる補償量を決定する、 最後に必要相数Ｎを決定する。
【００２２】(b-2)第１変形例 図７はＮ＝２とした場合の第１実施例の変形例、図８は
図７の各部タイミングチャートである。図７において、
図４で示したものと同一のものは同一の記号で示してあ
り、９はＡＮＤ回路である。この変形例では、"０"符号
連続数が１ビット以下の場合と、"０"符号連続数が２ビ
ット以上の場合とを検出し、半導体レーザ駆動パルス信
号のパルス幅を制御するものである。符号検出回路２に
入力した変調信号（入力データ）は、インバータ８で反
転する。"０"符号連続数が２ビット以上の場合、ＦＦ 7
-1〜7-2のＱ出力が共に"１"となり、この場合のみＡＮ
Ｄ回路９の出力が"１"となる。一方、”０”符号連続数
が１ビット以下の場合は、ＡＮＤ回路９の出力は"０"と
なる。ＡＮＤ回路９の出力はＦＦ7-3でラッチされた
後、セレクタ5-1に入力する。
図７の各部タイミングチャートである。図７において、
図４で示したものと同一のものは同一の記号で示してあ
り、９はＡＮＤ回路である。この変形例では、"０"符号
連続数が１ビット以下の場合と、"０"符号連続数が２ビ
ット以上の場合とを検出し、半導体レーザ駆動パルス信
号のパルス幅を制御するものである。符号検出回路２に
入力した変調信号（入力データ）は、インバータ８で反
転する。"０"符号連続数が２ビット以上の場合、ＦＦ 7
-1〜7-2のＱ出力が共に"１"となり、この場合のみＡＮ
Ｄ回路９の出力が"１"となる。一方、”０”符号連続数
が１ビット以下の場合は、ＡＮＤ回路９の出力は"０"と
なる。ＡＮＤ回路９の出力はＦＦ7-3でラッチされた
後、セレクタ5-1に入力する。
【００２３】すなわち、"０"符号連続数が１ビット以下
の場合、ＡＮＤ回路９の出力が”１”にならず、セレク
タ5-1は遅延素子6-1を通過した信号を選択し、セレクタ
5-0は該セレクタ5-1の出力を選択する。これにより、セ
レクタ5-0から出力される変調信号は、遅延素子6-0から
出力される変調信号と位相が同じになり、半導体レーザ
駆動パルスのパルス幅は広がらない。一方、"０"符号連
続数が２ビットの場合、ＡＮＤ回路９の出力が”１”に
なり、次に”１”符号が入力した時にＦＦ7-3がセット
され、ついで、ＦＦ 7-1〜7-2がリセットされる。この
結果、セレクタ5-1は遅延素子6-1を通過しない変調信号
（入力データ）を選択し、セレクタ5-0は該セレクタ5-1
の出力を選択する。これにより、セレクタ5-0から出力
される変調信号は、遅延素子6-0から出力される変調信
号に対して、遅延素子6-1の遅延時間に相当する分だけ
位相が進むことになり、ＯＲ回路４から出力される半導
体レーザ駆動パルスの立上りが早まると共にパルス幅が
広がる。
の場合、ＡＮＤ回路９の出力が”１”にならず、セレク
タ5-1は遅延素子6-1を通過した信号を選択し、セレクタ
5-0は該セレクタ5-1の出力を選択する。これにより、セ
レクタ5-0から出力される変調信号は、遅延素子6-0から
出力される変調信号と位相が同じになり、半導体レーザ
駆動パルスのパルス幅は広がらない。一方、"０"符号連
続数が２ビットの場合、ＡＮＤ回路９の出力が”１”に
なり、次に”１”符号が入力した時にＦＦ7-3がセット
され、ついで、ＦＦ 7-1〜7-2がリセットされる。この
結果、セレクタ5-1は遅延素子6-1を通過しない変調信号
（入力データ）を選択し、セレクタ5-0は該セレクタ5-1
の出力を選択する。これにより、セレクタ5-0から出力
される変調信号は、遅延素子6-0から出力される変調信
号に対して、遅延素子6-1の遅延時間に相当する分だけ
位相が進むことになり、ＯＲ回路４から出力される半導
体レーザ駆動パルスの立上りが早まると共にパルス幅が
広がる。
【００２４】(b-3) 第２変形例 図９はＮ＝２とした場合の第１実施例の別の変形例、図
１０は図９の各部タイミングチャートである。図７にお
いて、図４で示したものと同一のものは同一符号を付し
ており、９はＡＮＤ回路である。この変形例では、"１
０１"という入力変調信号のパターンが入力されたか判
別し、入力されれば、”１”符号前の"０"符号連続数が
１ビット以下であるとして半導体レーザ駆動パルス信号
ＥＰのパルス幅を小さくするものである。半導体レーザ
駆動回路は、入力データが”１”符号のときに半導体レ
ーザ駆動パルス信号ＥＰを出力するものであり、”１”
符号前の”０”符号連続数により該駆動パルスの立上り
及びパルス幅を制御するものである。そして、”１”符
号が連続すると半導体レーザ１は連続駆動されるため、
２番目以降の”１”について駆動パルスの立上り制御及
びパルス幅制御を考慮する必要はない。
１０は図９の各部タイミングチャートである。図７にお
いて、図４で示したものと同一のものは同一符号を付し
ており、９はＡＮＤ回路である。この変形例では、"１
０１"という入力変調信号のパターンが入力されたか判
別し、入力されれば、”１”符号前の"０"符号連続数が
１ビット以下であるとして半導体レーザ駆動パルス信号
ＥＰのパルス幅を小さくするものである。半導体レーザ
駆動回路は、入力データが”１”符号のときに半導体レ
ーザ駆動パルス信号ＥＰを出力するものであり、”１”
符号前の”０”符号連続数により該駆動パルスの立上り
及びパルス幅を制御するものである。そして、”１”符
号が連続すると半導体レーザ１は連続駆動されるため、
２番目以降の”１”について駆動パルスの立上り制御及
びパルス幅制御を考慮する必要はない。
【００２５】従って、今回のビットが”１”であっても
直前のビットが”１”であれば何ら考慮する必要はな
く、今回のビットが”１”で直前のビットが”０”の場
合だけを考慮して駆動パルスの立上り制御及びパルス幅
制御をすればよい。しかし、この２ビットだけでは”
１”符号前の”０”符号連続数が１以下であるか、２以
上であるかを判断できず、もう１つ前のビットの”
１”，”０”を考慮する必要がある。すなわち、今回
の”１”符号を含めて”１０１”の３ビットパターンの
場合は”１”符号前の”０”符号連続数が１以下であ
り、”００１”の３ビットパターンの場合は”１”符号
前の”０”符号連続数が２以上であると判断できる。従
って、”１０１”のパターンが検出された時のみ、”１
０１”パターン中の今回の"１"符号に相当する半導体レ
ーザ駆動パルスＥＰの立上りを遅く、かつ、パルス幅を
狭くなるように制御すれば良い。
直前のビットが”１”であれば何ら考慮する必要はな
く、今回のビットが”１”で直前のビットが”０”の場
合だけを考慮して駆動パルスの立上り制御及びパルス幅
制御をすればよい。しかし、この２ビットだけでは”
１”符号前の”０”符号連続数が１以下であるか、２以
上であるかを判断できず、もう１つ前のビットの”
１”，”０”を考慮する必要がある。すなわち、今回
の”１”符号を含めて”１０１”の３ビットパターンの
場合は”１”符号前の”０”符号連続数が１以下であ
り、”００１”の３ビットパターンの場合は”１”符号
前の”０”符号連続数が２以上であると判断できる。従
って、”１０１”のパターンが検出された時のみ、”１
０１”パターン中の今回の"１"符号に相当する半導体レ
ーザ駆動パルスＥＰの立上りを遅く、かつ、パルス幅を
狭くなるように制御すれば良い。
【００２６】以上より、図９の変形例において、入力変
調信号に"１０１"というパターンがあると、符号検出回
路２におけるＦＦ 7-1のＱ出力、ＦＦ 7-2の反転Ｑ出
力、ＦＦ 7-3のＱ出力がともに"１"となり、このときだ
けＡＮＤ回路９の出力が"１"となる。"１０１"というパ
ターンを検出するということは、前述のように”１”符
号前の”０”符号連続数が１ビット以下の場合を検出す
ることに相当している。"１０１"パターンが検出されて
ＡＮＤ回路９の出力が”１”になるとＦＦ7-4がセット
される。この結果、セレクタ5-1は遅延素子6-1を通過し
た変調信号を選択する。このセレクタ5-1から出力され
る変調信号は遅延素子6-0から出力される変調信号と位
相が同じになり、半導体レーザ駆動パルスＥＰのパルス
幅は広がらない。しかし、"１０１"パターン以外の場合
には、すなわち、”００１”パターンの場合には、ＡＮ
Ｄ回路９の出力が”０”になりＦＦ7-4はセットされな
い。この結果、セレクタ5-1は遅延素子6-1を通過しない
変調信号（入力データ）を選択し、これにより、セレク
タ5-1から出力される変調信号は、遅延素子6-0から出力
される変調信号に対して、遅延素子6-1の遅延時間に相
当する分だけ位相が進むことになり、ＯＲ回路４から出
力される半導体レーザ駆動パルスＥＰの立上りが早まる
と共にパルス幅が広がる。
調信号に"１０１"というパターンがあると、符号検出回
路２におけるＦＦ 7-1のＱ出力、ＦＦ 7-2の反転Ｑ出
力、ＦＦ 7-3のＱ出力がともに"１"となり、このときだ
けＡＮＤ回路９の出力が"１"となる。"１０１"というパ
ターンを検出するということは、前述のように”１”符
号前の”０”符号連続数が１ビット以下の場合を検出す
ることに相当している。"１０１"パターンが検出されて
ＡＮＤ回路９の出力が”１”になるとＦＦ7-4がセット
される。この結果、セレクタ5-1は遅延素子6-1を通過し
た変調信号を選択する。このセレクタ5-1から出力され
る変調信号は遅延素子6-0から出力される変調信号と位
相が同じになり、半導体レーザ駆動パルスＥＰのパルス
幅は広がらない。しかし、"１０１"パターン以外の場合
には、すなわち、”００１”パターンの場合には、ＡＮ
Ｄ回路９の出力が”０”になりＦＦ7-4はセットされな
い。この結果、セレクタ5-1は遅延素子6-1を通過しない
変調信号（入力データ）を選択し、これにより、セレク
タ5-1から出力される変調信号は、遅延素子6-0から出力
される変調信号に対して、遅延素子6-1の遅延時間に相
当する分だけ位相が進むことになり、ＯＲ回路４から出
力される半導体レーザ駆動パルスＥＰの立上りが早まる
と共にパルス幅が広がる。
【００２７】すなわち、"０"符号連続数が１ビット以下
のとき半導体レーザ駆動パルス信号ＥＰのパルス幅を狭
くし、"０"符号連続数が２ビット以上のとき半導体レー
ザ駆動パルスＥＰ信号のパルス幅を広げ、これによりパ
ターンジッタを抑圧することができる。以上では、符号
検出回路２において”１０１”のパターンが検出された
時に、”１０１”パターン中の今回の"１"符号に相当す
る半導体レーザ駆動パルスの立上りを遅く、かつ、パル
ス幅を狭くなるように制御した。しかし、符号検出回路
２において連続する３ビットの”００１”パターンを検
出し、"１"符号に相当する半導体レーザ駆動パルスＥＰ
の立上りを早目にし、かつ、パルス幅を広げるように制
御することもできる。
のとき半導体レーザ駆動パルス信号ＥＰのパルス幅を狭
くし、"０"符号連続数が２ビット以上のとき半導体レー
ザ駆動パルスＥＰ信号のパルス幅を広げ、これによりパ
ターンジッタを抑圧することができる。以上では、符号
検出回路２において”１０１”のパターンが検出された
時に、”１０１”パターン中の今回の"１"符号に相当す
る半導体レーザ駆動パルスの立上りを遅く、かつ、パル
ス幅を狭くなるように制御した。しかし、符号検出回路
２において連続する３ビットの”００１”パターンを検
出し、"１"符号に相当する半導体レーザ駆動パルスＥＰ
の立上りを早目にし、かつ、パルス幅を広げるように制
御することもできる。
【００２８】（ｃ）第２実施例 図１１は本発明の半導体レーザ駆動回路の第２実施例構
成図、図１２は第２実施例のタイミングチャートであ
る。図１１において、１は半導体レーザ、２は入力デー
タの符号を検出する符号検出回路、３は検出した符号に
もとづいて半導体レーザ１を駆動する半導体レーザ駆動
パルス信号ＥＰのパルス幅を調整して出力するデューテ
ィ補償・制御回路（パルス幅調整回路）である。符号検
出回路２は図４の第１実施例と同一の構成になってい
る。デューティ補償・制御回路３において、10-1〜10-n
はデューティ補償回路であり、図６に示すように”１”
符号のデータが入力されると、それぞれデューティが異
なる、すなわち、パルス幅の異なるパルス信号Ｐ1〜Ｐn
を出力する。１１は制御回路であり、”１”符号前の”
０”符号の連続数を符号検出回路２のＦＦ 7-1〜7-nの
状態に基づいて判別し、”０”符号の連続数に応じたデ
ューティ選択信号を出力する。１２は所定のデューティ
補償回路10-1〜10-nから出力されるパルスを選択して半
導体レーザ１に入力するセレクタである。セレクタ１２
は、”１”符号前の”０”符号連続数が１以下のとき
デューティ補償回路10-1から出力されるデューティ最小
のパルス信号Ｐ1を選択し、”０”符号連続数が２の
ときデューティ補償回路10-2から出力されるパルス信号
Ｐ2を選択し、以下同様に”０”符号連続数がｎのと
きデューティ補償回路10-nから出力されるパルス信号Ｐ
nを選択して半導体レーザ１に入力する。
成図、図１２は第２実施例のタイミングチャートであ
る。図１１において、１は半導体レーザ、２は入力デー
タの符号を検出する符号検出回路、３は検出した符号に
もとづいて半導体レーザ１を駆動する半導体レーザ駆動
パルス信号ＥＰのパルス幅を調整して出力するデューテ
ィ補償・制御回路（パルス幅調整回路）である。符号検
出回路２は図４の第１実施例と同一の構成になってい
る。デューティ補償・制御回路３において、10-1〜10-n
はデューティ補償回路であり、図６に示すように”１”
符号のデータが入力されると、それぞれデューティが異
なる、すなわち、パルス幅の異なるパルス信号Ｐ1〜Ｐn
を出力する。１１は制御回路であり、”１”符号前の”
０”符号の連続数を符号検出回路２のＦＦ 7-1〜7-nの
状態に基づいて判別し、”０”符号の連続数に応じたデ
ューティ選択信号を出力する。１２は所定のデューティ
補償回路10-1〜10-nから出力されるパルスを選択して半
導体レーザ１に入力するセレクタである。セレクタ１２
は、”１”符号前の”０”符号連続数が１以下のとき
デューティ補償回路10-1から出力されるデューティ最小
のパルス信号Ｐ1を選択し、”０”符号連続数が２の
ときデューティ補償回路10-2から出力されるパルス信号
Ｐ2を選択し、以下同様に”０”符号連続数がｎのと
きデューティ補償回路10-nから出力されるパルス信号Ｐ
nを選択して半導体レーザ１に入力する。
【００２９】すなわち、第２実施例では”０”符号連続
直後の”１”符号による半導体レーザ駆動パルス信号Ｅ
Ｐを、”０”符号連続数に対応したデューティ補償回路
10-1〜10-nからセレクタ１２でセレクトして出力する。
これにより、”０”符号連続数に応じたパルス幅を有す
る半導体レーザ駆動パルスＥＰ信号で半導体レーザ1を
駆動できる。図１３は制御回路１１の構成図（ｎ＝４）
であり、１１ａ1〜１１ａ3はアンドゲート、１１ｂ1〜
１１ｂ2はＥＸ−ＯＲゲート、、１１ｃ1〜１１ｃ2はそ
れぞれ信号Ａ０，Ａ１を出力するＯＲゲートである。出
力信号（Ａ０，Ａ１）は、 (1) ”０”符号連続数が１以下の場合には（０，０）、 (2) ”０”符号連続数が２の場合には（０，１）、 (3) ”０”符号連続数が３の場合には（１，０）、 (4) ”０”符号連続数が４の場合には（１，１）とな
る。
直後の”１”符号による半導体レーザ駆動パルス信号Ｅ
Ｐを、”０”符号連続数に対応したデューティ補償回路
10-1〜10-nからセレクタ１２でセレクトして出力する。
これにより、”０”符号連続数に応じたパルス幅を有す
る半導体レーザ駆動パルスＥＰ信号で半導体レーザ1を
駆動できる。図１３は制御回路１１の構成図（ｎ＝４）
であり、１１ａ1〜１１ａ3はアンドゲート、１１ｂ1〜
１１ｂ2はＥＸ−ＯＲゲート、、１１ｃ1〜１１ｃ2はそ
れぞれ信号Ａ０，Ａ１を出力するＯＲゲートである。出
力信号（Ａ０，Ａ１）は、 (1) ”０”符号連続数が１以下の場合には（０，０）、 (2) ”０”符号連続数が２の場合には（０，１）、 (3) ”０”符号連続数が３の場合には（１，０）、 (4) ”０”符号連続数が４の場合には（１，１）とな
る。
【００３０】（ｄ）第３実施例 第１実施例では、”１”符号前の”０”符号連続数に基
づいて変調信号（入力データ）を遅延し、該遅延信号を
用いて半導体レーザ駆動パルスの立上り制御及びパルス
幅制御した。しかし、第３実施例ではクロック信号を遅
延して半導体レーザ駆動パルスの立上り制御及びパルス
幅制御する。図１４は本発明の半導体レーザ駆動回路の
第３実施例構成図、図１５は第３実施例のタイミングチ
ャートであり、"０"符号連続数が１ビット以下である
か、"０"符号連続数が２ビット以上であるかに応じて半
導体レーザ駆動パルス信号ＥＰの立上り及びパルス幅を
制御する場合を示している。図１４において、１は半導
体レーザ、２は入力データの符号を検出する符号検出回
路、３は検出した符号にもとづいて半導体レーザ１を駆
動するパルス信号のパルス幅を調整して出力するデュー
ティ補償・制御回路（パルス幅調整回路）である。
づいて変調信号（入力データ）を遅延し、該遅延信号を
用いて半導体レーザ駆動パルスの立上り制御及びパルス
幅制御した。しかし、第３実施例ではクロック信号を遅
延して半導体レーザ駆動パルスの立上り制御及びパルス
幅制御する。図１４は本発明の半導体レーザ駆動回路の
第３実施例構成図、図１５は第３実施例のタイミングチ
ャートであり、"０"符号連続数が１ビット以下である
か、"０"符号連続数が２ビット以上であるかに応じて半
導体レーザ駆動パルス信号ＥＰの立上り及びパルス幅を
制御する場合を示している。図１４において、１は半導
体レーザ、２は入力データの符号を検出する符号検出回
路、３は検出した符号にもとづいて半導体レーザ１を駆
動するパルス信号のパルス幅を調整して出力するデュー
ティ補償・制御回路（パルス幅調整回路）である。
【００３１】符号検出回路２は、”１”符号の前の"０"
符号連続数が１ビット以下の場合と、２ビット以上の場
合を検出するように構成されており、図７の符号検出回
路２とまったく同一の構成を有している。デューティ補
償・制御回路３において、6-0はデータのビットレートと
同一周波数のクロック信号を所定時間遅延する遅延素
子、5-0はセレクタであり”１”符号の前の"０"符号連
続数が１ビット以下の場合に遅延素子6-0で遅延した遅
延クロック信号ＣＬ1を選択し、"０"符号連続数が２ビ
ット以上の場合に遅延しない本来のクロック信号ＣＬ0
を選択して出力する。7-0はセレクタ5-0から出力される
クロック信号ＣＬに基づいて入力データを記憶するフリ
ップフロップである。
符号連続数が１ビット以下の場合と、２ビット以上の場
合を検出するように構成されており、図７の符号検出回
路２とまったく同一の構成を有している。デューティ補
償・制御回路３において、6-0はデータのビットレートと
同一周波数のクロック信号を所定時間遅延する遅延素
子、5-0はセレクタであり”１”符号の前の"０"符号連
続数が１ビット以下の場合に遅延素子6-0で遅延した遅
延クロック信号ＣＬ1を選択し、"０"符号連続数が２ビ
ット以上の場合に遅延しない本来のクロック信号ＣＬ0
を選択して出力する。7-0はセレクタ5-0から出力される
クロック信号ＣＬに基づいて入力データを記憶するフリ
ップフロップである。
【００３２】符号検出回路２に入力した変調信号（入力
データ）は、インバータ８で反転する。"０"符号連続数
が２ビット以上の場合、ＦＦ 7-1〜7-2のＱ出力が共に
"１"となり、この場合のみＡＮＤ回路９の出力が"１"と
なる。一方、”０”符号連続数が１ビット以下の場合
は、ＡＮＤ回路９の出力は"０"となる。すなわち、"０"
符号連続数が１ビット以下の場合、ＡＮＤ回路９の出力
が”１”にならず、フリップフロップ7-3のＱ出力は”
０”となる。このため、セレクタ5-0は遅延素子6-0を通
過した遅延クロック信号ＣＬ1を選択し、ＦＦ 7-0は遅
延クロック信号により入力データをセットするため、半
導体レーザ駆動パルスＥＰの立上りが遅れ、パルス幅は
広がらない。
データ）は、インバータ８で反転する。"０"符号連続数
が２ビット以上の場合、ＦＦ 7-1〜7-2のＱ出力が共に
"１"となり、この場合のみＡＮＤ回路９の出力が"１"と
なる。一方、”０”符号連続数が１ビット以下の場合
は、ＡＮＤ回路９の出力は"０"となる。すなわち、"０"
符号連続数が１ビット以下の場合、ＡＮＤ回路９の出力
が”１”にならず、フリップフロップ7-3のＱ出力は”
０”となる。このため、セレクタ5-0は遅延素子6-0を通
過した遅延クロック信号ＣＬ1を選択し、ＦＦ 7-0は遅
延クロック信号により入力データをセットするため、半
導体レーザ駆動パルスＥＰの立上りが遅れ、パルス幅は
広がらない。
【００３３】しかし、”１”符号前の"０"符号連続数が
２ビット以上の場合、ＡＮＤ回路９の出力が”１”にな
り、次に”１”符号が入力した時にＦＦ7-3がセットさ
れ、ついで、ＦＦ 7-1〜7-2がリセットされる。この結
果、セレクタ5-0は遅延素子6-0を通過しない本来のクロ
ック信号ＣＬ0を選択し、ＦＦ 7-0は本来のクロック信
号により入力データをセットするため、半導体レーザ駆
動パルスＥＰの立上りが遅れず、すなわち、"０"符号連
続数が1以下の場合に比べて半導体レーザ駆動パルスＥ
Ｐの立上りが早まり、かつ、パルス幅が広がる。この結
果、”１”符号前の"０"符号連続数が２ビット以上の場
合における光出力波形のデューティを補償し、パターン
ジッタをなくすことができる。
２ビット以上の場合、ＡＮＤ回路９の出力が”１”にな
り、次に”１”符号が入力した時にＦＦ7-3がセットさ
れ、ついで、ＦＦ 7-1〜7-2がリセットされる。この結
果、セレクタ5-0は遅延素子6-0を通過しない本来のクロ
ック信号ＣＬ0を選択し、ＦＦ 7-0は本来のクロック信
号により入力データをセットするため、半導体レーザ駆
動パルスＥＰの立上りが遅れず、すなわち、"０"符号連
続数が1以下の場合に比べて半導体レーザ駆動パルスＥ
Ｐの立上りが早まり、かつ、パルス幅が広がる。この結
果、”１”符号前の"０"符号連続数が２ビット以上の場
合における光出力波形のデューティを補償し、パターン
ジッタをなくすことができる。
【００３４】・第１変形例 第３実施例では、”１”符号前の"０"符号連続数ｎが１
以下の場合と２以上の場合であったが、一般に、"０"符
号連続数ｎの値に基づいて半導体レーザ駆動パルスＥＰ
の立上り時間及びパルス幅を制御することができる。か
かる場合には、遅延時間が異なる複数のクロック信号を
発生し、”０”符号の連続数が大きくなるほど遅延時間
が小さなクロック信号を選択し、該選択したクロック信
号により入力データをラッチして半導体レーザ駆動パル
ス信号ＥＰの立上りを早く、かつ、パルス幅を広げるよ
うに制御する。
以下の場合と２以上の場合であったが、一般に、"０"符
号連続数ｎの値に基づいて半導体レーザ駆動パルスＥＰ
の立上り時間及びパルス幅を制御することができる。か
かる場合には、遅延時間が異なる複数のクロック信号を
発生し、”０”符号の連続数が大きくなるほど遅延時間
が小さなクロック信号を選択し、該選択したクロック信
号により入力データをラッチして半導体レーザ駆動パル
ス信号ＥＰの立上りを早く、かつ、パルス幅を広げるよ
うに制御する。
【００３５】・第２変形例 この変形例では、"１０１"という入力変調信号のパター
ンが入力されたか否か判別し、入力されれば、"０"符号
連続数が１ビット以下であるとして図１４の第３実施例
の方法で半導体レーザ駆動パルス信号ＥＰのパルス幅を
小さくするものである。入力変調信号に"１０１"という
パターンがあると、符号検出回路２におけるＦＦ 7-1の
Ｑ出力、ＦＦ 7-2の反転Ｑ出力、ＦＦ 7-3のＱ出力がと
もに"１"となり、このときだけＡＮＤ回路９の出力が
"１"となる。"１０１"というパターンを検出するという
ことは、”１”符号前の"０"符号連続数が１ビット以下
の場合を検出することに相当している。"１０１"パター
ンが検出されてＡＮＤ回路９の出力が”１”になるとＦ
Ｆ7-4がセットされる。この結果、セレクタ5-0は遅延素
子6-0を通過した遅延クロック信号ＣＬ1を選択し、ＦＦ
7-0はこの遅延クロック信号により入力データをセット
する。このため、半導体レーザ駆動パルス信号ＥＰの立
上りが遅れ、パルス幅は広がらない。
ンが入力されたか否か判別し、入力されれば、"０"符号
連続数が１ビット以下であるとして図１４の第３実施例
の方法で半導体レーザ駆動パルス信号ＥＰのパルス幅を
小さくするものである。入力変調信号に"１０１"という
パターンがあると、符号検出回路２におけるＦＦ 7-1の
Ｑ出力、ＦＦ 7-2の反転Ｑ出力、ＦＦ 7-3のＱ出力がと
もに"１"となり、このときだけＡＮＤ回路９の出力が
"１"となる。"１０１"というパターンを検出するという
ことは、”１”符号前の"０"符号連続数が１ビット以下
の場合を検出することに相当している。"１０１"パター
ンが検出されてＡＮＤ回路９の出力が”１”になるとＦ
Ｆ7-4がセットされる。この結果、セレクタ5-0は遅延素
子6-0を通過した遅延クロック信号ＣＬ1を選択し、ＦＦ
7-0はこの遅延クロック信号により入力データをセット
する。このため、半導体レーザ駆動パルス信号ＥＰの立
上りが遅れ、パルス幅は広がらない。
【００３６】しかし、"１０１"パターン以外の場合に
は、すなわち、”００１”パターンの場合には、ＡＮＤ
回路９の出力が”０”になりＦＦ7-4はセットされな
い。この結果、セレクタ5-0は遅延素子6-0を通過しない
本来のクロック信号ＣＬ0を選択し、ＦＦ 7-0は該クロ
ック信号により入力データをセットする。このため、半
導体レーザ駆動パルスＥＰの立上りが遅れず、すなわ
ち、"０"符号連続数が１以下の場合に比べて半導体レー
ザ駆動パルスの立上りが早まり、かつ、パルス幅が広が
る。この結果、”１”符号前の"０"符号連続数が２ビッ
ト以上の場合における光出力波形のデューティを補償
し、パターンジッタをなくすことができる。
は、すなわち、”００１”パターンの場合には、ＡＮＤ
回路９の出力が”０”になりＦＦ7-4はセットされな
い。この結果、セレクタ5-0は遅延素子6-0を通過しない
本来のクロック信号ＣＬ0を選択し、ＦＦ 7-0は該クロ
ック信号により入力データをセットする。このため、半
導体レーザ駆動パルスＥＰの立上りが遅れず、すなわ
ち、"０"符号連続数が１以下の場合に比べて半導体レー
ザ駆動パルスの立上りが早まり、かつ、パルス幅が広が
る。この結果、”１”符号前の"０"符号連続数が２ビッ
ト以上の場合における光出力波形のデューティを補償
し、パターンジッタをなくすことができる。
【００３７】（ｅ）第４実施例 第１実施例では、”１”符号前の”０”符号連続数に基
づいて変調信号（入力データ）を遅延し、該遅延信号を
用いて半導体レーザ駆動パルスの立上り制御及びパルス
幅制御した。しかし、第４実施例では、入力データ波形
の立上り及び立ち下がりを傾斜あるいは鈍化させ、”
０”符号の連続数に基づいて識別レベルを制御し、傾斜
信号あるいは鈍化信号と識別レベルを比較し、識別レベ
ル以上の傾斜信号あるいは鈍化信号を増幅出力し、”
１”符号前の”０”符号連続数に基づいて半導体レーザ
駆動パルス信号ＥＰの立上り及びパルス幅を制御する。
図１８は本発明の半導体レーザ駆動回路の第４実施例の
構成図、図１９は第４実施例のタイミングチャートであ
り、"０"符号連続数が１ビット以下であるか、"０"符号
連続数が２ビット以上であるかに応じて半導体レーザ駆
動パルス信号ＥＰの立上り及びパルス幅を制御する場合
について示している。
づいて変調信号（入力データ）を遅延し、該遅延信号を
用いて半導体レーザ駆動パルスの立上り制御及びパルス
幅制御した。しかし、第４実施例では、入力データ波形
の立上り及び立ち下がりを傾斜あるいは鈍化させ、”
０”符号の連続数に基づいて識別レベルを制御し、傾斜
信号あるいは鈍化信号と識別レベルを比較し、識別レベ
ル以上の傾斜信号あるいは鈍化信号を増幅出力し、”
１”符号前の”０”符号連続数に基づいて半導体レーザ
駆動パルス信号ＥＰの立上り及びパルス幅を制御する。
図１８は本発明の半導体レーザ駆動回路の第４実施例の
構成図、図１９は第４実施例のタイミングチャートであ
り、"０"符号連続数が１ビット以下であるか、"０"符号
連続数が２ビット以上であるかに応じて半導体レーザ駆
動パルス信号ＥＰの立上り及びパルス幅を制御する場合
について示している。
【００３８】図１８において、１は半導体レーザ、２は
入力データの符号を検出する符号検出回路、３は検出し
た符号にもとづいて半導体レーザ１を駆動するパルス信
号のパルス幅を調整して出力するデューティ補償・制御
回路（パルス幅調整回路）である。符号検出回路２
は、”１”符号の前の"０"符号連続数が１ビット以下の
場合と、２ビット以上の場合を検出するように構成され
ており、図７の符号検出回路２とまったく同一の構成を
有している。デューティ補償・制御回路３において、
８′はインバータ回路、１３は波形鈍化回路で、入力信
号Ａ（図１９）の立上り、立ち下がりを傾斜あるいは鈍
化した鈍化信号Ｂを出力するもので、例えばローパスフ
ィルタなどで構成される。１４は差動増幅回路であり、
波形鈍化回路１３から出力される鈍化信号Ｂと識別レベ
ルＶRを比較し、識別レベル以上の鈍化信号を増幅して
信号Ｃ、すなわち、半導体レーザ駆動パルス信号ＥＰを
出力する。１５はレベルシフト回路であり、”１”符号
前の"０"符号連続数が２ビット以上続いたときに識別レ
ベルＶRを下げ、これにより、差動増幅回路１４から出
力される半導体レーザ駆動パルス信号ＥＰの立上りを早
めると共に、パルス幅を広げるものである。
入力データの符号を検出する符号検出回路、３は検出し
た符号にもとづいて半導体レーザ１を駆動するパルス信
号のパルス幅を調整して出力するデューティ補償・制御
回路（パルス幅調整回路）である。符号検出回路２
は、”１”符号の前の"０"符号連続数が１ビット以下の
場合と、２ビット以上の場合を検出するように構成され
ており、図７の符号検出回路２とまったく同一の構成を
有している。デューティ補償・制御回路３において、
８′はインバータ回路、１３は波形鈍化回路で、入力信
号Ａ（図１９）の立上り、立ち下がりを傾斜あるいは鈍
化した鈍化信号Ｂを出力するもので、例えばローパスフ
ィルタなどで構成される。１４は差動増幅回路であり、
波形鈍化回路１３から出力される鈍化信号Ｂと識別レベ
ルＶRを比較し、識別レベル以上の鈍化信号を増幅して
信号Ｃ、すなわち、半導体レーザ駆動パルス信号ＥＰを
出力する。１５はレベルシフト回路であり、”１”符号
前の"０"符号連続数が２ビット以上続いたときに識別レ
ベルＶRを下げ、これにより、差動増幅回路１４から出
力される半導体レーザ駆動パルス信号ＥＰの立上りを早
めると共に、パルス幅を広げるものである。
【００３９】符号検出回路２に入力した変調信号（入力
データ）は、インバータ８で反転する。"０"符号連続数
が２ビット以上の場合、ＦＦ 7-1〜7-2のＱ出力が共に
"１"となり、この場合のみＡＮＤ回路９の出力が"１"と
なる。一方、”０”符号連続数が１ビット以下の場合
は、ＡＮＤ回路９の出力は"０"となる。従って、"０"符
号連続数が１ビット以下の場合、ＡＮＤ回路９の出力
が”１”にならず、フリップフロップ7-3のＱ出力は”
０”となる。このため、レベルシフト回路１５はレベル
を変えない。この結果、差動増幅回路１４から出力され
るパルス信号ＥＰのパルス幅は広がらない。しかし、”
１”符号前の"０"符号連続数が２ビット以上の場合、Ａ
ＮＤ回路９の出力が”１”になり、次に”１”符号が入
力した時にＦＦ7-3がセットされ、ついで、ＦＦ 7-1〜7
-2がリセットされる。この結果、レベルシフト回路１５
は識別レベルＶRを下げ、これにより、差動増幅回路１
４から出力される駆動パルスはその立上りが早まり、か
つ、パルス幅が広がる。
データ）は、インバータ８で反転する。"０"符号連続数
が２ビット以上の場合、ＦＦ 7-1〜7-2のＱ出力が共に
"１"となり、この場合のみＡＮＤ回路９の出力が"１"と
なる。一方、”０”符号連続数が１ビット以下の場合
は、ＡＮＤ回路９の出力は"０"となる。従って、"０"符
号連続数が１ビット以下の場合、ＡＮＤ回路９の出力
が”１”にならず、フリップフロップ7-3のＱ出力は”
０”となる。このため、レベルシフト回路１５はレベル
を変えない。この結果、差動増幅回路１４から出力され
るパルス信号ＥＰのパルス幅は広がらない。しかし、”
１”符号前の"０"符号連続数が２ビット以上の場合、Ａ
ＮＤ回路９の出力が”１”になり、次に”１”符号が入
力した時にＦＦ7-3がセットされ、ついで、ＦＦ 7-1〜7
-2がリセットされる。この結果、レベルシフト回路１５
は識別レベルＶRを下げ、これにより、差動増幅回路１
４から出力される駆動パルスはその立上りが早まり、か
つ、パルス幅が広がる。
【００４０】・第１変形例 第４実施例では、”１”符号前の"０"符号連続数ｎが１
以下の場合と２以上の場合であったが、一般に、"０"符
号連続数ｎの値に基づいて半導体レーザ駆動パルスＥＰ
の立上り時間及びパルス幅を制御することができる。図
２０はかかる場合の構成図であり、１は半導体レーザ、
２は入力データの符号を検出する符号検出回路で図４に
示す符号検出回路と同一の構成を有している。３は検出
した符号にもとづいて半導体レーザ１を駆動するパルス
信号のパルス幅を調整して出力するデューティ補償・制
御回路（パルス幅調整回路）である。
以下の場合と２以上の場合であったが、一般に、"０"符
号連続数ｎの値に基づいて半導体レーザ駆動パルスＥＰ
の立上り時間及びパルス幅を制御することができる。図
２０はかかる場合の構成図であり、１は半導体レーザ、
２は入力データの符号を検出する符号検出回路で図４に
示す符号検出回路と同一の構成を有している。３は検出
した符号にもとづいて半導体レーザ１を駆動するパルス
信号のパルス幅を調整して出力するデューティ補償・制
御回路（パルス幅調整回路）である。
【００４１】デューティ補償・制御回路３において、１
１は制御回路、１３は波形鈍化回路、１４は差動増幅回
路、１５はレベルシフト回路である。制御回路１１は”
１”符号前の”０”符号の連続数を判別し、”０”符号
連続数に応じたレベル選択信号を出力する。ｎ＝４の場
合、図１３に示す構成を有している。レベルシフト回路
１５は”１”符号前の”０”符号の連続数に応じたレベ
ルを出力するもので、ｎ＝４の場合、図２１に示すよう
に４段階のレベルＶRを出力するようになっている。図
２１において、ＲＶ１は”０”符号連続数が１以下の場
合のレベルを設定するボリューム、ＲＶ２は”０”符号
連続数が２の場合のレベルを設定するボリューム、ＲＶ
３は”０”符号連続数が３の場合のレベルを設定するボ
リューム、ＲＶ４は”０”符号連続数が４の場合のレベ
ルを設定するボリューム、ＡＳＷ１〜ＡＳＷ４はアナロ
グスイッチ、ＤＤＲはデコーダ／ドライバで、”０”符
号連続数に応じたアナログスイッチをオンして所定のレ
ベルを出力するものである。例えば、”０”符号連続数
が１以下の場合にはアナログスイッチＡＳＷ１をオンし
てボリュームＲＶ１で設定したレベルを出力する。
１は制御回路、１３は波形鈍化回路、１４は差動増幅回
路、１５はレベルシフト回路である。制御回路１１は”
１”符号前の”０”符号の連続数を判別し、”０”符号
連続数に応じたレベル選択信号を出力する。ｎ＝４の場
合、図１３に示す構成を有している。レベルシフト回路
１５は”１”符号前の”０”符号の連続数に応じたレベ
ルを出力するもので、ｎ＝４の場合、図２１に示すよう
に４段階のレベルＶRを出力するようになっている。図
２１において、ＲＶ１は”０”符号連続数が１以下の場
合のレベルを設定するボリューム、ＲＶ２は”０”符号
連続数が２の場合のレベルを設定するボリューム、ＲＶ
３は”０”符号連続数が３の場合のレベルを設定するボ
リューム、ＲＶ４は”０”符号連続数が４の場合のレベ
ルを設定するボリューム、ＡＳＷ１〜ＡＳＷ４はアナロ
グスイッチ、ＤＤＲはデコーダ／ドライバで、”０”符
号連続数に応じたアナログスイッチをオンして所定のレ
ベルを出力するものである。例えば、”０”符号連続数
が１以下の場合にはアナログスイッチＡＳＷ１をオンし
てボリュームＲＶ１で設定したレベルを出力する。
【００４２】この変形例では、”１”符号前の”０”符
号の連続数が多くなるほどシフト回路１５から出力する
識別レベルＶRを低くしているから、”０”符号の連続
数が大きくなるほど差動増幅回路１４から出力される半
導体レーザパルス信号ＥＰの立上りを早め、かつ、パル
ス幅を広げることができる。
号の連続数が多くなるほどシフト回路１５から出力する
識別レベルＶRを低くしているから、”０”符号の連続
数が大きくなるほど差動増幅回路１４から出力される半
導体レーザパルス信号ＥＰの立上りを早め、かつ、パル
ス幅を広げることができる。
【００４３】・第２変形例 この変形例では、"１０１"という入力変調信号のパター
ンが入力されたか否かを判別し、入力されれば、"０"符
号連続数が１ビット以下であるとして第４実施例の方法
で半導体レーザ駆動パルス信号ＥＰのパルス幅を小さく
するものである。入力変調信号に"１０１"というパター
ンがあると、符号検出回路２におけるＦＦ 7-1のＱ出
力、ＦＦ 7-2の反転Ｑ出力、ＦＦ 7-3のＱ出力がともに
"１"となり、このときだけＡＮＤ回路９の出力が"１"と
なる。"１０１"というパターンを検出するということ
は、”１”符号前の"０"符号連続数が１ビット以下であ
る場合を検出することに相当している。"１０１"パター
ンが検出されてＡＮＤ回路９の出力が”１”になるとＦ
Ｆ7-4がセットされる。ＦＦ7-4がセットされるとレベル
シフト回路１５はレベルを変えない。このため、差動増
幅回路１４から出力されるパルス信号ＥＰのパルス幅は
広がらない。しかし、"１０１"パターン以外の場合に
は、すなわち、”００１”パターンの場合には、ＡＮＤ
回路９の出力が”０”になりＦＦ7-4はセットされな
い。ＦＦ7-4がセットされていないと、レベルシフト回
路１５は識別レベルＶRを下げ、これにより、差動増幅
回路１４から出力される半導体レーザ駆動パルスの立上
りが早まり、かつ、パルス幅が広がる。この結果、”
１”符号前の"０"符号連続数が２ビット以上の場合にお
ける光出力波形のデューティを補償し、パターンジッタ
をなくすことができる。
ンが入力されたか否かを判別し、入力されれば、"０"符
号連続数が１ビット以下であるとして第４実施例の方法
で半導体レーザ駆動パルス信号ＥＰのパルス幅を小さく
するものである。入力変調信号に"１０１"というパター
ンがあると、符号検出回路２におけるＦＦ 7-1のＱ出
力、ＦＦ 7-2の反転Ｑ出力、ＦＦ 7-3のＱ出力がともに
"１"となり、このときだけＡＮＤ回路９の出力が"１"と
なる。"１０１"というパターンを検出するということ
は、”１”符号前の"０"符号連続数が１ビット以下であ
る場合を検出することに相当している。"１０１"パター
ンが検出されてＡＮＤ回路９の出力が”１”になるとＦ
Ｆ7-4がセットされる。ＦＦ7-4がセットされるとレベル
シフト回路１５はレベルを変えない。このため、差動増
幅回路１４から出力されるパルス信号ＥＰのパルス幅は
広がらない。しかし、"１０１"パターン以外の場合に
は、すなわち、”００１”パターンの場合には、ＡＮＤ
回路９の出力が”０”になりＦＦ7-4はセットされな
い。ＦＦ7-4がセットされていないと、レベルシフト回
路１５は識別レベルＶRを下げ、これにより、差動増幅
回路１４から出力される半導体レーザ駆動パルスの立上
りが早まり、かつ、パルス幅が広がる。この結果、”
１”符号前の"０"符号連続数が２ビット以上の場合にお
ける光出力波形のデューティを補償し、パターンジッタ
をなくすことができる。
【００４４】（ｆ）第５実施例 第４実施例では入力データ波形の立上り及び立ち下がり
を傾斜し、あるいは鈍化させ、”０”符号の連続数に基
づいて識別レベルを制御し、傾斜信号あるいは鈍化信号
と識別レベルを比較し、識別レベル以上の傾斜信号ある
いは鈍化信号を増幅出力し、”１”符号前の”０”符号
連続数に基づいて半導体レーザ駆動パルス信号ＥＰの立
上り及びパルス幅を制御する。しかし、第５実施例で
は、”０”符号の連続数に基づいてレベルを制御し、該
レベルに基づいて変調信号（入力データ）を遅延し、遅
延信号と変調信号を合成することにより、”１”符号前
の”０”符号連続数に基づいて半導体レーザ駆動パルス
信号ＥＰの立上り及びパルス幅を制御する。
を傾斜し、あるいは鈍化させ、”０”符号の連続数に基
づいて識別レベルを制御し、傾斜信号あるいは鈍化信号
と識別レベルを比較し、識別レベル以上の傾斜信号ある
いは鈍化信号を増幅出力し、”１”符号前の”０”符号
連続数に基づいて半導体レーザ駆動パルス信号ＥＰの立
上り及びパルス幅を制御する。しかし、第５実施例で
は、”０”符号の連続数に基づいてレベルを制御し、該
レベルに基づいて変調信号（入力データ）を遅延し、遅
延信号と変調信号を合成することにより、”１”符号前
の”０”符号連続数に基づいて半導体レーザ駆動パルス
信号ＥＰの立上り及びパルス幅を制御する。
【００４５】図２３は本発明の半導体レーザ駆動回路の
第５実施例の構成図である。図中、１は半導体レーザ、
２は入力データの符号を検出する符号検出回路、３は検
出した符号にもとづいて半導体レーザ駆動パルス信号の
立上り及びパルス幅を制御して出力するデューティ補償
・制御回路（パルス幅調整回路）である。符号検出回路
２は図４に示す符号検出回路と同一の構成を有してい
る。デューティ補償・制御回路３において、４はＯＲ回
路、６は遅延素子、１１は制御回路、１５はレベルシフ
ト回路、１６は印加電圧により入力信号の遅延時間を変
化する電圧制御型ディレイラインであり、印加電圧を大
きくするとその遅延量が小さくなる。遅延素子６の遅延
量は電圧制御型ディレイライン１６の最大遅延量と等し
く設定されている。制御回路１１は”１”符号前の”
０”符号の連続数を判別し、”０”符号連続数に応じた
レベル選択信号を出力する。ｎ＝４の場合、図１３に示
す構成を有している。レベルシフト回路１５は”１”符
号前の”０”符号の連続数が多くなる程大きなレベルを
出力するもので、ｎ＝４の場合、図２１に示す構成を有
している。電圧制御型ディレイライン１６は、ＤＣ電圧
の変化により遅延時間を可変するELMEC CORPORATION製
のCDGタイプあるいはQDB,QDDタイプの電圧調整型高速可
変ディレイライン(QDG3001,QDB1005,QDD1305など)を採
用でき、前述のように、印加電圧が大きくなるとその遅
延量が小さくなり、印加電圧が小さくなると遅延量が大
きくなる。
第５実施例の構成図である。図中、１は半導体レーザ、
２は入力データの符号を検出する符号検出回路、３は検
出した符号にもとづいて半導体レーザ駆動パルス信号の
立上り及びパルス幅を制御して出力するデューティ補償
・制御回路（パルス幅調整回路）である。符号検出回路
２は図４に示す符号検出回路と同一の構成を有してい
る。デューティ補償・制御回路３において、４はＯＲ回
路、６は遅延素子、１１は制御回路、１５はレベルシフ
ト回路、１６は印加電圧により入力信号の遅延時間を変
化する電圧制御型ディレイラインであり、印加電圧を大
きくするとその遅延量が小さくなる。遅延素子６の遅延
量は電圧制御型ディレイライン１６の最大遅延量と等し
く設定されている。制御回路１１は”１”符号前の”
０”符号の連続数を判別し、”０”符号連続数に応じた
レベル選択信号を出力する。ｎ＝４の場合、図１３に示
す構成を有している。レベルシフト回路１５は”１”符
号前の”０”符号の連続数が多くなる程大きなレベルを
出力するもので、ｎ＝４の場合、図２１に示す構成を有
している。電圧制御型ディレイライン１６は、ＤＣ電圧
の変化により遅延時間を可変するELMEC CORPORATION製
のCDGタイプあるいはQDB,QDDタイプの電圧調整型高速可
変ディレイライン(QDG3001,QDB1005,QDD1305など)を採
用でき、前述のように、印加電圧が大きくなるとその遅
延量が小さくなり、印加電圧が小さくなると遅延量が大
きくなる。
【００４６】第５実施例によれば、”１”符号前の”
０”符号の連続数が多くなるほどレベルシフト回路１５
から出力するレベルＶRを大きくして遅延時間を小さく
する。この結果、”０”符号の連続数が多くなるほどＯ
Ｒ回路から出力される半導体レーザ駆動パルス信号ＥＰ
のパルス幅を広げることができる。以上、本発明を実施
例により説明したが、本発明は請求の範囲に記載した本
発明の主旨に従い種々の変形が可能であり、本発明はこ
れらを排除するものではない。
０”符号の連続数が多くなるほどレベルシフト回路１５
から出力するレベルＶRを大きくして遅延時間を小さく
する。この結果、”０”符号の連続数が多くなるほどＯ
Ｒ回路から出力される半導体レーザ駆動パルス信号ＥＰ
のパルス幅を広げることができる。以上、本発明を実施
例により説明したが、本発明は請求の範囲に記載した本
発明の主旨に従い種々の変形が可能であり、本発明はこ
れらを排除するものではない。
【００４７】
【発明の効果】以上本発明によれば、入力データにおけ
る”０”符号の連続数を監視し、入力データにおける”
１”符号の前の”０”符号連続数に応じて半導体レーザ
駆動パルス信号の立上り及びパルス幅を制御するように
構成したから、零バイアス変調における立上りのパター
ンジッタを減少させ、高品質信号伝送ができる。又、本
発明によれば、光伝送装置はバースト信号だけでなく、
いかなる入力変調信号に対しても安定に動作することが
出来る。又、本発明によれば、簡単な構成でパターンジ
ッタをなくすことが可能であり、低価格で高品質な光伝
送装置が要求されるＡＴＭを始めとする光加入者系シス
テムに寄与するところが大きい。
る”０”符号の連続数を監視し、入力データにおける”
１”符号の前の”０”符号連続数に応じて半導体レーザ
駆動パルス信号の立上り及びパルス幅を制御するように
構成したから、零バイアス変調における立上りのパター
ンジッタを減少させ、高品質信号伝送ができる。又、本
発明によれば、光伝送装置はバースト信号だけでなく、
いかなる入力変調信号に対しても安定に動作することが
出来る。又、本発明によれば、簡単な構成でパターンジ
ッタをなくすことが可能であり、低価格で高品質な光伝
送装置が要求されるＡＴＭを始めとする光加入者系シス
テムに寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】半導体レーザ駆動回路の構成図ある。
【図３】変調信号の電気波形モデルである。
【図４】半導体レーザ駆動回路の第１実施例の構成図で
ある。
ある。
【図５】第１実施例の各部タイミングチャートである。
【図６】”０”符号連続時間と発光遅延時間の関係図で
ある。
ある。
【図７】第１実施例の変形例（ｎ＝２）である。
【図８】図７の各部タイミングチャートである。
【図９】第１実施例の別の変形例である。
【図１０】図９の各部タイミングチャートである。
【図１１】半導体レーザ駆動回路の第２実施例の構成図
である。
である。
【図１２】第２実施例の各部タイミングチャートであ
る。
る。
【図１３】制御回路の構成図である。
【図１４】半導体レーザ駆動回路の第３実施例の構成図
である。
である。
【図１５】第３実施例の各部タイミングチャートであ
る。
る。
【図１６】第３実施例の変形例である。
【図１７】図１６の各部タイミングチャートである。
【図１８】半導体レーザ駆動回路の第４実施例の構成図
である。
である。
【図１９】第４実施例の各部タイミングチャートであ
る。
る。
【図２０】第４実施例の変形例である。
【図２１】４段階までレベルを変えられるレベルシフト
回路の構成図である。
回路の構成図である。
【図２２】第４実施例の別の変形例である。
【図２３】半導体レーザ駆動回路の第５実施例の構成図
である。
である。
【図２４】半導体レーザの変調方法説明図である。
【図２５】半導体レーザのパルス変調光出力模式図であ
る。
る。
１・・半導体レーザ ２・・符号検出回路 ３・・デューティ補償・制御回路 ４・・OR回路 ５・・セレクタ ６・・遅延素子 ７・・フリップフロップ(ＦＦ) ８・・インバータ ９・・AND回路 １０・・デューティ補償回路 １１・・制御回路 １２・・セレクタ １３・・波形鈍化回路 １４・・差動増幅回路 １５・・レベルシフト回路 １６・・電圧制御型ディレイライン
Claims (16)
- 【請求項１】 入力データの論理値に応じたレベルを有
するパルス信号で半導体レーザを駆動する半導体レーザ
駆動回路において、 入力データの符号を検出する符号検出回路、 検出した符号にもとづいて前記パルス信号のパルス幅を
調整して出力するパルス幅調整回路を備えたことを特徴
とする半導体レーザ駆動回路。 - 【請求項２】 半導体レーザに電流を流すときの論理値
を”１”、電流を流さないときの論理値を”０”とする
とき、符号検出回路は入力データにおける連続する３ビ
ットの符号が”１０１”のパターンを検出する手段を有
し、 パルス幅調整回路は”１０１”パターン中の後ろの"１"
符号に相当するパルス幅を、連続する３ビットの”００
１”パターンの"１"符号に相当するパルス幅より狭くす
る手段を有する、ことを特徴とする請求項１記載の半導
体レーザ駆動回路。 - 【請求項３】 半導体レーザに電流を流すときの論理値
を”１”、電流を流さないときの論理値を”０”とする
とき、符号検出回路は入力データにおける連続する３ビ
ットの符号が”１０１”のパターンを検出する手段を有
し、 パルス幅調整回路は 入力データをラッチして前記パルス信号を出力するパル
ス信号出力部、 クロック信号を遅延するクロック遅延部、 クロック信号と遅延クロック信号のうち一方を選択する
クロック選択部、を備え、３ビットの符号が”１０１”
のとき遅延クロック信号により入力データをラッチし、
その他の時には前記クロック信号により入力データをラ
ッチして３ビットの符号が”００１”のとき前記パルス
信号の立上りを早くしてパルス幅を広げることを特徴と
する請求項１記載の半導体レーザ駆動回路。 - 【請求項４】 半導体レーザに電流を流すときの論理値
を”１”、電流を流さないときの論理値を”０”とする
とき、符号検出回路は入力データにおける連続する３ビ
ットの符号が”１０１”のパターンを検出する手段を有
し、 パルス幅調整回路は、 入力データ波形の立上り及び立ち下がりを傾斜させる傾
斜回路、 ３ビットの符号が”１０１”のとき識別レベルを増加す
る識別レベル制御回路、 傾斜回路出力と前記識別レベルを比較して前記パルス信
号を出力する手段を備えたこと、を特徴とする請求項１
記載の半導体レーザ駆動回路。 - 【請求項５】 半導体レーザを入力データの論理値に応
じたレベルを有するパルス信号で駆動する半導体レーザ
駆動回路において、 半導体レーザに電流を流すときの論理値を”１”、電流
を流さないときの論理値を”０”とするとき、入力デー
タにおける”０”符号の連続数を監視する監視部、 入力データにおける”１”符号の前の”０”符号の連続
数に応じて前記パルス信号のパルス幅を広げて出力する
パルス幅調整回路を備えたことを特徴とする半導体レー
ザ駆動回路。 - 【請求項６】 パルス幅調整回路は、入力データにおけ
る”０”符号連続数ｎと半導体レーザから出力する光パ
ルスの発光遅延時間との関係にもとづいて、実際の”
０”符号連続数ｎ後の”１”符号によるパルス信号の立
上りを該発光遅延時間分だけ早くしてパルス幅を広げる
ことを特徴とする請求項５記載の半導体レーザ駆動回
路。 - 【請求項７】 前記パルス幅調整回路は、”０”符号が
所定数Ｎ以上連続する場合、前記パルス幅の広げ量を一
定値に固定することを特徴とする請求項５記載の半導体
レーザ駆動回路。 - 【請求項８】 入力データの”０”連続時間と光パルス
発光遅延時間の関係から、発光遅延時間が一定となる”
０”連続時間を求め、この”０”連続時間と入力データ
のビットレートとから前記所定数Ｎを決定することを特
徴とする請求項７記載の半導体レーザ駆動回路。 - 【請求項９】 パルス幅調整回路は、 ”０”符号連続数が少ない程、入力データの遅延時間を
大きくする第１の遅延部、 第１の遅延部において設定する最大遅延時間分、入力デ
ータを遅延する第２の遅延部、 ”０”符号連続数に応じた第１の遅延部出力と第２の遅
延出力を合成してパルス信号を出力するパルス信号出力
部、を備えたことを特徴とする請求項５記載の半導体レ
ーザ駆動回路。 - 【請求項１０】 パルス幅調整回路は、 ”０”符号連続数に応じたデューティを有するパルス信
号を出力するデューティ可変パルス発生回路、 ”０”符号連続数に応じたパルス信号を前記デューティ
可変パルス発生回路より選択する制御部、を備えたこと
を特徴とする請求項５記載の半導体レーザ駆動回路。 - 【請求項１１】 前記パルス幅調整回路は、 入力データをラッチして前記パルス信号を出力するパル
ス信号出力部、 遅延時間が異なる複数のクロック信号を発生するクロッ
ク遅延部、 所定のクロック信号を選択するクロック選択部、を備
え、”０”符号の連続数が大きくなるほど遅延時間が小
さなクロック信号を選択し、該クロック信号により入力
データをラッチしてパルス信号の立上りを早くしてパル
ス幅を広げることを特徴とする請求項５記載の半導体レ
ーザ駆動回路。 - 【請求項１２】 前記パルス幅調整回路は、 入力データ波形の立上り及び立ち下がりを傾斜させる傾
斜回路、 ”０”符号の連続数に基づいて識別レベルを減小する識
別レベル制御回路、 傾斜回路出力と前記識別レベルを比較して前記パルス信
号を出力する手段、を備えたこと、を特徴とする請求項
５記載の半導体レーザ駆動回路。 - 【請求項１３】 前記パルス幅調整回路は、 入力データを遅延すると共に、印加電圧により遅延時間
を可変する電圧制御型ディレイライン、 ”０”符号の連続数に基づいて前記電圧制御型ディレイ
ラインに入力するレベルを制御するレベル制御回路、 入力データとディレイラインから出力される遅延データ
信号を合成して前記パルス信号を出力する手段、を備え
たこと、を特徴とする請求項５記載の半導体レーザ駆動
回路。 - 【請求項１４】 前記パルス幅調整回路は、 ”０”符号の連続数が２以上の場合と、１以下の場合に
分けて前記パルス幅を制御することを特徴とする請求項
５記載の半導体レーザ駆動回路。 - 【請求項１５】 前記パルス幅調整回路は、 入力データをラッチして前記パルス信号を出力するパル
ス信号出力部、 クロック信号を遅延するクロック遅延部、 クロック信号と遅延クロック信号の一方を選択するクロ
ック選択部、を備え、”０”符号の連続数が１以下であ
れば遅延クロック信号により入力データをラッチし、”
０”符号の連続数が２以上であれば前記クロック信号に
より入力データをラッチして前記パルス信号の立上りを
早くしてパルス幅を広げることを特徴とする請求項１４
記載の半導体レーザ駆動回路。 - 【請求項１６】 前記パルス幅調整回路は、 入力データの立上り及び立ち下がりを傾斜させる傾斜回
路、 ”０”符号の連続数が２以上のとき識別レベルを減小す
る識別レベル制御回路、 傾斜回路出力と前記識別レベルを比較して前記パルス信
号を出力する手段、を備えたことを特徴とする請求項１
４記載の半導体レーザ駆動回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05873398A JP3839577B2 (ja) | 1998-03-11 | 1998-03-11 | 半導体レーザ駆動回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05873398A JP3839577B2 (ja) | 1998-03-11 | 1998-03-11 | 半導体レーザ駆動回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH11261485A true JPH11261485A (ja) | 1999-09-24 |
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Family
ID=13092722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05873398A Expired - Fee Related JP3839577B2 (ja) | 1998-03-11 | 1998-03-11 | 半導体レーザ駆動回路 |
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| Country | Link |
|---|---|
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| JP (1) | JP3839577B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1330051A1 (en) * | 2000-10-26 | 2003-07-23 | Fujitsu Limited | Pulse width control circuit |
| JP2005303974A (ja) * | 2004-03-19 | 2005-10-27 | Fujitsu Ltd | 光変調器の駆動方法、並びに、それを用いた光送信機および光伝送システム |
| WO2009087960A1 (ja) * | 2008-01-07 | 2009-07-16 | Nikon Systems Inc. | データ転送装置およびカメラ |
| JP2010245784A (ja) * | 2009-04-03 | 2010-10-28 | Ntt Electornics Corp | バースト光送信装置 |
| US8674735B2 (en) | 2009-01-30 | 2014-03-18 | Nikon Corporation | Phase adjusting apparatus and camera |
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Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269898A (ja) * | 1999-03-19 | 2000-09-29 | Fujitsu Ltd | 光送信回路 |
| JP3644010B2 (ja) * | 1999-03-29 | 2005-04-27 | 富士通株式会社 | 光送信回路 |
| KR100343141B1 (ko) * | 1999-12-29 | 2002-07-05 | 윤종용 | 전송 에러를 보상하는 광 전송 시스템 |
| US6509994B2 (en) * | 2001-04-23 | 2003-01-21 | Scientific-Atlanta, Inc. | Burst-mode analog transmitter |
| US7614074B2 (en) * | 2001-04-23 | 2009-11-03 | Scientific-Atlanta, Inc. | Burst-mode digital transmitter |
| US6993459B2 (en) * | 2001-07-17 | 2006-01-31 | Tellabs Operations, Inc. | Extinction ratio calculation and control of a laser |
| US6738401B2 (en) | 2001-10-11 | 2004-05-18 | Quantum Bridge Communications, Inc. | High speed switching driver |
| JP2003243714A (ja) * | 2001-12-11 | 2003-08-29 | Sharp Corp | 発光素子の駆動回路、および、それを用いる光通信デバイス |
| US7869477B2 (en) * | 2002-12-18 | 2011-01-11 | Lighttime, Llc | System and method for developing high output power nanosecond range pulses from continuous wave semiconductor laser systems |
| US7599629B2 (en) * | 2003-06-06 | 2009-10-06 | Scientific-Atlanta, Inc. | Optical receiver having an open loop automatic gain control circuit |
| US7505692B2 (en) * | 2004-08-31 | 2009-03-17 | Cisco Technology, Inc. | System and method for optical transmission |
| US20080220731A1 (en) * | 2007-03-08 | 2008-09-11 | West Lamar E | Reverse path optical link using frequency modulation |
| US20080310846A1 (en) * | 2007-06-13 | 2008-12-18 | West Jr Lamar E | Frequency modulated burst mode transmitter |
| US8270834B2 (en) * | 2007-06-13 | 2012-09-18 | West Jr Lamar E | Frequency modulated burst mode optical system |
| US8315303B1 (en) * | 2008-04-25 | 2012-11-20 | Pmc-Sierra, Inc. | Phase pre-emphasis for a serial data transmitter |
| JP6244674B2 (ja) * | 2013-06-04 | 2017-12-13 | 富士通株式会社 | 光通信装置及び光通信装置制御方法 |
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| US11600966B2 (en) * | 2020-02-03 | 2023-03-07 | Analog Devices International Unlimited Company | Light source system |
| DE102022129873A1 (de) * | 2022-11-11 | 2024-05-16 | Trumpf Laser Gmbh | Laserpulsgenerator und Verfahren zur Erzeugung eines Laserpulses |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6180922A (ja) | 1984-09-28 | 1986-04-24 | Matsushita Electric Ind Co Ltd | 半導体レ−ザ駆動装置 |
| JPS62224991A (ja) | 1986-03-27 | 1987-10-02 | Matsushita Electric Ind Co Ltd | 半導体レ−ザの変調方法 |
| EP0386741A3 (en) * | 1989-03-09 | 1992-05-20 | Konica Corporation | Semiconductor laser driving apparatus |
-
1998
- 1998-03-11 JP JP05873398A patent/JP3839577B2/ja not_active Expired - Fee Related
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1330051A1 (en) * | 2000-10-26 | 2003-07-23 | Fujitsu Limited | Pulse width control circuit |
| EP1330051A4 (en) * | 2000-10-26 | 2006-04-12 | Fujitsu Ltd | PULSE DURATION CONTROL CIRCUIT |
| JP2005303974A (ja) * | 2004-03-19 | 2005-10-27 | Fujitsu Ltd | 光変調器の駆動方法、並びに、それを用いた光送信機および光伝送システム |
| US7532824B2 (en) | 2004-03-19 | 2009-05-12 | Fujitsu Limited | Driving method of optical modulator, and optical transmitter and optical transmission system using same |
| WO2009087960A1 (ja) * | 2008-01-07 | 2009-07-16 | Nikon Systems Inc. | データ転送装置およびカメラ |
| US8674735B2 (en) | 2009-01-30 | 2014-03-18 | Nikon Corporation | Phase adjusting apparatus and camera |
| JP2010245784A (ja) * | 2009-04-03 | 2010-10-28 | Ntt Electornics Corp | バースト光送信装置 |
| US9979155B2 (en) | 2016-02-02 | 2018-05-22 | Fujitsu Limited | Drive circuit of light emitting element |
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