JP2000269898A

JP2000269898A - 光送信回路

Info

Publication number: JP2000269898A
Application number: JP11075025A
Authority: JP
Inventors: Akira Ikeuchi; 公池内; Tadao Inoue; 忠夫井上; Satoru Matsuyama; 哲松山; Makoto Miki; 誠三木; Norio Ueno; 典夫上野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-03-19
Filing date: 1999-03-19
Publication date: 2000-09-29
Also published as: US6597485B1; EP1039665A2; EP1039665A3

Abstract

(57)【要約】【課題】半導体レーザ等の発光素子の光出力をモニタ
するフォトダイオード等の受光素子を備えた光送信回路
に関し、廉価な受光素子を使用してコストダウンを図
る。【解決手段】駆動回路５から発光素子１に駆動電流を
供給し、発光素子１の光出力をモニタするフォトダイオ
ード等の受光素子２の出力電流を電圧に変換する電流・
電圧変換回路３と、この変換出力信号を基準値と比較す
るＡＰＣ増幅器と、このＡＰＣ増幅器の出力信号をホー
ルドして駆動回路５の電流制御信号とするホールド回路
と、入力データＤＡＴＡの所定ビット数の“１”連続を
検出してホールド回路に於けるホールド値の更新を行わ
せる“１”連続信号検出回路８とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体レーザ等の
発光素子により変換した光信号を、比較的廉価なフォト
ダイオード等の受光素子によりモニタすることを可能と
した光送信回路に関する。

【０００２】

【従来の技術】図１３は従来例の説明図であり、１０１
は半導体レーザ等の発光素子、１０２はモニタ用のフォ
トダイオード等の受光素子、１０３は電流・電圧変換回
路（Ｉ／Ｖ）、１０４はＡＰＣ増幅器、１０５は駆動回
路、１０６はサンプルホールド回路、１０７はアナログ
スイッチ回路を示す。

【０００３】駆動回路１０５は、入力されたデータＤＡ
ＴＡに従って発光素子１０１に駆動電流を供給するもの
であり、それに従って光信号が発生し、それをモニタ用
の受光素子１０２により検出し、電流・電圧変換回路１
０４により電圧に変換し、ＡＰＣ増幅器１０４に入力す
る。このＡＰＣ増幅器１０４は、電流・電圧変換回路１
０４の出力信号と基準値とを比較し、その比較差分に相
当する信号をアナログスイッチ回路１０７を介してサン
プルホールド回路１０６に入力する。

【０００４】アナログスイッチ回路１０７は、データＤ
ＡＴＡが“１”で光信号に変換して送信する場合のＡＰ
Ｃ増幅器１０４の出力信号をサンプルホールド回路１０
６に入力してホールドさせる。このホールドされた信号
が電流制御信号として駆動回路１０５に入力され、光出
力が一定となるように、発光素子１０１の駆動電流が制
御される。

【０００５】図１４は従来例の動作説明図であり、
（ａ）はデータＤＡＴＡ、（ｂ）は発光素子１０１の光
出力信号、（ｃ）は電流・電圧変換回路１０３の出力信
号、（ｄ）は発光素子１０１に供給する駆動電流を示
す。

【０００６】例えば、時刻ｔ１に入力されたデータＤＡ
ＴＡに対する発光素子１０１の光出力信号が出力劣化と
して示すように低下すると、電流・電圧変換回路１０３
の出力信号も（ｃ）に示すように低下する。これをアナ
ログスイッチ回路１０７を介してサンプルホールド回路
１０６でホールドし、次の時刻ｔ２に入力されたデータ
ＤＡＴＡに対する電流制御信号として、駆動回路１０５
から発光素子１０１に駆動電流が供給される。即ち、
（ｄ）に示すように、時刻ｔ１に入力されたデータＤＡ
ＴＡに対する駆動電流よりも、時刻ｔ２に入力されたデ
ータＤＡＴＡに対する駆動電流が（ｄ）に示すように増
加されるから、（ｂ）の出力復帰として示すように、光
出力信号は所定のレベルに制御される。

【０００７】又発光素子の光出力をモニタする受光素子
の出力電流を電流・電圧変換回路により電圧に変換し、
この変換した信号が所定レベル以上の時に、有為な検出
信号と判定して、これをサンプルホールドし、このホー
ルド値により発光素子の駆動電流を制御して、光出力の
安定化を図る構成が知られている。この場合、入力され
たデータを遅延させて、有為な検出信号と見做して、そ
の時の電流・電圧変換回路の出力信号をサンプルホール
ドする構成も知られている（例えば、特開平９−１８０
５４号公報参照）。

【０００８】

【発明が解決しようとする課題】入力されるデータＤＡ
ＴＡを、例えば、低速の５０Ｍｂｐｓから１５０Ｍｂｐ
ｓのように高速化すると、発光素子１０１は、半導体レ
ーザを用いる場合が一般的であるから、充分な応答速度
を有するものとなる。しかし、受光素子１０２は、通常
のフォトダイオードを用いる場合が一般的である。この
フォトダイオードは、受光感度を大きくする為に受光面
積を大きくしており、それによって、フォトダイオード
の容量Ｃ_PDは、例えば、２０ｐＦ以上となる場合が一般
的である。従って、電流・電圧変換回路１０３を抵抗Ｒ
により構成した場合、モニタの帯域ｆ₀は、ｆ₀＝１／
２πＲＣ_PDにより決まるから、広帯域化することは困難
であった。即ち、比較的廉価なフォトダイオードを発光
素子１０１のモニタ用の受光素子として用いた場合、１
５０Ｍｂｐｓ等の高速の光信号の検出の為には応答特性
が充分でなかった。

【０００９】例えば、図１５に於いて、駆動回路１０５
に入力されるデータＤＡＴＡを（ａ）、発光素子１０１
の光出力信号を（ｂ）、電流・電圧変換回路１０３の出
力信号を（ｃ）、発光素子１０１に供給する駆動電流を
（ｄ）とすると、サンプルホールド回路１０６は、デー
タＤＡＴＡが入力された時のＡＰＣ増幅器１０４の出力
信号をサンプルホールドする。その時、受光素子１０２
の応答速度がデータＤＡＴＡに比較して遅いことによ
り、電流・電圧変換回路１０３の出力信号は（ｃ）に示
すように変化する。

【００１０】又（ｄ）の電流更新値の矢印で示すタイミ
ングｔ１，ｔ２，ｔ４，ｔ６で、サンプルホールドされ
た値に対応した電流制御信号が更新され、駆動回路１０
５から発光素子１０１に供給される駆動電流は更新され
る。従って、最初の“１”のデータによる光出力を受光
素子によりモニタしたことによる電流・電圧変換回路１
０３の出力信号は、時刻ｔ１に於いては点線で示す設定
値以下となり、これをサンプルホールドするから、所定
レベルより低い光出力と判定し、次の連続した“１”の
データに対する駆動電流は、（ｄ）に示すように増加す
る。従って、その時の光出力は（ｂ）に示すように、最
初の光出力に比較して大きくなる。

【００１１】この状態で、次の時刻ｔ３に“１”のデー
タに対する駆動電流が発光素子１０１に供給され、その
時に、光出力は所定値を超えるとしても、受光素子１０
２の応答速度に従って、電流・電圧変換回路１０３の出
力信号は（ｃ）に示すように、時刻ｔ４に於いては設定
値より低く、それをサンプルホールドすることにより、
次の時刻ｔ５の“１”のデータに対する駆動電流は更に
増加される。

【００１２】又電流・電圧変換回路１０３の出力信号の
レベルを監視し、所定値以下の場合に、発光素子１０１
の劣化と判定することが考えられる。その場合も、前述
のように、受光素子１０２の応答速度が充分でないこと
から、発光素子１０１の光出力レベル低下と誤判定する
問題がある。

【００１３】このような問題は、ＡＰＣ制御を行う場合
の受光素子として、通常のフォトダイオードを用いる場
合に生じるものである。そこで、フォトダイオードの容
量Ｃ _PDが２ｐＦ以下程度のものを選択して使用すること
が考えられるが、非常に高価である問題がある。又高速
応答特性のフォトダイオードも高価である。従って、高
速データに対する光信号の安定化と劣化検出等を行う為
に、光送信回路のコストダウンを図ることが困難であっ
た。本発明は、通常のフォトダイオードを受光素子とし
て使用しても、光出力の安定化を図り、且つ発光素子の
劣化を確実に検出可能とすることを目的とする。

【００１４】

【課題を解決するための手段】本発明の光送信回路は、
（１）受光素子２の出力電流を電圧に変化する電流・電
圧変換回路３と、この電流・電圧変換回路３の出力信号
と基準値とを比較するＡＰＣ増幅器４の出力信号をホー
ルドして、発光素子１に駆動電流を供給する駆動回路５
の電流制御信号とするホールド回路と、入力データＤＡ
ＴＡの所定ビット数の“１”連続を検出して、ホールド
回路に於けるホールド値の更新動作を行わせる“１”連
続信号検出回路８とを備えている。

【００１５】又（２）ホールド回路を、アナログスイッ
チ回路７とサンプルホールド回路６とにより構成するこ
とができる。又電流・電圧変換回路３の出力信号のピー
ク値を検出するピーク検出回路を設けることができる。
更に、入力データＤＡＴＡのピーク値を検出してＡＰＣ
増幅器４の基準値とすることもできる。又ホールド回路
を、ＡＰＣ増幅器４の出力信号を“１”連続信号検出回
路８からの検出信号が入力された時にアップダウンカウ
ントするアップダウンカウンタとＤＡ変換器とにより構
成することもできる。

【００１６】又（３）受光素子の出力電流を電圧に変化
する電流・電圧変換回路と、この電流・電圧変換回路の
出力信号と基準値とを比較して、発光素子の劣化検出を
行う光劣化検出用コンパレータと、入力データの所定ビ
ット数の“１”の連続を検出する“１”連続信号検出回
路と、この“１”連続信号検出回路からの検出信号によ
り、光劣化検出用コンパレータからの劣化検出信号を保
持するフリップフロップとを設けて、発光素子の劣化検
出を行うことができる。又前述の各構成と組合せて、発
光素子の光出力の一定化と発光素子の劣化検出とを行う
ことができる。又“１”連続信号検出回路からの検出信
号を遅延回路により遅延させることにより、ホールド回
路６のホールド値の安定化又は発光素子劣化判定を行う
構成とすることができる。

【００１７】

【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、１は半導体レーザ等の発光素子、２は
フォトダイオード等の受光素子、３は電流・電圧変換回
路（Ｉ／Ｖ）、４はＡＰＣ増幅器、５は駆動回路、６は
サンプルホールド回路、７はアナログスイッチ回路、８
は“１”連続信号検出回路を示す。

【００１８】受光素子２は、通常のフォトダイオードを
使用することができるものであり、その受光素子２によ
る発光素子１の光出力モニタ出力電流を、電流・電圧変
換回路３により電圧に変換し、ＡＰＣ増幅器４により基
準値と比較し、差分の出力信号をアナログスイッチ回路
７を介してサンプルホールド回路６に入力する。そし
て、ホールド値を電流制御信号として駆動回路５に入力
する。又駆動回路５に入力されるデータＤＡＴＡの
“１”のビットの連続を、“１”連続信号検出回路８に
より検出し、“１”のビットが複数個連続したことを検
出した時に、アナログスイッチ回路７をオンとし、ＡＰ
Ｃ増幅器４の出力信号をサンプルホールド回路６に入力
してホールドさせる。

【００１９】即ち、データＤＡＴＡの速度に比較して応
答速度が遅い受光素子２を用いた場合でも、“１”のビ
ットの連続に対応して発光素子１は連続した光信号に変
換するから、受光素子２のモニタ出力も所定値に次第に
上昇することになる。この所定値に上昇する“１”のビ
ットの連続数を予め設定し、この設定連続数の“１”を
検出した時のＡＰＣ増幅器４の出力信号をサンプルホー
ルド回路６にホールドさせる。従って、発光素子１が正
常であれば、ＡＰＣ増幅器４の出力信号に従って光出力
の安定化を図ることができる。又サンプルホールド回路
６のホールド値が或る設定値以下となる状態であると、
発光素子１の劣化と判定することもできる。なお、初期
状態のサンプルホールド回路６には、図示を省略した構
成により初期値を設定し、駆動回路５に対して電流制御
信号の初期値を入力できる構成とし、この初期値を前述
のように“１”連続検出により更新することになる。

【００２０】図２は本発明の第１の実施の形態の回路構
成の説明図であり、図１と同一符号は同一部分を示し、
Ｑ１〜Ｑ９は電界効果トランジスタ（ＦＥＴ）で、Ｑ
７，Ｑ８はディプレッション型電界効果トランジスタを
示す。以下トランジスタと略称する。又Ｃ１，Ｃ２はコ
ンデンサ、Ｄ１〜Ｄ７はダイオード、Ｒ１〜Ｒ６は抵
抗、ＣＩ１〜ＣＩ４は定電流源、Ｖ_DD，Ｖ_SSは電源電
圧、Ｖ_REFは基準電圧、Ｇ１は相補出力のゲート回路を
示す。

【００２１】電流・電圧変換回路３は、抵抗Ｒ６により
構成した場合を示し、発光素子１の光出力に対応した受
光素子２の出力電流を抵抗Ｒ６によって電圧に変換し、
ＡＰＣ増幅器４に入力し、基準電圧Ｖ_REFと比較し、差
分の出力信号をアナログスイッチ回路７を介してサンプ
ルホールド回路６に入力する。

【００２２】このサンプルホールド回路６は、ダイオー
ドＤ７とコンデンサＣ２とからなるピーク検出回路の場
合を示し、コンデンサＣ２の端子電圧を電流制御信号と
して、駆動回路５のトランジスタＱ７のゲートに入力す
る。又“１”連続信号検出回路８は、定電流源ＣＩ４と
トランジスタＱ９とコンデンサＣ１とから構成された場
合を示し、データＤＡＴＡの“１”によりトランジスタ
Ｑ９はオンとなって、コンデンサＣ１を定電流源ＣＩ４
から充電し、データＤＡＴＡの“０”によりトランジス
タＱ９はオフとなる。

【００２３】この時、コンデンサＣ１は、アナログスイ
ッチ回路７又は図示を省略した経路を介して放電する。
この場合の放電時定数は、データＤＡＴＡの伝送速度に
対応して設定するもので、少なくとも“０”の１ビット
期間内に所定値以下に放電する構成とする。それによ
り、“１”が２ビット以上連続した時に、コンデンサＣ
１の端子電圧が所定値を超えることになり、図示を省略
したゲート回路等により検出信号としてアナログスイッ
チ回路７に入力し、このアナログスイッチ回路７をオン
とすることができる。

【００２４】或いは、アナログスイッチ回路７を電界効
果トランジスタ（ＦＥＴ）により構成し、そのゲート
に、コンデンサＣ１の端子電圧を印加する構成とし、コ
ンデンサＣ１の端子電圧が所定値を超えた時に、電界効
果トランジスタがオンとなる構成とすることも可能であ
る。なお、“１”が３ビット以上連続した時に、コンデ
ンサＣ１の端子電圧が所定値を超えるように構成し、
“１”が３ビット以上連続した場合のみ、アナログスイ
ッチ回路７をオンとするように構成することも可能であ
る。

【００２５】又駆動回路５は、データＤＡＴＡが入力さ
れるゲート回路Ｇ１の非反転出力端子からトランジスタ
Ｑ１のゲートに、又反転出力端子からトランジスタＱ２
のゲートにそれぞれ出力信号を入力し、トランジスタＱ
１，Ｑ２のソースに共通接続した定電流源ＣＩ１と共に
差動回路を構成し、又トランジスタＱ３，Ｑ４とダイオ
ードＤ１〜Ｄ４と定電流源ＣＩ２，ＣＩ３とによりレベ
ル変換回路を構成し、レベル変換した信号をトランジス
タＱ５，Ｑ６のゲートにそれぞれ入力し、トランジスタ
Ｑ５，Ｑ６のソースに共通接続したトランジスタＱ７に
電流制御信号を入力して、トランジスタＱ６を介して発
光素子１に供給する電流値を制御する。又抵抗Ｒ５の設
定により、トランジスタＱ８を介して発光素子１のバイ
アス電流を供給することもできる。

【００２６】図３は本発明の第１の実施の形態の動作説
明図であり、（ａ）はデータＤＡＴＡ、（ｂ）は発光素
子１の光出力信号、（ｃ）は電流・電圧変換回路３の出
力信号、（ｄ）は発光素子１に供給する駆動電流を示
す。時刻ｔ０と次の時刻ｔ１とに連続して“１”のビッ
トが（ａ）に示すように入力された時、受光素子２の応
答遅れにより、電流・電圧変換回路３の出力信号は
（ｃ）に示すように点線の設定値まで上昇しない場合で
も、“１”の２ビット連続により時刻ｔ２ではこの設定
値まで上昇することができる。

【００２７】この時、“１”連続信号検出回路８のコン
デンサＣ１の端子電圧は、時刻ｔ１以降に所定値を超え
ることになり、それによってアナログスイッチ回路７は
オンとなり、時刻ｔ２の電流値更新として示すように、
サンプルホールド回路６のコンデンサＣ２によりＡＰＣ
増幅器４の出力信号のピーク値をホールドする。従っ
て、次の時刻ｔ３に入力されたデータに対しても、前の
時刻ｔ０，ｔ１に入力さたデータに対する駆動電流とほ
ぼ同一の駆動電流が供給される。

【００２８】又時刻ｔ３，ｔ５にそれぞれ孤立した
“１”の１ビットが入力されると、電流・電圧変換回路
３の出力信号は時刻ｔ４，ｔ６に於いても受光素子２の
応答特性が遅いことにより点線の設定値までは上昇しな
い。又“１”連続信号検出回路８のコンデンサＣ１の端
子電圧が所定値にまで上昇しないことにより、アナログ
スイッチ回路７はオフを継続する。従って、このような
過渡的な電流・電圧変換回路３の出力信号に対応したＡ
ＰＣ増幅器４の出力信号をホールドしないので、電流値
の更新は行われない。

【００２９】そして、“１”のビットの連続入力時に、
“１”連続信号検出回路８によってアナログスイッチ回
路７をオンとし、サンプルホールド回路６にＡＰＣ増幅
器４の出力信号をホールドすることができる。即ち、電
流値更新として示すタイミングでホールドすることがで
きるから、次の時刻ｔ３又はｔ５に入力された“１”の
孤立ビットの場合でも、正常な光出力が得られるよう
に、発光素子１の駆動電流を制御することができる。

【００３０】又“１”が２ビット以上連続した場合に、
電流・電圧変換回路３の出力信号が基準値まで上昇する
場合を示すが、“１”が３ビット以上連続した場合に、
設定値に上昇するような応答特性の受光素子２を用いた
場合は、“１”連続信号検出回路８は、前述のように、
“１”の３ビット連続を検出してアナログスイッチ回路
７をオンとする構成とすれば良いことになる。即ち、入
力されるデータＤＡＴＡの速度と受光素子２の応答特性
の関係に従って、“１”の連続ビット数を設定すること
になる。

【００３１】図４は本発明の第２の実施の形態の説明図
であり、１１は半導体レーザ等の発光素子、１２はフォ
トダイオード等の受光素子、１３は電流・電圧変換回路
（Ｉ／Ｖ）、１４はＡＰＣ増幅器、１５は駆動回路、１
６はサンプルホールド回路、１７はアナログスイッチ回
路、１８は“１”連続信号検出回路、１９はピーク検出
回路、Ｃ３はコンデンサ、Ｄ８はダイオードを示す。

【００３２】この実施の形態は、図１に示す実施の形態
と同様に、“１”連続信号検出回路１８により、入力さ
れたデータＤＡＴＡの“１”の例えば２ビット以上連続
を検出した時に、アナログスイッチ回路１７をオンとし
て、ＡＰＣ増幅器１４の出力信号をサンプルホールド回
路１６に入力してホールドし、駆動回路１５に電流制御
信号として入力し、データＤＡＴＡに従って発光素子１
１に供給する駆動電流を制御し、発光素子１１の光出力
を受光素子１２によりモニタするものである。そして、
電流・電圧変換回路１３とＡＰＣ増幅器１４との間にピ
ーク検出回路１９を設ける。

【００３３】このピーク検出回路１９は、電流・電圧変
換回路１３の出力信号のピーク値を検出してＡＰＣ増幅
器１４に入力するもので、このピーク検出回路１９によ
って電流・電圧変換回路１３の出力信号を一時的にホー
ルドすることになり、従って、サンプルホールド回路１
６にアナログスイッチ回路１７を介して入力するＡＰＣ
増幅器１４の出力信号を安定化し、サンプルホールド回
路１６にホールドする電流制御信号の更新時の誤動作を
防止できる。

【００３４】図５は本発明の第２の実施の形態の動作説
明図であり、（ａ）は駆動回路１５に入力されるデータ
ＤＡＴＡ、（ｂ）は“１”連続信号検出回路１８の出力
信号、（ｃ）はピーク検出回路１９の出力信号、（ｄ）
は駆動回路１５から発光素子１１に加える駆動電流を示
す。

【００３５】（ａ）の時刻ｔ０，ｔ１のように、データ
ＤＡＴＡの“１”の２ビット連続の場合、発光素子１１
に対して（ｄ）に示すように駆動電流が供給され、それ
に従った光出力を受光素子１２により検出する。その
時、電流・電圧変換回路１３の出力信号は、受光素子１
２の応答特性に従って次第に上昇するものとなる。従っ
て、ピーク検出回路１９の出力信号も（ｃ）に示すよう
に次第に上昇し、例えば、時刻ｔ２に於いて点線で示す
設定値に上昇する。

【００３６】又“１”連続信号検出回路１８は、“１”
の２ビット連続を検出し、時刻ｔ２に（ｂ）に示すよう
に検出信号を出力する。それによって、アナログスイッ
チ回路１７がオンとなり、その時に（ｃ）に示すピーク
検出回路１９の出力信号をサンプルホールド回路１６に
よりホールドする。即ち、電流値更新期間として示すア
ナログスイッチ回路１７のオン期間に於いて、駆動回路
２５に対する電流制御信号の更新が行われる。その場
合、ピークホールド回路１９により電流・電圧変換回路
１３の出力信号のピーク値をホールドしているから、安
定にサンプルホールド回路１６に対するホールドを可能
とすることができる。

【００３７】図６は本発明の第３の実施の形態の説明図
であり、２１は半導体レーザ等の発光素子、２２はフォ
トダイオード等の受光素子、２３は電流・電圧変換回路
（Ｉ／Ｖ）、２４はＡＰＣ増幅器、２５は駆動回路、２
６はサンプルホールド回路、２７はアナログスイッチ回
路、２８は“１”連続信号検出回路、２９，３０はピー
ク検出回路を示す。

【００３８】この実施の形態は、図４に示す実施の形態
に対して、ピーク検出回路３０を追加した構成に相当す
るもので、このピーク検出回路３０は、入力データＤＡ
ＴＡのピーク値検出し、その検出値を基にＡＰＣ増幅器
２４の基準値とする。ＡＰＣ増幅器２４に対してそれぞ
れピークホールド回路２９，３０を介して電流・電圧変
換回路２３の出力信号と基準値とを入力することによ
り、ピークホールド回路２９の誤差分を相殺して、発光
素子２１の光出力のモニタを高精度に行うことが可能と
なる。

【００３９】図７は本発明の第４の実施の形態の説明図
であり、３１は半導体レーザ等の発光素子、３２はフォ
トダイオード等の受光素子、３３は電流・電圧変換回路
（Ｉ／Ｖ）、３４はＡＰＣ増幅器、３５は駆動回路、３
６はアナログスイッチ回路を含むサンプルホールド回
路、３８は“１”連続信号検出回路、３９はピーク検出
回路、４０は遅延回路を示す。

【００４０】この実施の形態は、図４に示す実施の形態
の“１”連続信号検出回路に遅延回路４０を追加した場
合に相当する。なお、図１又は図６に示す実施の形態に
対しても適用可能である。この遅延回路４０は、各種の
構成の遅延回路を適用することが可能であるが、例え
ば、図８に示す構成を適用することができる。

【００４１】即ち、複数のフリップフロップ４１−１〜
４１−ｎを縦続接続してシフトレジスタを構成し、各フ
リップフロップ４１−１〜４１−ｎのクロック端子Ｃに
クロック信号ＣＬＫを入力し、初段のフリップフロップ
４１−１のデータ端子Ｄに“１”連続信号検出回路３８
からの検出信号を入力する。このシフトレジスタ構成に
よる遅延回路４０の遅延時間は、クロック信号ＣＬＫの
速度と、フリップフロップ４１−１〜４１−ｎの接続数
とにより選定することが可能である。

【００４２】電流・電圧変換回路３３の出力信号をピー
ク検出回路３９に入力して、ピーク値を検出したとして
も、例えば、図５の（ｃ）に示すように、点線で示す設
定値にまで上昇する時間にばらつきがあり、又“１”の
２ビット連続の検出信号が得られるタイミングも、図２
に示す構成の場合はばらつきがある。

【００４３】そこで、発光素子３１の光出力に対応した
電流・電圧変換回路３３の出力信号が得られるタイミン
グまで、“１”連続検出信号を遅延回路４０によって遅
延させ、ピーク検出回路３９の出力信号が安定化した時
のＡＰＣ増幅器３４の出力信号を、サンプルホールド回
路３６にホールドして、駆動回路３５に入力する電流制
御信号とするものである。なお、他の各部の動作は、前
述の各実施の形態と同様であるから、重複した説明は省
略する。

【００４４】図９は本発明の第５の実施の形態の説明図
であり、５１は半導体レーザ等の発光素子、５２はフォ
トダイオード等の受光素子、５３は電流・電圧変換回路
（Ｉ／Ｖ）、５４はＡＰＣ増幅器、５５は駆動回路、５
６はディジタル化したホールド回路、５７はアップダウ
ンカウンタ（Ｕ／Ｄ）、５８は“１”連続信号検出回
路、５９はピーク検出回路、６０はＤＡ変換器（Ｄ／
Ａ）を示す。

【００４５】前述の各実施の形態のサンプルホールド回
路に対応するホールド回路５６は、アップダウンカウン
タ５７とＤＡ変換器５８とにより構成した場合を示す。
そして、“１”連続信号検出回路５８からの検出信号を
アップダウンカウンタ５７のイネーブル信号とし、入力
データＤＡＴＡの例えば“１”２ビット連続を検出した
時のＡＰＣ増幅器５４の出力信号に対応してアップカウ
ント又はダウンカウントする。

【００４６】例えば、“１”の２ビット連続した時のピ
ーク検出回路５９の出力信号が基準値に比較して高い場
合のＡＰＣ増幅器５４の出力信号によって、アップダウ
ンカウンタ５７はダウンカウントし、反対に、ピーク検
出回路５９の出力信号が基準値に比較して低い場合のＡ
ＰＣ増幅器５４の出力信号によって、アップダウンカウ
ンタ５７はアップカウントする。即ち、アップダウンカ
ウンタ５７は、発光素子５１の光出力が設定値を超えた
時にダウンカウントし、設定値より低い時にアップカウ
ントすることになる。

【００４７】従って、アップダウンカウンタ５６のカウ
ント内容をＤＡ変換器６０によりアナログ信号に変換し
た電流制御信号は、例えば、図２の駆動回路５のトラン
ジスタＱ７のゲートに加えられるから、発光素子の光出
力が設定値となるように制御される。

【００４８】図１０は“１”連続信号検出回路の説明図
であり、複数の縦続接続したフリップフロップ６１−１
〜６１−ｎによりシフトレジスタを構成し、クロック端
子Ｃにクロック信号ＣＬＫを入力し、初段のフリップフ
ロップ６１−１のデータ端子Ｄに入力データＤＡＴＡを
入力し、各段の出力信号をアンド回路６２に入力する構
成を示す。

【００４９】例えば、クロック信号ＣＬＫが入力データ
ＤＡＴＡのビットに同期し、“１”の２ビット連続を検
出する場合、２個のフリップフロップ６１−１，６１−
２を用いることになり、“１”の２ビット連続により２
個のフリップフロップ６１−１，６１−２の出力端子Ｑ
が共に“１”となるから、アンド回路６２の出力信号は
“１”となる。即ち、２ビット以上連続した“１”の場
合、“１”連続の検出信号が継続して得られ、“０”の
ビットが入力されると、アンド回路６２の出力信号は
“０”となる。

【００５０】この検出信号をアップダウンカウンタ５７
のイネーブル信号として、アップダウンカウンタ５７の
アップカウント又はダウンカウントを行わせる。又３ビ
ット又はそれ以上の“１”連続を検出する場合は、３個
又はそれ以上の個数のフリップフロップを縦続接続した
構成とすれば良いことになる。又前述の各実施の形態の
“１”連続信号検出回路８，１８，２８，３８も、図１
０に示す構成を適用することができる。

【００５１】図１１は本発明の第６の実施の形態の説明
図であり、７１は半導体レーザ等の発光素子、７２はフ
ォトダイオード等の受光素子、７３は電流・電圧変換回
路（Ｉ／Ｖ）、７４は光劣化検出用コンパレータ、７５
は駆動回路、７６はフリップフロップ、７８は“１”連
続信号検出回路を示す。

【００５２】発光素子７１の光出力を受光素子７２によ
りモニタし、駆動回路７５からの駆動電流の制御によっ
ても所望の光出力とならない場合、発光素子７１の劣化
と判定することになる。その場合、受光素子７２の応答
特性が発光素子７１の光出力に充分に追従できないよう
な廉価のフォトダイオードを用いた場合、入力データＤ
ＡＴＡの孤立した“１”の１ビットに対する光出力をモ
ニタしても、電流・電圧変換回路７３の出力信号は、図
３又は図５を参照して説明したように、所定の値に上昇
しないものであり、発光素子７１の劣化と判定される可
能性がある。

【００５３】しかし、本発明に於いては、“１”連続信
号検出回路７８により入力データＤＡＴＡの“１”連続
を検出した時に、発光素子７１が劣化しているか否かの
判定を行うものである。即ち、受光素子７２の出力電流
を電圧に変換する電流・電圧変換回路７３の出力信号と
基準値Ｖｒとを光劣化検出用コンパレータ７４に於いて
比較し、基準値Ｖｒを超えている時は“０”、基準値Ｖ
ｒより低い時は“１”の比較出力信号をフリップフロッ
プ７６のデータ端子Ｄに入力する。このフリップフロッ
プ７６のクロック端子Ｃに、“１”連続信号検出回路７
８の検出信号を入力する。

【００５４】従って、発光素子７１が正常状態で、入力
データＤＡＴＡが孤立“１”ビットの場合のように電流
・電圧変換回路７３の出力信号が設定値まで上昇せず、
光劣化検出用コンパレータ７４から劣化を示す“１”の
信号が出力されても、フリップフロップ７６とセットさ
れないから、光出力劣化信号は出力されない。しかし、
“１”連続、例えば、２ビット連続の時に劣化判定を行
うように、“１”連続信号検出回路７８を入力データＤ
ＡＴＡの“１”２ビット連続検出構成とした場合、
“１”の２ビット連続時の電流・電圧変換回路７３の出
力信号が設定値まで上昇しないと、フリップフロップ７
６はセットされて、光出力劣化信号が送出されて、発光
素子７１の劣化アラームとなる。

【００５５】なお、駆動回路７５は既に知られている各
種の構成を適用可能であり、前述の各実施の形態を適用
することもできる。又受光素子７２の応答特性が更に遅
い場合は、３ビットの“１”連続時に、発光素子７１の
劣化か否かの判定を行うように、“１”連続信号検出回
路７８を構成することになる。

【００５６】図１２は本発明の第７の実施の形態の説明
図であり、８１は半導体レーザ等の発光素子、８２はフ
ォトダイオード等の受光素子、８３は電流・電圧変換回
路（Ｉ／Ｖ）、８４は光劣化検出用コンパレータ、８５
は駆動回路、８６はホールド回路、８８は“１”連続信
号検出回路、８９，９０はピーク検出回路、９１は光劣
化検出用コンパレータ、９２はフリップフロップを示
す。

【００５７】この実施の形態は、例えば、図４に示す実
施の形態の構成に、ピーク検出回路９０と光劣化検出用
コンパレータ９１とフリップフロップ９２とを設けて、
発光素子８１の劣化検出も可能とした構成を示す。又発
光素子８１の光出力を受光素子８２によりモニタし、光
出力を一定化するように駆動回路８５を電流制御信号に
従って制御する構成は、図１，図４，図６，図７に示す
実施の構成と同様であるから重複した説明は省略する。

【００５８】又発光素子８１の劣化検出の為に、電流・
電圧変換回路８３の出力信号をピーク検出回路９０によ
りピーク値を検出し、安定化した状態で光劣化検出用コ
ンパレータ９１により基準値Ｖｒと比較する。ピーク値
が基準値Ｖｒ以下の場合に、発光素子８１の劣化を示す
“１”を出力し、それ以外の場合は“０”を出力する。
そして、“１”連続信号検出回路８８により入力データ
ＤＡＴＡの“１”連続が検出されない場合は、劣化判定
を行わないものであり、“１”連続が検出された時、そ
の検出信号をフリップフロップ９２のクロック端子Ｃに
入力する。従って、フリップフロップ９２のデータ端子
Ｄに入力される光劣化検出用コンパレータ９１の出力信
号が“１”であると、フリップフロップ９２がセットさ
れて、出力端子Ｄから“１”の光出力劣化信号が出力さ
れる。

【００６０】本発明は、前述の各実施の形態にのみ限定
されるものではなく、種々付加変更することができるも
のであり、又各実施の形態を組合せることも可能であ
る。又電流・電圧変換回路の出力信号をディジタル信号
に変換して、ディジタル処理する構成とすることも可能
である。

【００６１】

【発明の効果】以上説明したように、本発明は、入力デ
ータＤＡＴＡの“１”連続を検出する“１”連続信号検
出回路８を設け、この“１”連続信号検出回路８からの
“１”連続の検出信号を、電流制御信号の更新タイミン
グ又は発光素子１の劣化判定タイミングとすることによ
り、半導体レーザや発光ダイオード等の発光素子１をモ
ニタする受光素子２を、容量値が比較的大きい通常のフ
ォトダイオードの使用を可能とすることができる。従っ
て、光送信回路のコストダウンを図ることができる利点
がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の説明図である。

【図２】本発明の第１の実施の形態の回路構成の説明図
である。

【図３】本発明の第１の実施の形態の動作説明図であ
る。

【図４】本発明の第２の実施の形態の説明図である。

【図５】本発明の第２の実施の形態の動作説明図であ
る。

【図６】本発明の第３の実施の形態の説明図である。

【図７】本発明の第４の実施の形態の説明図である。

【図８】遅延回路の説明図である。

【図９】本発明の第５の実施の形態の説明図である。

【図１０】“１”連続信号検出回路の説明図である。

【図１１】本発明の第６の実施の形態の説明図である。

【図１２】本発明の第７の実施の形態の説明図である。

【図１３】従来例の説明図である。

【図１４】従来例の動作説明図である。

【図１５】従来例のＡＰＣ動作の問題点の説明図であ
る。

【符号の説明】

１発光素子２受光素子３電流・電圧変換回路（Ｉ／Ｖ）４ＡＰＣ増幅器５駆動回路６サンプルホールド回路７アナログスイッチ回路８ “１”連続信号検出回路

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｌ 25/02 (72)発明者松山哲北海道札幌市北区北七条西四丁目３番地１富士通北海道ディジタル・テクノロジ株式会社内 (72)発明者三木誠北海道札幌市北区北七条西四丁目３番地１富士通北海道ディジタル・テクノロジ株式会社内 (72)発明者上野典夫神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5K002 AA01 CA09 5K029 AA01 AA18 CC04 GG07 HH09 HH13 JJ01 KK01 KK11 KK24 LL08 LL15 LL19

Claims

【特許請求の範囲】

【請求項１】入力データを光信号に変換する発光素子
の光出力を検出する受光素子を備えた光送信回路に於い
て、前記受光素子の出力電流を電圧に変化する電流・電圧変
換回路と、該電流・電圧変換回路の出力信号と基準値とを比較する
ＡＰＣ増幅器の出力信号をホールドして、前記発光素子
に駆動電流を供給する駆動回路の電流制御信号とするホ
ールド回路と、前記入力データの所定ビット数の“１”連続を検出し
て、前記ホールド回路に於けるホールド値の更新動作を
行わせる“１”連続信号検出回路とを備えたことを特徴
とする光送信回路。
【請求項２】前記ホールド回路を、前記“１”連続信
号検出回路からの所定ビット数の“１”連続の検出信号
によってオンとなるアナログスイッチ回路と、該アナロ
グスイッチ回路を介して入力される前記ＡＰＣ増幅器の
出力信号のピーク値を検出してホールドするピーク検出
回路とにより構成したことを特徴とする請求項１記載の
光送信回路。
【請求項３】前記電流・電圧変換回路の出力信号のピ
ーク値を検出して前記ＡＰＣ増幅器に入力するピーク検
出回路を設けたことを特徴とする請求項１又は２記載の
光送信回路。
【請求項４】前記電流・電圧変換回路の出力信号のピ
ーク値を検出して前記ＡＰＣ増幅器に入力するピーク検
出回路と、前記入力データのピーク値を検出して前記Ａ
ＰＣ増幅器の基準値として入力するピーク検出回路とを
設けたことを特徴とする請求項３記載の光送信回路。
【請求項５】前記ホールド回路を、前記“１”連続信
号検出回路からの所定ビット数の“１”連続の検出信号
によって、前記ＡＰＣ増幅器の出力信号に対応したアッ
プカウント又はダウンカウントを行うアップダウンカウ
ンタと、該アップダウンカウンタのカウント内容をアナ
ログ信号の電流制御信号として前記駆動回路に入力する
ＤＡ変換器とにより構成したことを特徴とする請求項１
乃至４の何れか１項記載の光送信回路。
【請求項６】入力データを光信号に変換する発光素子
の光出力を検出する受光素子を備えた光送信回路に於い
て、前記受光素子の出力電流を電圧に変化する電流・電圧変
換回路と、該電流・電圧変換回路の出力信号と基準値とを比較して
前記受光素子の劣化検出を行う光劣化検出用コンパレー
タと、前記入力データの所定ビット数の“１”の連続を検出す
る“１”連続信号検出回路と、該“１”連続信号検出回路からの検出信号により前記光
劣化検出用コンパレータからの劣化検出信号を保持する
フリップフロップとを備えたことを特徴とする光送信回
路。
【請求項７】前記電流・電圧変換回路の出力信号と基
準値とを比較するＡＰＣ増幅器及び光劣化検出用コンパ
レータと、前記“１”連続信号検出回路からの検出信号
により前記ＡＰＣ増幅器の出力信号をホールドして発光
素子の駆動回路に電流制御信号を入力するホールド回路
と、前記“１”連続信号検出回路からの検出信号により
前記光劣化検出用コンパレータの出力信号を保持するフ
リップフロップとを備えたことを特徴とする請求項６記
載の光送信回路。
【請求項８】前記“１”連続信号検出回路からの検出
信号を遅延させて前記ホールド回路及びフリップフロッ
プに入力する遅延回路を設けたことを特徴とする請求項
１乃至７の何れか１項記載の光送信回路。