JP2607425B2

JP2607425B2 - ピーク検出回路

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Publication number: JP2607425B2
Application number: JP5341544A
Authority: JP
Inventors: スティーブン・ケー・サリバン; ジョセフ・アール・ピーター
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1992-12-24
Filing date: 1993-12-10
Publication date: 1997-05-07
Anticipated expiration: 2012-05-07
Also published as: JPH06213940A; US5324994A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号のピーク
検出回路、特に、アナログ・データ取込み装置での連続
するサンプル間の期間の信号の信号最大値及び最小値を
見つけるためのピーク検出回路であり、ＣＭＯＳ（半導
体上相補形酸化金属）トランジスタ技術での作成に適し
た回路に関する。

【０００２】

【従来の技術】サクセの発明による「High-Speed Acqui
sition System Employing an AnalogMemory Matrix」と
題する米国特許第４２７１４８８号は、高速アナログ・
データ取込み装置の一形態を開示している。また、サク
セ等による「Analog Acquisition System Including a
High Speed Timing Generator 」と題する米国特許出願
番号第０７／５８９２２２号は、前者の米国特許に記載
された装置よりも速い改良されたアナログ信号取込み装
置を開示している。

【０００３】不連続の時間間隔で信号をサンプルするこ
とに基づくアナログ信号の動きの判断のいずれの方法に
も、サンプル間の信号の動きに関し不確実性の基本的問
題がある。信号上に種々の問題を引き起こすグリッチが
存在する場合、サンプル間の信号の動きは重要な関心事
である。

【０００４】アナログ信号の最大値及び最小値の動きを
見つけるために複数のデジタル的方法があるが、これら
の方法でも、サンプル間には空白があり、それらの空白
内の信号の動きは判断できない。しかし、対象とする過
渡事象を確実に捕らえるために信号を十分にサンプルす
るなら、比較的に速い事象を捕捉できる。

【０００５】これらのデジタル的方法の一つでは、２個
のレジスタを使用して、アナログ・デジタル変換器（以
下ＡＤＣという）の出力を蓄積する。デジタル比較器
は、２個のレジスタの内容を監視し、例えば、他方のレ
ジスタが次の到来サンプルを蓄積する間は、大きい方の
値を保持する。「最大値」検出器では、小さい方のサン
プルは常に捨てられ、大きい方が保持される。このよう
に、それまでに受け取った最大値を常に一方のレジスタ
に蓄積し、他方のレジスタを使用し次の到来値を蓄積す
る。その結果、サンプリング期間に見つけた最大値は、
サンプリング期間の終わりに２個のレジスタの一方又は
他方に蓄積され、次にそのレジスタが読出しのために選
択される。この様な最大（又は最小）モニタを幾つかイ
ンターリーブし（はさみ込み）、サンプリング期間の終
わりに最大値としてそれら出力の内の最大値を選択する
ことにより、速度の増加を図れる。しかし、非常に速い
周波数の信号では、サンプリングによって十分な内容を
得ることは、技術的に実現不可能であるか、又は費用が
かかり過ぎる。

【０００６】図１０は、信号最小値及び最大値を求める
ためにアナログ・データ取込み装置で使用される従来の
アナログ・ピーク検出回路を示す。ダイオード及びコン
デンサは、監視すべきアナログ入力信号と、コンデンサ
に現在蓄積された電圧レベルとを入力とする差動増幅器
のピーク出力を蓄積するように構成されている。高入力
インピーダンスの電圧フォロワ増幅器は、コンデンサに
蓄積された電圧レベルを回路の出力として再生する。こ
の様に負帰還を使用する構成によれば、バイポーラ・ト
ランジスタを使用して適切に設計及び製造された場合
に、良好な直線性及び帯域幅を有する検出器を作成でき
る。この回路を２個交互に使用した場合、一方が信号を
監視する間に、他方が読出される共に、それが信号を監
視する番になるに備えてクリアされる。

【０００７】ＣＭＯＳトランジスタ技術は、ある用途で
はバイポーラ・トランジスタ技術にに対して幾つかの利
点がある。特に、ＣＭＯＳで製造された回路は安価で、
高密度であり、バイポーラ・トランジスタで作成された
相当する回路に比べて消費電力が少ない。しかし、ＣＭ
ＯＳトランジスタは、バイポーラ・トランジスタよりも
動作速度が遅く、ゲインが小さく、直線的な高帯域動作
を図るには、異なった構成を必要とする。

【０００８】コーガンの発明による「CMOS-Based Peak
detector for Fast-In, Slow-Out Min/Max Detection」
と題する米国特許出願第０７／８４４０８９号は、ＣＭ
ＯＳ回路を使用した最大／最小ピーク検出に関する幾つ
かの方法を開示している。これらの方法は、ＣＭＯＳで
作られたダイオード代用部が、理想的なダイオードのよ
うに動作せず、これにより、回路動作上、入力信号及び
時間に依存する不整合を生じるので、理想よりも劣る結
果を生じる。

【０００９】

【発明が解決しようとする課題】理想的ダイオードは、
その両端の電圧が導通スレッシホールドより大きいとき
のみに導通し、供給電圧が導通スレッシホールドより小
さければ全く導通しない。ＣＭＯＳで作成されたダイオ
ード代用部を含む理想より劣るダイオードは、ダイオー
ド両端電圧が減少するときに、特定の電圧で急峻なカッ
トオフが生じるのではなく、量は減少するがなお導通し
続ける。これは、蓄積された最大電圧がサンプリング期
間に変化し続けるおそれがあるといることであり、この
変化は、ダイオードの両端間の電圧及びそれが存在する
持続期間により決まる。これは、更に、小さい高速信号
の部分的な損失を生じさせ、この損失は、十分なダイオ
ードの導通が検出されなくなる場合があり、又は、時間
及び信号に依存する漏洩現象によりひどくなる場合があ
る。よって、時間及び信号の依存性を良好に回避するピ
ーク検出を実現するためのＣＭＯＳに使用可能な技法が
必要とされている。

【００１０】上記のコーガンによる特許出願に示された
回路では、ピーク検出処理で非直線性が生じる。この様
な非直線性は、下流の信号路に直線化手段を付加するこ
とにより補償できるとしても、可能最大限まで除去する
ことが望ましい。、

【００１１】したがって、本発明の目的は、サンプルし
蓄積したピーク値が特定期間の間に変化することを補償
するピーク検出回路の提供にある。

【００１２】

【課題を解決するための手段及び作用】本発明のピーク
検出回路は、差動増幅器段、能動ピーク保持回路及び受
動ピーク保持回路を含む。差動増幅器段は、入力信号及
び能動ピーク保持回路からの帰還信号間の差に応答する
出力信号を生成する。能動ピーク保持回路及び受動ピー
ク保持回路は共に、増幅器の出力信号を監視し、ディス
エーブル信号が非アクティブである期間に、増幅器の出
力信号のピーク振幅に応答する最大値を蓄積する。能動
ピーク保持回路は、差動増幅器段に最大値である帰還信
号を供給する。受動ピーク保持回路は、電圧フォロア段
に最大値信号を供給する。電圧フォロア段は、次に、読
出しイネーブル信号がアクティブになったときに、回路
全体の出力端子にその最大値信号を供給する。リセット
信号は、それがアクティブになると、ピーク保持回路内
の蓄積コンデンサを放電させる。読出しイネーブル信号
及びリセット信号は、ディスエーブル信号がアクティブ
である間のみに、アクティブになる。電力を節約するた
めに、バイアス発生回路は、差動増幅器段にバイアス信
号を供給して、ディスエーブル信号が非アクティブであ
るときのみに、差動増幅器を導通（動作）状態にする。

【００１３】

【実施例】図１は、本発明によるピーク検出回路を示す
ブロック図である。差動増幅器段１０は、その一方の入
力端に、最大信号レベルが監視されるアナログ信号ＩＮ
が供給される。差動増幅器段１０のＡＭＰＯＵＴ出力信
号は、能動ピーク保持回路１２及び受動ピーク保持回路
１４に供給される。能動及び受動ピーク検出回路１２及
び１４の各々には、更に、２つの制御信号ＤＩＳ（ディ
スエーブル）及びＲＥＳＥＴが供給される。能動ピーク
保持回路１２は、ＭＡＸＩＭＵＭＶＡＬＵＥ信号を帰
還信号として差動増幅器段１０の他方の入力端に供給
し、一方、受動ピーク保持回路１４は、最大値に相当す
るＭＡＸ信号出力を電圧フォロア段１６に供給する。

【００１４】図２は、図１のブロックを詳細に示す回路
図である。差動増幅器段１０は、ＮＭＯＳトランジスタ
Ｑ１、Ｑ２、Ｑ４、及びＰＭＯＳトランジスタＱ３から
成る。能動ピーク保持回路１２は、ＮＭＯＳトランジス
タＱ５、Ｑ７及びコンデンサＣ１から成る。受動ピーク
保持回路１４は、ＮＭＯＳトランジスタＱ６、Ｑ８及び
コンデンサＣ２から成る。これらの回路は共には、ＤＩ
Ｓ信号で制御されるＮＭＯＳトランジスタＱ９により低
レベルにされる。電圧フォロア段１６は、ＰＭＯＳトラ
ンジスタＱ１０、Ｑ１１、及びＮＭＯＳトランジスタＱ
１２及びＱ１３から成る。

【００１５】ＩＮ信号は、差動対Ｑ１及びＱ２の一方で
あるＱ１のゲートに供給される。差動対Ｑ１及びＱ２の
ソースは、低バイアス電圧ＶＢＩＡＳ−ＬＯで制御され
る電流シンク・トランジスタＱ４のドレインに接続され
る。トランジスタＱ１のドレインは、＋３．５Ｖである
電圧ＶｄｄＬの電源（電源ＶｄｄＬ）に接続される。ト
ランジスタＱ２のドレインは、ゲートが高バイアス電圧
ＶＢＩＡＳ−ＩＩＩにより制御されるＰＭＯＳ電流源ト
ランジスタＱ３を介して電源ＶｄｄＬに接続される。差
動増幅器段１０のＡＭＰＯＵＴ出力信号は、Ｑ３のドレ
イン及びＱ２のドレイン間の接続点から取り出される。

【００１６】差動増幅器段１０の出力端は、トランジス
タＱ５及びＱ６のゲート及びドレインの両方と、Ｑ９の
ドレインとに接続される。Ｑ９のソースは電圧Ｖssの電
源（電源Ｖss）に接続され、そのゲートはＤＩＳ信号に
より制御される。トランジスタＱ５のソースは、トラン
ジスタＱ７のドレイン、トランジスタＱ２のゲート、コ
ンデンサＣ１の一端に接続され、コンデンサＣ１の他端
は−１.５Ｖである電圧Ｖsubの電源（電源Ｖsub）に接
続される。トランジスタＱ６のソースは、トランジスタ
Ｑ８のドレイン、トランジスタＱ１１のゲート及びコン
デンサＣ２の一端に接続され、コンデンサＣ２の他端は
電源Ｖsubに接続される。トランジスタＱ７及びＱ８の
ゲートは共に、ＲＥＳＥＴ信号により制御され、それら
のソースは共に０Ｖである電圧ＶSSの電源（電源ＶSS）
に接続される。

【００１７】Ｑ１１のゲートは、電圧フォロア段１６の
入力端である。Ｑ１１のドレインは電源ＶSSに接続さ
れ、そのソースはトランジスタＱ１０のドレイン及びト
ランジスタＱ１２のゲートに接続される。ＰＭＯＳトラ
ンジスタＱ１０のソース及びＮＭＯＳトランジスタＱ１
２のドレインは共には、電源Ｖddに接続される。トラン
ジスタ１０のゲートは、２.８Ｖである電圧ＶREFの基準
電源（基準電源ＶREF）により制御される。トランジス
タＱ１２のソースは、トランジスタＱ１３のドレインに
接続される。Ｑ１３のソースは、全体回路の出力端子Ｏ
ＵＴとなる。Ｑ１３のゲートは、読出し可能信号ＲＢＥ
Ｎにより制御される。

【００１８】図３は、図６に示す回路の他に図２に示す
回路の動作を説明するためのタイミング図である。図２
と共に図３を参照すると、読出し期間に、ＤＩＳ（ディ
スエーブル）及びＲＢＥＮ（読出しイネーブル）信号は
同時に高レベルになり、ＲＥＳＥＴ信号は低レベルであ
る。高レベルのＤＩＳ信号は、ＮＭＯＳトランジスタＱ
９を導通させ、Ｑ３、Ｑ２、Ｑ５及びＱ６のドレインを
Ｑ５及びＱ６のゲートと共に電源ＶSSに接続する。これ
により、Ｑ５及びＱ６を遮断し、この間、差動増幅器段
１０からの出力信号ＡＭＰＯＵＴの変化からコンデンサ
Ｃ１及びＣ２を完全に分離し且つ隔離し、読出し処理の
間に、これらのコンデンサに蓄積された電圧レベルの摂
動を防止する。

【００１９】この読出し期間に、高レベルのＲＢＥＮ信
号はＱ１３を導通させることで、そのドレインをそのソ
ースに接続し、出力信号が回路の出力端子ＯＵＴから得
られる。Ｑ１３のドレインの電圧レベルは、Ｑ１１のゲ
ートの電圧レベルにほぼ等しい。その理由は、ＰＭＯＳ
トランジスタＱ１１のゲートからソースへのスレッシホ
ールド・オフセットが、ＮＭＯＳトランジスタＱ１２の
ゲートからソースへのスレッシホールド・オフセットに
より相殺されるからのである。したがって、Ｑ１２のソ
ース及びＱ１３のドレインは常に、受動ピーク保持回路
１４のＣ２の電圧レベルに追従し、その電圧値は、ＲＢ
ＥＮが高レベルである間、出力端子ＯＵＴから出力され
る。

【００２０】読出しイネーブル信号ＲＢＥＮが低レベル
になると、出力端子ＯＵＴはＣ２の変化から分離され
る。後述する短い期間の後、ＲＥＳＥＴ信号は高レベル
となり、ＮＭＯＳトランジスタＱ７及びＱ８を導通状態
にする。これにより、コンデンサＣ１及びＣ２は、電源
ＶＳＳのレベルまで放電する。能動及び受動ピーク保持
回路１２及び１４のこのリセットを行うのは、それらが
高レベルのＤＩＳ信号により差動増幅器段１０から分離
され且つそれらが低レベルのＲＢＥＮ信号により出力端
子ＯＵＴから分離される期間である。

【００２１】リセット期間の終わりで、ＤＩＳ信号及び
ＲＥＳＥＴ信号は共に低レベルになり、最大値取込み期
間が開始する。低レベルのＤＩＳ信号はＮＭＯＳトラン
ジスタＱ９をオフ状態にし、そのドレインに接続された
接続点は差動増幅器段１０の出力により制御される。低
レベルのＲＥＳＥＴ信号はＮＭＯＳトランジスタＱ７及
びＱ８のオフ状態にし、それらのドレイン上の接続点を
電源ＶSSから分離し、コンデンサＣ１及びＣ２は、ダイ
オード接続されたＮＭＯＳトランジスタＱ５及びＱ６の
動作により差動増幅器段１０のＡＭＰＯＵＴ出力信号で
制御される。取込み期間の間、ＭＡＸＩＭＵＭＶＡＬ
ＵＥ信号の電圧レベルを超える入力信号ＩＮの電圧の増
加方向の変化は、ＡＭＰＯＵＴ信号により、差動増幅器
段１０及びダイオード接続トランジスタＱ５及びＱ６を
介してコンデンサＣ１及びＣ２に夫々伝達される。コン
デンサＣ１の電荷は、Ｑ２のゲートが差動増幅器段１０
を流れる電流を平衡させ、Ｑ２のドレインの電圧をＱ１
のゲートのＩＮ信号に追従させるようにＱ２のゲートを
制御する。ダイオード接続されたトランジスタＱ５及び
Ｑ６のダイオード動作により、コンデンサＣ１及びＣ２
はＩＮ信号の減少方向の電圧変化に追従しない。

【００２２】最大値取込み期間の終わりで、ＤＩＳ及び
ＲＢＥＮ信号は再び高レベルになり、能動及び受動ピー
ク保持回路１２及び１４を差動増幅器段１０から分離
し、電圧フォロア段１６を介してＣ２に蓄積された電圧
の読み出しを可能にする。

【００２３】上述の様に、能動ピーク保持回路１２及び
受動ピーク保持回路１４は互いに隔離されるが、依然、
これらの各々は差動増幅器段１０の出力電圧に追従し、
それを再生する。能動及び受動ピーク保持回路１２及び
１４間を隔離することで、たとえ、Ｑ２のゲート及びド
レイン間の容量性結合による漏洩は、Ｃ１の電荷に影響
を与えたとしても、Ｃ２の電荷には悪影響を与えない。

【００２４】能動ピーク保持回路１２は、受動ピーク保
持回路１４が電圧フォロア段１６へ供給されるＭＡＸ信
号を出力する間に、ＭＡＸＩＭＵＭＶＡＬＵＥ帰還信
号を差動増幅器段１０に供給するので、これらの２個の
回路はその入力に対して非常に類似した応答をすること
が重要である。これに関して最も重要なパラメータは、
コンデンサＣ１及びＣ２により与えられるキャパシタン
スに対するダイオード接続されたトランジスタＱ５及び
Ｑ６により与えられる抵抗値の比である。

【００２５】図３、図４及び図５を参照すると、電流源
トランジスタＱ３は理想的には、電流シンク・トランジ
スタＱ４を流れる電流の半分の電流を生成し、差動増幅
器段１０の両側を流れる電流は、入力信号が無いときに
平衡する。図５は、これらの電流源を制御するためのバ
イアス電圧ＶBIAS-HI及びＶBIAS-LOを生成するバイアス
発生器１８を詳細に示す回路図である。この回路で生成
されるバイアス電圧は、図２に示す回路の差動増幅器段
１０を、ＤＩＳ信号が低レベルの間非動作状態にし、Ｄ
ＩＳ信号が高レベルの間動作状態にする。

【００２６】バイアス発生器１８では、３個のトランジ
スタ、即ち１個のＰＭＯＳトランジスタＱ２１及び２個
のトランジスタＱ２２、Ｑ２４のゲートにＤＩＳ信号が
供給される。Ｑ２１のソースは、電源Ｖddに接続され、
そのドレインはＱ２２のドレイン及び他トランジスタＱ
２３のゲートに接続される。Ｑ２２及びＱ２４のソース
は電源ＶSSに接続され、一方、Ｑ２４のドレインはＱ２
３のソースに接続される。Ｑ２３のドレインは、２個の
付加的ダイオード接続ＰＭＯＳトランジスタＱ２５Ａ及
びＱ２５Ｂのゲート及びドレインの両方、他のＮＭＯＳ
トランジスタＱ２６のドレイン、及びバイアス発生器１
８のＶBIAS-HI出力端子に接続される。Ｑ２６のゲート
は、Ｑ２４のドレイン及びＱ２３のソースに接続され
る。Ｑ２６のソースは、Ｑ２７のドレイン及びゲートの
両方、及びバイアス発生器１８のＶBIAS-LO出力端子に
接続される。他のＮＭＯＳトランジスタＱ２７のソース
は、電源ＶSUBに接続される。

【００２７】ＤＩＳ信号が高レベルである間、ＰＭＯＳ
トランジスタＱ２１は非導通状態であり、ＮＭＯＳトラ
ンジスタＱ２２及びＱ２４はオン状態である。開放スイ
ッチとして動作するＱ２１及び閉成スイッチとして動作
するＱ２２を用いて、Ｑ２３のゲートは低レベルにさ
れ、Ｑ２３は開放スイッチとして動作する。閉成された
Ｑ２４及び開放されたＱ２３により、Ｑ２６のゲートも
低レベルにされ、Ｑ２６は開放スイッチとして動作す
る。開放されたＱ２６により、ダイオード接続されたト
ランジスタＱ２７のドレイン及びゲートは、電圧ＶＳＵ
Ｂより高いあるスレッシホールドである電圧で浮動し、
Ｑ２７は非導通状態である。Ｑ２７を流れる無視できる
電流は、Ｑ４を流れる無視できる電流と等しい（図
２）。更に、Ｑ２３及びＱ２６が開放された状態では、
ダイオード接続されたＰＭＯＳトランジスタＱ２５Ａ及
びＱ２５Ｂのドレイン及びゲートが、電圧ＶｄｄＬより
低いあるスレッシホールドである電圧で浮動し、これら
のトランジスタは最小限に導通状態となるだけである。
再び、これらのトランジスタを流れる電流は、Ｑ３を流
れる無視できる電流に等しい（図２）。

【００２８】ＤＩＳ信号が低レベルになると、Ｑ２１は
導通状態となって閉成スイッチとして動作し、一方、Ｑ
２２及びＱ２４は非導通状態となって開放スイッチとし
て動作する。Ｑ２１が閉成し、Ｑ２２が開放して、Ｑ２
３のゲートは高レベルにされ、Ｑ２３は導通する。Ｑ２
４も開放するので、閉成状態のＱ２３は、Ｑ２６のドレ
インをそのゲートに接続するように作用し、それによ
り、Ｑ２６は一時的にダイオード接続状態となる。Ｑ２
５Λ、Ｑ２５Ｂ及びＱ２７は、不変的にダイオード接続
状態であるので、３個のダイオード接続トランジスタ構
造が、電源ＶｄｄＬ及びＶＳＵＢ間に直列に接続された
ことになる。電源ＶｄｄＬ及びＶＳＵＢ間の電圧は、３
つのスレッシホールド電圧降下に通常は関連する電圧降
下を超えるので、３個のトランジスタのチャンネルの相
対的抵抗により、そこで余分電圧がどれだけ降下するか
が決まる。表１に示すトランジスタ・チャンネル寸法及
び、ＰＭＯＳトランジスタに関する抵抗が外形の等しい
ＮＭＯＳトランジスタに関する抵抗より約３倍高いとい
うことから分かるように、Ｑ２６のチャンネルは、Ｑ２
５Ａ、Ｑ２５Ｂ又はＱ２７のチャンネルより十分に高い
抵抗を有し、全部ではないが、余分な電圧の大部分がＱ
２６を介して降下する。この状態で、Ｑ２７を流れる電
流はＱ２５Ａ及びＱ２５Ｂを流れる電流の和であり、Ｑ
４（図２）を流れる電流はＱ２７を流れる電流と同じで
あり、Ｑ３（図２）を流れる電流は、Ｑ２７を流れる電
流の半分に等しいＱ２５Ａ又はＱ２５Ｂの一方又は他方
を流れる電流に等しい。Ｑ３及びＱ４を流れる電流を設
定する複数のトランジスタは、トランジスタ２５Ａ、Ｑ
２５Ｂ、Ｑ２７を製造する同一の処理により製造される
ので、これらの電流間の所望比２：１は、処理及び全体
的温度の変化の影響を受けない。（温度勾配は、２：１
の比を幾分の変化させる。）

【００２９】表１は、図２の回路を図５の回路と共に使
用するときに、図３及び図４に示すように動作するため
に、トランジスタの各々に対し使用するチャンネル寸法
を表す。

【００３０】

【表１】

【００３１】図５に示す回路が、電流間の正確な比を生
成し、それが生成する電流の絶対値は温度及び処理の変
化で大幅に変化する。図６は、温度及び処理に対する感
度が大幅に低い電流を生成する優れたバイアス発生器１
８’を示す。このバイアス発生器１８’では、ＤＩＳ信
号はＰＭＯＳトランジスタＱ３１及びＮＭＯＳトランジ
スタＱ３２のゲートを制御し、ＤＩＳ信号の反転信号
が、ＮＭＯＳトランＱ３４のゲートに供給される。Ｑ３
４のソースは、Ｑ３５のドレイン、ＮＭＯＳトランジス
タＱ３８のゲート及びコンデンサＣ３の一端に接続さ
れ、コンデンサＣ３の他端は電源ＶddLに接続される。
（コンデンサＣ３は、ゲートがＱ３４のソースに接続さ
れ、ソース及びドレインが電源Ｖddlに接続されたＰＭ
ＯＳトランジスタとして動作する。）Ｑ３５のソース
は、−１.５Ｖの基板電圧源ＶSUBに接続される。Ｑ３５
のゲートは、Ｑ３８のソース及び他端が電源ＶSUBに接
続された抵抗器Ｒ１の一端に接続され、更に、バイアス
発生器のＶBIAS-LO出力端子に接続される。Ｑ３８のド
レインは、ＰＭＯＳトランジスタＱ３７Ａ及びＱ３７Ｂ
のドレインに接続され、Ｑ３６Ａのゲートにも接続さ
れ、更に、バイアス発生器のＶBIAS-HI出力端子にも接
続される。Ｑ３６Ａ及びＱ３６ＢのドレインはＮＭＯＳ
トランジスタＱ３４のドレインに接続され、一方、Ｑ３
７Ａ及びＱ３７Ｂのソースは電源ＶddLに接続される。

【００３２】図６を参照すると、ＤＩＳ信号が高レベル
であるとき、Ｑ３１はオフ状態にされ、Ｑ３２はオン状
態にされて、Ｑ３４のゲートは電源ＶSSに接続される。
Ｑ３４のゲート電圧が低レベルであると、Ｑ３４はオフ
状態にされ、それにより、Ｑ３６Ａ、Ｑ３６Ｂ、Ｑ３７
Ａ及びＱ３７Ｂにより形成される電流ミラーのＱ３６Ａ
及びＱ３６Ｂを流れる電流が停止する。Ｑ３４がオフ状
態にされるとき、そのソース電圧は−ＶTHRESHOLDにな
り、Ｑ３８のゲート電圧は、電流ミラーのＱ３７Ａ及び
Ｑ３７Ｂを流れる電流を遮断する。これらの状態の下で
は、ＶBIAS-HIはＶddLになり、ＶBIASーLOはＶSUBにな
る。

【００３３】ＤＩＳ信号が低レベルで、ピーク検出回路
の差動増幅器段１０が導通状態になるとき、ゲートの低
レベル入力によりＰＭＯＳトランジスタＱ３１はオン状
態になり、ＮＭＯＳトランジスタＱ３２はオフ状態にな
る。これによる高ゲート電圧により、Ｑ３４はオン状態
になり、Ｑ３５、Ｑ３６Ａ及びＱ３６Ｂを電流が流れ
る。次に、電流は、電流ミラーの他方側のＱ３７Ａ及び
Ｑ３７Ｂを流れ、Ｑ３８及びＲ１を流れる。この回路の
各側を流れる電流は、Ｑ３５のスレッシホールド電圧を
Ｒ１の値で除算した値にほぼ等しい。他のバイアス発生
器の動作での様に、Ｑ４を流れる電流は、Ｑ３５を流れ
る電流及びＱ３６Ａ及びＱ３６Ｂを流れる電流の和又は
Ｑ３７Ａ及びＱ３７Ｂを流れる電流の和に等しく、この
電流の半分にＱ３（図２）を流れる電流は等しい。その
電流の絶対量である主な差は、更に近接して制御され、
温度及び処理の変化に対して感度が低い。コンデンサＣ
３は、リンギング即ち長く継続する発振を引き起こすお
それがある幾つかの周波数での余分なゲインを補償す
る。

【００３４】次の表２は、図２に示す回路が図６に示す
回路と共に使用されるときの各トランジスタに使用され
るチャンネル寸法を表す。

【００３５】

【表２】

【００３６】高レベルのＤＩＳ信号は、バイアス発生器
１８及び差動増幅器段１０をディスエーブルするので、
ピーク検出回路が動作状態でないとき、電流は保存され
る。更に、これらのバイアス電圧は、いずれの疑似的最
大値指示も生成しない予想可能な方法で、差動増幅器段
１０を非導通状態から導通状態にし、それで得られる結
果は、急な開始によるように悪影響を受けない。ピーク
検出回路の徐々の開始は、ピーク検出回路が十分に動作
可能である前に、ＤＩＳ信号が低レベルになった後に短
期間が存在すること意味するが、詳しく後述するよう
に、これはシステム・レベルで補償できる。

【００３７】図７は、本発明のピーク検出回路を複数使
用した場合のブロック図を示す。図７では、図２に示す
８個のピーク検出回路は、アナログ信号の最小値及び最
大値を連続的に検出する装置を構成する。４個のデュア
ル検出ｗ／バイアス回路４５〜４８は、協動して３本の
信号ラインＰＯＳ、ＣＯＭ及びＮＥＧを連続的に監視す
る。これら３本の信号ラインは、入力信号に関連する
正、コモン・モード及び負の信号ラインを夫々表す。第
１デュアル検出ｗ／バイアス回路４５は、その入力端Ｉ
ＮＡ１にＣＯＭ信号を受け取り、その入力端ＩＮＢ１に
ＮＥＧ信号を受け取る。第２デュアル検出ｗ／バイアス
回路４６は、その入力端ＩＮＡ２にＰＯＳ信号を受け取
り、その入力端ＩＮＢ２にＣＯＭ信号を受け取る。第３
デュアル検出ｗ／バイアス回路４７は、その入力端ＩＮ
Ａ３にＣＯＭ信号を受け取り、その入力端ＩＮＢ３にＮ
ＥＧ信号を受け取る。第４デュアル検出ｗ／バイアス回
路４８は、その入力端ＩＮＡ４にＰＯＳ信号を受け取
り、その入力端ＩＮＢ４にＣＯＭ信号を受け取る。４個
のデュアル検出ｗ／バイアス回路４５〜４８全部のＯＵ
ＴＡｘ出力端は、ＨＩＧＨ出力ラインに接続され、４個
の回路のＯＵＴＢＸはＬＯＷ出力ラインに接続される。
なお、ｘは１〜４を表す。

【００３８】各デュアル検出ｗ／バイアス回路４５〜４
８は、図１、図３、図４及び図５を参照して機能を上述
した３つの制御入力信号ＤＩＳ、ＲＢＥＮ及びＲＥＳＥ
Ｔを受け取る。制御論理回路４１〜４４は、ＤＩＳ信号
及びＲＢＥＮ信号をそれらの関連する第１〜第４デュア
ル検出ｗ／バイアス回路４５〜４８に供給する。各デュ
アル検出ｗ／バイアス回路４５〜４８用のＲＥＳＥＴ信
号は、図３及図４で左側に括弧で示す様に、次の番号の
デュアル検出ｗ／バイアス回路４５〜４８に関連する制
御論理回路４１〜４４からのＲＢＥＮ信号である。

【００３９】各制御論理回路４１〜４４は、Ａ、Ｂ、Ｄ
及びＣＬＥＡＲ入力端を有し、上述したＤＩＳ出力信号
及びＲＢＥＮ出力信号の他にＱX出力信号を生成する。
第１制御論理回路４１のＱ1出力信号は、第２制御論理
回路４２のＤ2入力信号であり、第３制御論理回路４３
のＢ3入力信号であり、第４制御論理回路４４のＡ4入力
信号である。Ｑ2は、Ｄ3、Ｂ4及びＡ1に接続され、且つ
出力端がＤ1に接続されたＮＯＲゲート４０の一方の入
力端に接続される。同様に、Ｑ3は、Ｄ4、Ｂ1、Ａ2及び
ＮＯＲゲート４０の入力端の他方に接続される。最後
に、Ｑ4は、Ｂ2及びＡ3にだけ接続される。ここで、Ｄ1
は別として、各ＤX入力信号は、すぐ前の制御論理回路
のＱX-1出力端から到来することに留意されたい。更
に、Ｑ1、Ｑ2及びＱ3が低レベルであるとき、ＮＯＲゲ
ート４０からのＤ1の入力信号はアクティブになり、そ
れは、Ｑ4から直接に入力信号を受け取るのと同様であ
る。この様に、４個のデュアル制御ｗ／バイアス回路４
５〜４８への制御信号は、図３及び図４から分かるよう
に、回転４相関係で対称的に変化する。ＮＯＲゲート４
０は、ＣＬＥＡＲ信号が制御論理回路４１〜４４の全部
のＱX出力を低レベルにした後、第１制御論理回路４１
のＤ1へアクティブ高レベル入力を供給すると、この４
相回転関係が開始させるように作用する。

【００４０】図８は、図７に示す論理制御回路４１〜４
４の回路を示す。信号Ｄは、フリップ・フロップ２０の
Ｄ入力信号となる。ＣＬＥＡＲ信号は、フリップ・フロ
ップ（以下ＦＦという）２０のクリア入力となり、一
方、システム・クロックＣＬＫはＦＦ２０のクロック入
力端に供給される。ＦＦ２０のＱ出力は、通常２ｎｓの
値を有する遅延素子２２を伝播する。遅延素子の望まし
い値は、以下の説明からよく理解されるであろう。遅延
素子２２の出力信号Ｑ’は、非同期ラッチ回路２８のＳ
（セット）入力端及びＯＲゲート２６の一方の入力端に
供給される。ＯＲゲート２６の他方の入力信号は、ＯＲ
ゲート２４の一方の入力信号でもあるＣＬＥＡＲ信号で
ある。ＯＲゲート２４の他方の入力信号は、入力信号Ａ
である。ＯＲゲート２４の出力信号は、ラッチ回路２８
のクリア入力信号である。ＯＲゲート２６の出力信号
は、他の非同期ラッチ回路３０へのＳ入力信号である。
ラッチ回路３０へのＣＬＲ（クリア）入力信号は、入力
信号Ｂである。ラッチ回路２８のＱ出力信号はＲＢＥＮ
信号であり、ラッチ回路３０のＱ出力信号はＤＩＳ信号
である。

【００４１】図９は、図８に示す制御論理回路の動作を
説明するためのタイミング図である。図８と共に図９を
参照すると、システム・クロック信号ＣＬＯＣＫの立ち
上がりエッジは、図７に示す４個の制御論理回路４１〜
４４内のＦＦ２０の動作を同期させる。ＦＦ２０のＤ入
力信号は、すぐ前の制御論理回路のＦＦ２０のＱ出力信
号である。図９に示す期間の始めで、Ｄ入力信号は高レ
ベルであるが、ＣＬＯＣＫ信号のアクティブ・エッジ直
後に低レベルになる。アクティブなＣＬＯＣＫエッジの
時点で、高レベルのＤ信号は、ＦＦ２０のＱ出力信号及
び制御論理回路４１〜４４のＱ出力信号を、ＦＦ２０に
関連するわずかな伝播遅延の後に高レベルにする。遅延
素子２２に関連する遅延期間の後に、Ｑ’は高レベルに
なり、非同期ラッチ回路２８の出力信号ＲＢＥＮは、ラ
ッチ回路の短い伝播遅延の後に高レベルになる。Ｑ’の
正方向遷移は、それがＯＲゲート２６を伝播し、ラッチ
回路３０のＳ入力端子に到達すると、ラッチ回路３０を
セットし、ＤＩＳ信号が高レベルになる。制御論理回路
４１〜４４の全ての信号は、ＣＬＯＣＫ信号の次のアク
ティブ・エッジの発生の間、この状態を維持する。

【００４２】次のアクティブなＣＬＯＣＫ信号が発生す
るとき、ＦＦ２０へのＤ入力信号は低レベルになり、そ
れにより、Ｑ出力がその後すぐに低レベルになる。Ｑが
低レベルになると同時に、信号Ａは装置内の次の制御論
理回路４１−４４のＱ出力であるので、信号Ａは高レベ
ルになる。信号Ａの正方向遷移が、ＯＲゲートを通って
ラッチ回路２８のＣＬＲ入力端に到達し、信号Ａの高レ
ベルになるのに応答して、ラッチ回路２８の出力信号Ｒ
ＢＥＮは低レベルになる。遅延素子２２を介した遅延に
よるラッチ回路へのＱ’入力信号が依然高レベルであっ
ても、ＣＬＥＡＲ入力信号はセット入力信号Ｓに優先す
るので、このことが起こる。

【００４３】次のアクティブなＣＬＯＣＫエッジが発生
する直後に、信号Ａは低レベルになり、Ｂ信号は高レベ
ルになる。低レベルの信号Ｂは、ラッチ回路３０をクリ
アし、ＤＩＳ信号がその後非常に短い時間に低レベルに
なる。制御論理回路４１〜４４の３つの出力信号全て
は、通常、システム・クロックの次の２つのクロック周
期の間低レベルを維持する。しかし、図９では、ＣＬＥ
ＡＲ信号は、図示する最後の完全なＣＬＯＣＫ信号の終
わり以前に、アクティブな高レベルになる。ＣＬＥＡＲ
信号が高レベルになるとき、ＦＦ２０はリセットされ、
ラッチ回路２８はＮＯＲゲート２４を介してクリアさ
れ、ラッチ回路３０は、ＮＯＲゲート２６を介してセッ
トされる。この様に、ＣＬＥＡＲ信号が高レベルの間、
Ｑ及びＲＢＥＮ信号出力は低レベルに保持され、一方、
ＤＩＳ信号出力は高レベルに保持される。Ｄ入力信号
は、制御論理回路４１〜４４のＱ出力が、高レベルのＣ
ＬＥＡＲ信号に応答して低レベルになったので、ＣＬＥ
ＡＲ信号が高レベルになる直後に、低レベルになる。

【００４４】図９と共に図３及び図４を参照して、遅延
素子２２により生成される遅延ＤＥＬＡＹ22の機能を更
に詳細に説明する。図９の時間軸は図４の時間軸に対し
て２：１の比を有することに注意されたい。ＲＥＳＥＴ
信号は次の制御論理回路からの実際のＲＢＥＮ信号であ
るので、遅延ＤＥＬＡＹ22は、ＲＢＥＮ信号及びＤＩＳ
信号の両方を短縮し、よって、ＲＥＳＥＴ信号を短縮す
る。後縁ではなく前縁がＤＥＬＡＹ22により遅延される
ので、これらの信号の短縮が起きる。

【００４５】ＤＩＳ信号が低レベルで、図２に示すピー
ク検出回路がそれらの入力信号を能動的に監視する期間
であるので、短いＤＩＳ信号はこの期間を長くし、２つ
のピーク検出回路が能動的に同じ信号を監視する重畳期
間を生じさせる。図７で、デュアル検出ｗ／バイアス回
路４１〜４４の第１及び第３又は第２及び第４の様に１
つ置きの対は、同一の対の信号を監視することに留意さ
れたい。次に、図３及び図４で、ＤＩＳ3が低レベルに
なった後、ＤＩＳ1がいかに短期間低レベルを維持する
か、ＤＩＳ4が低レベルに遷移した後、ＤＩＳ2がいかに
短期間低レベルのままであるかに留意されたい。この重
畳期間は、ＤＥＬＡＹ22により生じ、それによりＤＩＳ
信号が短縮される。

【００４６】この重畳期間により得られる安全マージン
により、適用範囲の逆相の間、同じ信号を監視するデュ
アル検出ｗ／バイアス回路内のピーク検出器は、重畳期
間の間依然動作中であるので、（１個のデュアル検出ｗ
／バイアス回路４５〜４８内の）ピーク検出器の特定の
対が非効率に動作し、望ましくない結果を生ずることな
くＤＥＬＡＹ22より短い時間の間ピークを取り逃がす。
新しくアクティブなピーク検出器は、誤ったピクセルを
生成することはないが、この期間に実際のピークを取り
逃がす場合がある。バイアス発生器１８、１８’は、誤
ったピークが検出されないように、差動増幅器段１０を
構成するように設計されるが、その特定のピーク検出器
の動作が不安定になる前に、効果的状態に遷移する時間
が用意されている。

【００４７】ＲＢＥＮを短縮することで、対応するＤＩ
Ｓ信号が能動及び受動ピーク保持回路１２及び１４を差
動増幅器段１０から分離するアクティブ状態になる前
に、ＲＢＥＮはアクティブにならない。ＲＥＳＥＴ信号
が短いと、読出しイネーブル信号ＲＢＥＮの終わり及び
ＲＥＳＥＴ信号間にほぼＤＥＬＡＹ22の遅延が生じ、こ
れにより、データを蓄積するコンデンサが放電する前
に、データが確実に読み出される。

【００４８】デュアル検出ｗ／バイアス回路４５〜４８
のＯＵＴAX及びＯＵＴBX出力は、ＨＩＧＨ及びＬＯＷ出
力端子に夫々接続される。ＲＢＥＮ1がアクティブであ
る間、ＯＵＴA1はＣＯＭラインから得られる最大値情報
をＨＩＧＨ出力ライン上に置き、ＯＵＴB1はＮＥＧライ
ンからの得られる最大値情報を低出力ライン上に置くの
で、これら２つの値の間で得られる差は、入力信号の最
小値を表す。ＲＢＥＮ2がアクティブである間、ＯＵＴA
2はＰＯＳラインから得られる最大値情報をＨＩＧＨラ
イン上に置き、ＯＵＴB2はＣＯＭラインから得られる最
大値情報をＬＯＷ出力ライン上に置くので、これら２つ
の値の間で得られる差は、入力信号最大値を表す。同様
に、ＲＢＥＮ3がアクティブである間、ＯＵＴA3はＣＯ
Ｍラインから得られる最大値情報をＨＩＧＨライン上に
置き、ＯＵＴB3はＮＥＧラインから得られる最大情報を
ＬＯＷ出力ラインに置くので、これら２つの値の間で得
られる得られる差は、入力信号最小値を表す。更に、Ｒ
ＢＥＮ4がアクティブである間、ＯＵＴA4はＰＯＳライ
ンから得られる最大値情報をＨＩＧＨライン上に置き、
ＯＵＴB４はＣＯＭラインから得られる最大情報をＬＯ
Ｗ出力ライン上に置くので、これら２つの値の間で得ら
れる差は、入力信号最大値を表す。この様に、入力信号
の最大値及び最小値は、図７に示す回路により常に監視
される。

【００４９】図７に示す最大／最小検出装置は、既知の
電圧レベルをその入力端に供給し、得られる結果を読み
出して校正データを生成することにより、校正される。
このデータは、デジタル形式に変換される前に、最大／
最小データのゲイン及びオフセットを調節するために使
用するアナログ乗算器及び加算器を制御するために使用
される。他の方法としては、当業者には周知のように、
ルックアップ・テーブルの内容を使用して、デジタル・
アナログ変換処理後に、取込まれ及びデジタル化された
データを校正出力に変換することもできる。

【００５０】ピーク検出器は、正ピーク検出器又は負ピ
ーク検出器のいずれであってもよい。最大ピーク検出器
は、ＮＭＯＳトランジスタの代わりにＰＯＳトランジス
タを用い、ＰＯＳトランジスタの代わりにＮＭＯＳトラ
ンジスタを用い、電源を逆にすることにより容易に変換
できる。トランジスタのチャンネル長さ及び幅は、ｎ−
チャンネル及びｐ−チャンネル導電率の差を補償するた
めに調整する必要がある。回路シミュレーションは、必
要な動作電圧範囲に対する速度及び電力消費間の釣合を
最適にするために使用される。

【００５１】最小値検出器及び最大値検出器の各々は、
それらの入力端に供給される信号の極性を反転させるこ
とにより、反対に機能する。

【００５２】以上、本発明の好適な実施例について説明
したが、本発明の範囲を逸脱することなく種々の変更及
び変形が可能であることは当業者には明かである。例え
ば、上述の実施例では、ＣＭＯＳコンパチブルとして記
載され、ＣＭＯＳ環境で特に重要な問題を解決するよう
に設計されたが、本発明の基本原理は、ＣＭＯＳでの作
成に限定されず、他の形のトランジスタを使用して作成
されるピーク検出器の性能も改良する。

【発明の効果】第１コンデンサを有する第１ピーク保持
回路とは別に、差動増幅器の出力信号の最大値を蓄積す
る第２コンデンサを有する第２ピーク保持回路を設けた
ので、差動増幅器の一方の入力トランジスタの容量結合
が、第１コンデンサの蓄積電荷に影響を与えても、第２
コンデンサの蓄積電荷は影響を受けず、入力信号の正確
なピーク検出結果を第２コンデンサから得ることができ
る。また、バイアス発生器は、入力信号の取り込み期間
中に、差動増幅器にバイアス信号を供給して、この差動
増幅器を動作状態にするので、即ち、入力信号の取り込
み期間中以外は、差動増幅器にバイアス信号を供給する
必要がないので、作動増幅器の消費電力を減少できるた
め、ピーク検出回路の消費電力を少なくすることができ
る。

【図面の簡単な説明】

【図１】本発明のピーク検出回路を示すブロック図。

【図２】図１のピーク検出回路の詳細な回路図。

【図３】図２及び図７の回路の動作を説明するためのタ
イミング図。

【図４】図２及び図７の回路の動作を説明するためのタ
イミング図。

【図５】本発明の回路と共に使用するに適したバイアス
電圧発生器の回路図。

【図６】本発明の回路と共に使用するに適したバイアス
電圧発生器の好適な実施例の詳細な回路図。

【図７】本発明の回路を複数使用する最大／最小検出回
路のブロック図。

【図８】図７の回路で使用する制御論理回路の回路図。

【図９】図８に示す制御論理回路の動作を説明するため
のタイミング図。

【図１０】従来のピーク検出器を示す回路図。

【符号の説明】

１０差動増幅器１２第１ピーク保持回路１４第２ピーク保持回路Ｃ１第１コンデンサＣ２第２コンデンサ

フロントページの続き (72)発明者ジョセフ・アール・ピーターアメリカ合衆国オレゴン州97007 ビーバートンサウス・ウェストファーミントン・ロード 24270 (56)参考文献特開平４−335165（ＪＰ，Ａ) 特開昭53−57878（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】入力信号が一方の入力端に供給される差
動増幅器と、該差動増幅器の他方の入力端に出力端が接続された第１
コンデンサを有し、取り込み期間中に、上記差動増幅器
の出力信号が供給されて、該出力信号の所定極性のピー
ク電圧を上記第１コンデンサに蓄積する第１ピーク保持
回路と、上記取り込み期間中に、上記第１ピーク保持回路と独立
して上記差動増幅器の出力信号が供給されて、該出力信
号の上記所定極性のピーク電圧を第２コンデンサに蓄積
し、該第２コンデンサの蓄積電圧が出力ピーク電圧とな
る第２ピーク保持回路と、上記取り込み期間中に上記差動増幅器にバイアス信号を
供給して、上記差動増幅器を動作状態にするバイアス発
生器とを具えることを特徴とするピーク検出回路。