JP2000196571A

JP2000196571A - 位相調整方式

Info

Publication number: JP2000196571A
Application number: JP10366769A
Authority: JP
Inventors: Atsuhiro Suzuki; 篤浩鈴木; Kazunori Nakajima; 和則中島; Masao Ogiwara; 政男荻原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-12-24
Filing date: 1998-12-24
Publication date: 2000-07-14
Anticipated expiration: 2018-12-24
Also published as: JP3710308B2

Abstract

(57)【要約】【課題】異なる複数の転送経路の位相を短時間で設定
し、また、データ不確定領域の広がりが可変遅延回路の
遅延単位より小さい場合でも動作マージンが最大になる
位相の設定を可能にする。【解決手段】送信部１には、ノイズ量が大きくなる位
相調整パターンデータを発生させる位相調整パターン発
生手段１３を設け、該送信部１と対応する受信部２に
は、送信データを任意に遅延させる可変遅延手段２１、
受信ラッチ２２の出力位相調整パターンデータが正しい
か否かチェックするデータチェック手段２３、受信ラッ
チ２２の直前の位相調整パターンデータの不確定領域を
検出するエッジ検出手段２４、可変遅延手段２１の遅延
量を順次変更し、それに対する手段２３，２４のチェッ
ク・検出結果を用いて最適の遅延量を設定する位相制御
手段２５を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、機能ブロック間で
データの同期転送を行う際のデータ転送経路の位相を調
整する方式に係り、特に並列計算機やデータ交換機のよ
うな装置の機能ブロック間におけるデータの同期転送に
好適な位相調整方式に関する。

【０００２】

【従来の技術】従来、装置の機能ブロック間においてデ
ータを同期転送する場合のパスディレイは、その転送経
路（パス）をモデル化した電気回路に置き換え電気回路
シミュレーションを用いて求めたり、該転送経路を各部
品毎に分離し、部品毎に実験し求めたディレイ結果をそ
れぞれの部品に当てはめ、簡略された特別な計算式を用
いて転送経路全体のディレイを求めていた。そして、求
めたパスディレイに対し、そのパスディレイが設計した
時間を満たしているかを検証し、満たされていなければ
その転送経路を見直し、回路の変更を行い、再び変更し
た転送経路のディレイ計算を前記手法により行なってい
た。更に、この転送経路のディレイ計算結果が設計した
時間を満たすまで回路変更、ディレイ計算を繰り返して
いた。

【０００３】このような試行錯誤的な繰り返しを緩和す
るために、例えば、特開平７−２８３８１９号公報に
は、転送経路にディレイ回路を挿入し、実際に転送を行
い、その結果に応じて転送エラーが起きないディレイを
ディレイ回路に設定することが示されている。この発明
では、装置内の機能ブロック間で同期転送を行う転送経
路において、当初は該転送経路にディレイ回路だけを装
備し調整者がその転送経路に対するディレイを該ディレ
イ回路に設定する。一方、調整者が新しいシステムを接
続する度に該ディレイ回路に適切なディレイを設定しな
くてもいいように、システムに制御部を具備する。該制
御部は、自動的に複数の転送経路に対し転送経路毎にテ
ストパケットを送信し、送信部に具備したディレイ回路
のディレイを最大値から次第に小さくする方向に変えな
がら正しく該テストパケットが転送できたディレイＭＡ
Ｘと、送信部に具備したディレイ回路のディレイを最小
値から次第に大きくする方向に変えながら正しく該テス
トパケットが転送できたディレイＭＩＮとを求め、転送
経路毎の送信部に具備したディレイ回路に（ＭＡＸ＋Ｍ
ＩＮ）／２としたディレイを設定する機能と、該転送経
路毎に設定したディレイを記憶する機能と、装置が立ち
上がる際にその記憶しておいたディレイを該転送経路毎
の該ディレイ回路に設定する機能を有している。

【０００４】なお、２つの信号の位相を比較し、その位
相差の程度を検出する回路として関連するもには、例え
ば特開平２−１６８７５４号公報があり、さらにスキュ
ーを補正する回路として関連するものには、例えば特開
昭６３−３０５６１２号公報などがある。

【０００５】

【発明が解決しようとする課題】機能ブロック間でデー
タ同期転送を行う装置を設計する際、その転送経路のデ
ィレイ計算結果が実際のディレイと合致していることが
重要である。同期転送は、送信側にて、送信ラッチに供
給する送信クロックで叩かれた送信データが転送経路を
通り、受信側にて、受信ラッチに供給する受信クロック
で叩かれるタイミングで該送信データが受信ラッチに取
り込まれることで行われている。つまり、転送経路のデ
ィレイが受信ラッチの受信クロックとぶつかっていない
ことを保証しなければ、同期転送はできない。

【０００６】一般的には送信ラッチから受信ラッチまで
のディレイを予め正確に計算することは非常に困難であ
り、また、仮に求められたとしても、その計算量は膨大
であり、全ての転送経路を計算することは不可能であ
る。そこで、各部位毎に不確定要因を含んだあらかじめ
大き目のディレイを想定し、それらを簡略化した計算式
を用いて計算し、実際の転送経路で転送エラーが起きな
いように考慮している。しかし、あらかじめ大き目のデ
ィレイを想定することは、いたずらにディレイを大きく
見ることになり、最適なタイミング設計を阻害すること
になる。

【０００７】タイミング設計で考慮すべき点の一つは、
受信ラッチにデータを正しく取り込むためには、そのラ
ッチに規定されているセットアップタイムとホールドタ
イムを加えた時間帯に入力データが変化しないことを保
証することである。入力データを変化させてはいけない
時間帯はそのラッチに与えられるクロック信号を基準に
して前後に存在するため、その時間帯に送信データのデ
ータ不確定領域が来ないように転送経路のディレイを調
節する（タイミング設計する）必要がある。そしてもう
一つは、ラッチに供給するクロックのスキューやジッタ
そして製造過程における物のばらつき、転送経路の電気
的特性、温度・電圧・湿度などの動作環境のばらつき等
による転送経路のディレイの変化がある。

【０００８】タイミング設計において重要なことは、想
定する動作環境の中で装置が正常に動作し続けることが
できるように、予め環境によるディレイのばらつきを考
慮し余裕を持った設計をすること、つまり、動作マージ
ンが大きくなるように設計することである。具体的に動
作マージンを大きくするということは、データの不確定
領域をラッチのセットアップタイムとホールドタイムを
加えた時間帯からできるだけ離れたポイントに設計する
ことである。動作マージンを小さく設計すると、データ
の不確定領域がたとえ設計した時間帯に入っていたとし
ても、ラッチのセットアップタイムとホールドタイムを
加えた時間帯に近ければ、先に示したような動作環境の
変化により発生する様々なノイズによりデータの不確定
領域が広がったり、ディレイの大きい方に移動したり、
小さい方に移動したりするため、小さなノイズの影響で
データの不確定領域がセットアップタイムとホールドタ
イムを加えた時間帯に入ってしまい誤動作を引き起こし
てしまう。従って、環境におけるノイズ、および、大量
生産による製造ばらつきによって転送データが簡単にエ
ラーにならないように、できるだけセットアップタイム
とホールドタイムを加えた時間帯から離れたポイントに
データの不確定領域が来るようにディレイを設計するこ
とが課題となる。

【０００９】一方、開発コストの低減および製品原価の
低減を進める為に、設計の共通化および部品の共通化が
図られる。また、並列計算機のような装置では、その特
徴から同一部品が多く使われる。従って、同一品種の部
品間で異なる複数の転送経路が存在することとなり、こ
れらの異なる複数の転送経路に対するタイミング設計が
問題になる。つまり、転送経路毎にその環境に対するば
らつきやディレイが異なるが、共通設計する場合は該ば
らつきの最大のばらつきを代表としてディレイ設計する
ことになり、設計を閉じるまで多くの時間を要するこ
と、また、最適なディレイ設計ができないことになるこ
とが問題である。したがって、転送経路毎のばらつきの
最大のばらつきを用いてディレイ設計することなく部品
を共通に設計できる手段を設けることがもつ一つの課題
である。

【００１０】従来技術では、異なる複数の転送経路に対
して一つずつ制御しなければならないため、転送経路が
多い場合の制御について考慮がされておらず、調整を行
う時間が非常に長くなる問題があった。また、データの
不確定領域の広がりに対する考慮がされておらず、チェ
ックするディレイが離散的であるにも係わらず、必ずい
づれかのディレイにおいて転送エラーが発生することを
期待しているため、データの不確定領域の広がりがディ
レイ回路の可変単位よりも小さい場合にはどのディレイ
においても転送エラーが発生しないといった現象が発生
し、結果として、誤ったディレイを設定してしまうとい
う問題があった。

【００１１】さらに、従来技術では、ディレイ回路に設
定する値は、装置導入後の調整段階において決定し、そ
の後は、記憶しておいた値を、装置が初期設定する際に
再びディレイ回路に設定する機能であるため、装置導入
後の各素子の経年変化や動作環境の変化に対応できない
という問題があった。

【００１２】本発明の第一の目的は、異なる複数の同期
転送経路を有する装置において、個々の転送経路に対す
る位相の設定（ディレイの設定）を個々の転送経路の送
受信部に具備する位相調整機構に対し同時に位相調整を
行う指示をすることにより、並列計算機のようなスケー
ラブルに装置の構成を変更できるシステム、つまり転送
経路がスケーラブルに増加する装置において、位相調整
をする手順を変更することなく、また、一つの転送経路
の位相調整をする時間で装置内全ての位相調整を完了さ
せることにある。

【００１３】本発明の第二の目的は、可変遅延回路が変
えることができる基本遅延単位よりもデータの不確定領
域の広がりが小さい場合においてもその不確定領域を正
しく検出でき、常に動作マージンが最大になるディレイ
を誤り無く設定できるようにすることにある。

【００１４】本発明の他の目的は、可変遅延回路が変え
ることができる個々のディレイで受信データをチェック
したパターンにより、該転送経路に何らかの障害がある
ことを検出可能にすることにある。

【００１５】

【課題を解決するための手段】上記第一の目的を達成す
るために、本発明では、同期転送経路における送信部に
位相調整パターン発生手段を設け、該送信部に対応する
受信部に可変遅延手段、データチェック手段、位相制御
手段を設ける。送信部に具備した位相調整パターン手段
は、伝送路において最大のノイズが発生するような位相
調整パターンデータを繰り返し発生し続けており、該送
信部内に具備するデータ切り替えセレクタにより位相調
整パターン発生手段から発生している位相調整パターン
データが選択されると、該位相調整パターンデータが受
信部に向けて伝送される。送信部と受信部とを接続する
伝送路を伝播してきた位相調整パターンデータは、受信
部の可変遅延手段でディレイした後、該受信部の受信ラ
ッチで受け、該受信ラッチで受けたデータが正しいか否
かをデータチェック手段で判定する。位相制御手段は、
可変遅延手段のディレイを順次変更し、各ディレイに対
するデータチェック結果を用いて、動作マージンが最大
になるディレイを可変遅延手段に自動的に設定する。

【００１６】また、上記第二の目的を達成するために、
本発明では、同期転送経路における送信部に位相調整パ
ターン発生手段を設け、該送信部に対応する受信部に可
変遅延手段、データチェック手段、エッジ検出手段、位
相制御手段を設ける。送信部は、位相調整パターン手段
が発生する位相調整パターンデータを、伝送路を通して
受信部に向けて伝送する。伝送された位相調整パターン
データは、受信部の可変遅延手段で遅延された後、受信
ラッチで受け、該受信ラッチで受けたデータが正しいか
否かをデータチェック手段で判定する。これとともに、
受信部の可変遅延手段で遅延されたデータを、エッジ検
出手段にて、該可変遅延手段が変えられるディレイの単
位分の時間内にデータの切り替わりが無いか否かを判定
する。位相制御手段は、可変遅延手段のディレイを順次
変更し、各ディレイに対するデータチェック結果および
エッジ検出結果を用いて、動作マージンが最大になるデ
ィレイを可変遅延手段に自動的に設定する。

【００１７】また、上記第三の目的を達成するために、
本発明では、位相制御手段は、各ディレイに対するデー
タチェック結果およびエッジ検出結果を用いて、通常あ
りえないパターンと比較するなどして、転送経路に何ら
しかの障害があることを検知し、外部に対し報告するな
どの機能を備える。

【００１８】

【発明の実施の形態】以下、本発明の一実施例について
図面により説明する。図１は本発明の一実施を示すブロ
ック図である。図１において、１は一方の機能ブロック
の送信部を示し、２は他方の機能ブロックの受信部を示
している。送信部１はセレクタ１１、送信ラッチ１２及
び位相調整パターン発生回路１３を具備する。受信部２
は可変遅延回路２１、受信ラッチ２２、データチェック
回路２３、エッジ検出回路２４及び位相制御回路２５を
具備する。１０１〜１０８はデータ線であり、一般に複
数ビットで構成されるが、機能ブロック間の伝送路は１
ビット構成でもよい。

【００１９】位相調整は、装置が機能ブロック間でデー
タを同期転送する動作の前に、その動作を完了させてお
く必要がある。その際、装置が伝送系を使用する際に発
生する最大ノイズを、予め該伝送系に発生させる必要が
ある。位相調整パターン発生回路１３が、この伝送系に
最大ノイズを発生させるパターンデータを自動的に生成
する回路である。

【００２０】伝送系のノイズには、該伝送系を駆動する
為の電源から発生するノイズと信号が該伝送系を伝播す
る際に発生するノイズ（クロストーク等）がある。位相
調整パターン発生回路１３には、それらのノイズを最大
に発生させるため特殊なパターンを用意する。本実施例
では、図２に示すように、位相調整を行う経路の全ビッ
トを対象として、１サイクル「１」が続き、その後1サ
イクル「０」が続くパターンを規定時間繰り替えすと、
次に２サイクル「１」が続き、２サイクル「０」が続く
パターンを規定時間繰り返し、さらに３サイクル「１」
が続き、３サイクル「０」が続くパターンを規定時間繰
り返えした後、次に１ビットのみ他のビットとは反対の
パターンになるように１サイクルから３サイクルまで前
記同様パターンを繰り返す。そして、全てのビットがそ
れぞれ反対になるまで繰り返された後、再び１サイクル
全ビット０・１からパターンを繰り返し発生する。図２
では、１ビットに対するデータのみを示したが、位相調
整パターン発生回路１３は、このようなパターンを各ビ
ット（パリティビットも含む）について周期的に発生し
続ける。

【００２１】位相調整動作時、送信部１において、セレ
クタ１１はデータ線１０２を選択し、位相調整パターン
発生回路１３が生成する伝達系に最大ノイズを発生せし
める位相調整パターンデータをデータ線１０３に出力す
る。送信ラッチ１２は、該データ線１０３上の位相調整
パターンデータを送信クロック１１３に同期して取り込
み、データ線１０４に送出する。セレクタ１１の切り替
えは、外部のシステム制御ユニットなどから指示される
が、図１では省略してある。

【００２２】受信部２では、位相調整パターンデータが
データ線１０５により受信され、可変遅延回路２１を通
過してデータ線１０６に出力する。後述するように、本
実施例では、可変遅延回路２１は８段階に遅延量を変え
ることができる。データ線１０６上の位相調整パターン
データを、受信ラッチ２２が受信クロック１１４に同期
して取り込み、データ線１０７に出力する。データチェ
ック回路２３は、受信クロック１１４に同期して、位相
調整パターンデータが受信ラッチ２２に正しくラッチで
きたか否か、云い換えれば、受信ラッチ２２の出力が正
しいデータであるか否か常時チェックしている。また、
エッジ検出回路２４は、データ線１０６上の受信ラッチ
２２直前の位相調整パターンデータのデータ不確定領域
すなわち可変遅延回路２１通過後のデータの切り替わり
が受信クロック１１４を基準にして所定範囲内に存在す
るか否かを検出する。位相制御回路２５は、可変遅延回
路２１の遅延量を順次変更しながら、各ディレィに対す
るデータチェック回路２３およびエッジ検出回路２４か
らのデータチェック結果／エッジ検出結果を基に、制御
線１１１を通して、可変遅延回路２１の遅延量をマージ
ンが一番大きくなるように制御する。

【００２３】上記位相調整後、通常の動作に切り替わ
る。通常動作では、送信部１は、外部からの指示でセレ
クタ１１がデータ線１０１の通常の送信データを選択
し、送信ラッチ１２が該送信データを送信クロック１１
３に同期して取り込み、データ線１０４へ送出する。受
信部２は、該送信側からの通常データをデータ線１０５
で受信し、可変遅延回路２１が該データを所定量遅延
し、受信ラッチ２２が受信クロック１１４に同期して取
り込み、データ線１０７へ出力す。ここで、可変遅延回
路２１の遅延量は、位相制御回路２５により常に動作マ
ージンを最大に保っように設定されているため、データ
を受信ラッチ２２に確実にラッチできる。

【００２４】以下、データチェック回路２３、エッジ検
出回路２４、位相制御回路２５について詳しく説明す
る。

【００２５】図３は、データチェック回路２３の構成例
を示す。データチェック回路２３は、データ線１０７上
のデータをチェックするチェック回路３０１、チェック
回路３０１で検査した結果が誤りであったことを示すチ
ェックラッチ３０２から構成される。チェック回路３０
１は例えばパリティチェック回路であるが、これ以外の
回路でもよい。例えば、ＣＲＣ回路、コンペアチェック
回路などでもよい。つまり、チェック回路３０１は受信
ラッチ２２に受信データが間違いなくラッチされたか否
かが判定でき、その結果、正常あるいは異常であること
を出力できる回路であればなんでも良い。チェックラッ
チ３０２は、チェック回路３０１のチェック結果をクロ
ック１１４に同期して取り込み、その情報は制御線１０
９により位相制御回路２５へ報告される。また、チェッ
クラッチ３０２は、制御線１１０を通して位相制御回路
２５によりリセットされる。

【００２６】図４はエッジ検出回路２４の構成例を示
す。４０１〜４０７はラッチ、４０８は固定遅延回路、
４０９〜４１５は論理素子を示している。入力データ線
１０８のデータがラッチ４０１およびラッチ４０３に取
り込まれる際に、取り込みクロックと該入力データの切
り替わりが重なると、該ラッチ４０１およびラッチ２０
３の出力がメタステーブルという状態になる。このメタ
ステーブル状態は、ラッチの特性により一定時間で解消
することが知られている。本実施例では、１クロック後
にもう一度ラッチ４０２およびラッチ４０４で取り直す
ことで、該メタステーブル状態を取り除いている。ラッ
チ２０５，２０６は、入力データ線１０８の信号がラッ
チ２０１でラッチされた値と固定遅延回路４０８を通過
後のラッチ４０３でラッチされた値とを比較した結果、
該値が異なっていることを示すラッチである。また、ラ
ッチ４０７は、該比較結果が異なっている場合に「１」
を保持するラッチである。つまり、ラッチ４０７が
「１」ということは、入力データ線１０８の信号が当該
エッジ検出回路２４に供給しているクロック位置と該ク
ロックから固定遅延回路４０８が持つディレイ分進んだ
位置の間にデータの不確定領域があることを示してい
る。該ラッチ４０７の情報は、制御線１１２により位相
制御回路２５へ報告される。

【００２７】図５は可変遅延回路２１の構成例を示す。
５０１〜５０７は遅延単位回路であり、ある一定の遅延
量（ディレイ）Δβをもっている。５１１〜５１７はデ
ィレイを切り替えるためのセレクタであり、位相制御回
路２５より制御線１１１を通して与えられる制御信号に
より、デコーダ５２０を介して制御される。セレクタ５
１１〜５１７は、デコーダ５２０からのセレクト信号が
有効でない時は遅延単位回路（Δβ）からの信号を選択
し、デコーダ５２０からのセレクト信号が有効である時
はデータ線１０５の受信データを選択する。例えば、制
御線１１１の制御信号の値が「２」であったとすると、
セレクタ５１５だけがデータ線１０５の受信データを選
択し、他のセレクタ５１１，５１２，５１３，５１４，
５１６，５１７は遅延単位回路５０１，５０２，５０
３，５０４，５０６，５０７からの信号を選択する。従
って、データ線１０５の受信データは、セレクタ５１５
を通り、遅延単位回路５０６、セレクタ５１６、遅延単
位回路５０７、セレクタ５１７を通り抜けるため、該可
変遅延回路２１でのディレイはΔβの２個分とセレクタ
３個分を加えた値になる。このように、制御線１１１の
制御信号の値に従って、データ線１０５の受信データが
データ線１０６へ通り抜けるまでのディレイΔβの個数
が決まり、該可変遅延回路２１のディレイが決まる。な
お、制御線１１１の制御信号の値によるディレイのばら
つきを抑えるために、先頭の遅延単位回路５０１の入り
口にセレクタ５１１と同じセレクタを付け加え、デコー
ダ５２０からあらたに７の信号を取り出し、そのセレク
ト信号線を該付け加えたセレクタに、セレクタ５１１〜
５１７と同様に接続することでも良い。

【００２８】図６は位相制御回路２５の構成例を示す。
制御論理部６０１は該位相制御回路２５の動作全体の制
御を行う論理部である。該制御論理部６０１は、外部の
システム制御ユニットなどとシステム制御線やシステム
報告線などで接続されるが、図６では省略してある。Ｓ
ＱＢＳＹ６０２は該位相制御回路２５が位相調整動作を
行っているか否かを示すフリップフロップであり、該位
相制御回路に対して二重に起動がかけられることによる
誤動作を防ぐ役目をしている。ＰＤＡＴＡ６０３は、デ
ータチェック回路２３でのデータチェック結果を各遅延
単位毎に記憶するレジスタ、ＣＤＡＴＡ６０４はエッジ
検出回路２４でのエッジ検出結果を各遅延単位毎に記憶
するレジスタである。本実施例では、可変遅延回路２１
では８段階にディレィを変えることが可能であり、これ
に対応してＰＤＡＴＡ６０３およびＣＤＡＴＡ６０４の
値を各レジスタは８ビットで構成されている。ＯＲ回路
６０５はＰＤＡＴＡ６０３およびＣＤＡＴＡ６０４の値
を各ビット単位に論理和する回路、セレクタ６０６は制
御論理部６０１からの制御信号６０８でＰＤＡＴＡ６０
３の出力あるいはＯＲ回路６０５の出力のいずれかを選
択する回路、ＲＤＡＴＡ６０７はセレクタ６０６の出力
を記憶するレジスタである。ＲＤＡＴＡ６０７のレジス
タは、ＰＤＡＴＡ６０３およびＣＤＡＴＡ６０４と同様
に８ビットである。

【００２９】動作マージンが最大になるデイレィの可変
遅延回路２１への設定値はＰＤＡＴＡ６０３、ＣＤＡＴ
Ａ６０４の値の組み合わせから予め計算で求める。本実
施例では、その計算結果に基づいた一覧表の表（１）６
１０、表（２）６２０を作成し、位相制御回路２５に記
憶させておく，図９は表（１）６１０の例であり、ＰＤ
ＡＴＡの値からＣＤＡＴＡの値を用いるか否かをエッジ
検出結果の使用の有無の欄にて示している。「１」がＣ
ＤＡＴＡ６０４の値を用いることを示し、「０」がＣＤ
ＡＴＡ６０４の値を用いないことを示す。制御論理部６
０１では、エッジ検出結果使用判定の表（１）６１０を
参照して制御信号６０８によりセレクタ６０６の動作を
制御する。図１０は表（２）６２０の例であり、可変遅
延回路２１のディレィをＲＤＡＴＡ６０７の値から求め
る変換表を示している。ただし、ＲＤＡＴＡ６０７の値
から動作マージンが最大になるディレィを定義してある
のと同時に正常な伝送路ではありえないＲＤＡＴＡ６０
７値も表（２）６２０に定義し、伝送路に何らかの障害
があることを示せるようにエラーの欄も定義する。しか
し、伝送路に何らかの障害があっても正常に送信データ
が受信できるディレィがあれば、その中で動作マージン
が最大になるような設定値を定義している。

【００３０】次に、図６に示す位相制御回路２５の動作
を図７乃至図１０により説明する。図７は位相制御回路
２５における制御論理部６０１の全体的動作フローであ
る。外部から位相調整を行う指示があると、まず、ＳＱ
ＢＳＹ６０２が「１」か否かを判定する（ステップ７０
２）。ＳＱＢＳＹ６０２が「１」とは、この位相制御回
路２５が位相調整動作をおこなっている最中であること
を示し、この場合、位相調整要求は無視され、位相制御
回路２５に対し二重に起動がかけられることによる誤動
作を防ぐ。ＳＱＢＳＹ６０２が「０」である場合、つま
り、位相調整動作を位相制御回路２５が行っていない場
合、該位相調整要求を受けつけ、位相調整動作に入ると
同時にＳＱＢＳＹ６０２を「１」に設定する（ステップ
７０３）。次に、位相制御ためのの初期化を行う（ステ
ップ７０４，７０５，７０６）。まず、ＰＤＡＴＡレジ
スタ６０３，ＣＤＡＴＡレジスタ６０４の値を「０」に
する（ステップ７０４）。なお、図７中の記号「＊」は
レジスタ６０３，６０４の配列番号（０〜７）を示すと
共に可変遅延回路２１に設定した値をも示している。次
に、変数ｉを「０」にし、（ステップ７０５）、そし
て、可変遅延回路２１にディレイを「０」に設定する
（ステップ７０６）。これで位相制御のための初期化が
終了し、以降、可変遅延回路２１に設定するディレイ毎
に以下の動作が繰り返される。

【００３１】まず、データチェック回路２３内に具備す
るチェックラッチ３０２を制御線１１０を通して「０」
にクリアする（ステップ７０７）。そして、データチェ
ック回路２３およびエッジ検出回路２４にて受信データ
を検査し続ける判定時間を設定する（ステップ７０
８）。該判定時間は送信部１内の位相調整パターン発生
回路１３が生成する種々の位相調整パターンが一周期す
る時間を一単位として設定する。検査は位相調整パター
ンデータの任意の位置から開始されることになるが、設
定する判定時間は、それが大きいほど長い時間をかけて
変化するようなノイズを検出できる可能性がある。ステ
ップ７０８で設定した時間だけ該当ディレイにおいて、
データチェック回路２３での受信データのチェック結果
を制御線１０９より取り込み、ＰＤＡＴＡ（ｉ）６０３
に格納すると同時に、エッジ検出回路２４での受信デー
タのエッジチェック結果を制御線１１２より取り込み、
ＣＤＡＴＡ（ｉ）６０４に格納する（ステップ７０９，
７１０）。判定時間経過後、次のディレイに対するデー
タのチェックを行うために変数ｉに「１」を加え（ステ
ップ７１１）、可変遅延回路２１に対しｉに対応するデ
ィレイを設定する（ステップ７１２）。変更した変数ｉ
が「８」以下であれば（ステップ７１３）、ステップ７
０７に戻り、再び変数ｉに対応するディレイに対する受
信データのチェックを行い、ＰＤＡＴＡ（ｉ）６０３，
ＣＤＡＴＡ（ｉ）６０４に格納する。変更した変数ｉが
「８」以上であれば、可変遅延回路２１で変えることが
できる全てのディレイに対する受信データのチェックが
完了したことになり、ＰＤＡＴＡ（＊）６０３及び／又
はＣＤＡＴＡ（＊）６０４の値から動作マージンが最大
になるディレイを決定し、可変遅延回路２１に対し当該
ディレイを設定する（ステップ７１４）。

【００３２】以上で、位相調整の動作が完了したので、
ＳＱＢＳＹ６０２を「０」に設定し、外部に対して位相
調整の動作が完了したことを知らせる（ステップ７１
５）。位相調整の動作をおこなうタイミングは、装置を
立ち上げる過程において行われるのはもちろんのことで
あるが、常に動作マージンを最大に保つため、装置が運
用している最中においても、転送経路に通常データがい
ない時を見計らって位相調整を行うようにする。

【００３３】図８は、図７に示したステップ７１４を詳
細に説明するための動作フローである。可変遅延回路２
１で変えることができる全てのディレイに対するチェッ
ク結果がＰＤＡＴＡ（＊）６０３とＣＤＡＴＡ（＊）６
０４に格納されると、まず、ＰＤＡＴＡ（＊）６０３の
値を用いて、図９の表（１）６１０からエッジ検出結果
使用の有無を読み取る（ステップ８０２）。読み取った
結果、エッジ検出の使用の有無が「１」である時、オア
回路６０５にてＰＤＡＴＡ（＊）６０３とＣＤＡＴＡ
（＊）６０４を各ビット毎に論理和した演算結果をセレ
クタ６０８にて選択し、ＲＤＡＴＡ（＊）６０７に設定
する。また、エッジ検出の使用の有無が「０」である
時、セレクタ６０８にてＰＤＡＴＡ（＊）６０３の値を
セレクタ６０８にて選択し、そのままＲＤＡＴＡ（＊）
６０７に設定する（ステップ８０３，８０４，８０
５）。次に、ＲＤＡＴＡ（＊）６０７の値を用いて、図
１０の表（２）６２０から遅延量とエラーとを読み取る
（ステップ８０６）。そして、この読み取った遅延量を
制御線１１１を通して可変遅延回路２１に設定する（ス
テップ８０７）、ここで、読み取ったエラー値が「１」
であれば、エラーであることを当該位相制御回路２５に
設定し、ステップ７１４が完了する（ステップ８０
９）。読み取ったエラー値が「０」である場合、そのま
まステップ７１４が完了する。

【００３４】例えば、ＰＤＡＴＡ（＊）６０３の値が
「００００００１１」で、ＣＤＡＴＡ（＊）６０４の値
が「００００１１１１」である時、図９の表（１）６１
０の９０４行目とＰＤＡＴＡ（＊）６０３の値が一致す
るので、図９の表からエッジ検出の使用の有無は「１」
と読み取れる。エッジ検出の使用の有無が「１」である
ので、ＰＤＡＴＡ（＊）６０３とＣＤＡＴＡ（＊）６０
４を各ビット毎に論理和し、ＲＤＡＴＡ（＊）６０７は
「００００１１１１」となる。このＲＤＡＴＡ（＊）６
０７の値は、図１０の表（２）６２０の１００５行目と
一致する。そこで、位相制御回路２５の制御論理部６０
１は、図１０の表の１００５行目から読み取った遅延量
の値「１」を可変遅延回路２１に設定する。この場合、
図１０の表の１００５行目のエラーの欄は「０」である
ので、該位相制御回路２５にエラーは設定しない。

【００３５】次に、図１１により本実施例の位相調整動
作における波形の一例を説明する。送信部１から出力さ
れる波形は、送信クロック１１３により同期して切り替
わり、そのためデータ不確定領域がデータ線１０４の送
信データの波形のように発生する。該送信データは転送
経路を通り受信部２へ到達する間にさまざまなノイズを
受け、データ線１０５の受信データのように、データ不
確定の範囲がデータ線１０４の送信データよりも広が
る。データ線１０５の受信データは可変遅延回路２１を
通過し１０６の波形となり、受信ラッチ２２に受信クロ
ック１１４でラッチする。ここで、データ線１０６の受
信データの波形は、可変遅延回路２１でディレイ０〜７
の波形のように変化する。受信クロック１１４と送信ク
ロックとの相対関係（スキュー）は、ジッタがあるもの
の位相は一定である。本位相調整の目的の一つは動作マ
ージンを最大にすることである。これは、受信クロック
１１４とデータ線１０６の受信データとの関係におい
て、データ線１０６の受信データのデータ不確定を避け
たデータ確定領域のちょうど真ん中に受信クロック１１
４を持ってくるということと等価である。言い換えれ
ば、データ線１０６の受信データのデータ不確定を避け
たデータ確定領域のちょうど真ん中を、受信クロック１
１４に合わせることである。つまり、動作マージンを最
大にするということは、データ線１０６の受信データま
たは受信クロック１１４のどちらか一方をディレイさ
せ、データ線１０６の受信データのデータ不確定領域と
受信クロック１１４のラッチポイントが一致しないよう
に、データ不確定領域を避けたデータ確定領域の真ん中
に受信クロック１１４のラッチポイントがあるという関
係にすることである。図１１の波形の例においては、Ｐ
ＤＡＴＡ（＊）の値が「１１０００００１」と判定さ
れ、ＣＤＡＴＡ（＊）の値が「１１００００１１」と判
定されると、遅延量「４」が最大の動作マージンを得ら
れる値となることは容易に理解できる。

【００３６】次に、図５に示す可変遅延回路２１に実装
する遅延単位回路５０〜５０７（Δβ）と総ディレイお
よび図４に示すエッジ検出回路２４に実装する固定遅延
回路４０８のディレイについて説明する。可変遅延回路
２１に最低限必要な総ディレイは、データ線１０４の送
信データは送信部１のラッチ１２から送信クロック１１
３に同期して生成しており、データ線１０６の受信デー
タは該送信クロック１１３と同じ周期で切り替わること
から、データ線１０６の受信データのデータ不確定を避
けたデータ確定領域のちょうど真ん中に該受信データの
位相を持ってくれば良く、従って、送信クロックの１周
期分あれば良いことは容易に理解できる。遅延単位Δβ
のディレイについては、総ディレイをｎ等分した値とす
る。遅延単位Δβのディレイは小さければ小さいほどよ
りデータ不確定を避けたデータ確定領域のちょうど真ん
中に、つまり、動作マージンが一番大きくとれるディレ
イに設定できるが、可変遅延回路２１の論理規模が大き
くなってしまいＬＳＩに実装することが困難になるとと
もに、本来、果たすべき機能を実装する論理が入らなく
なってしまうため、装置全体の動作マージンのバランス
を考慮して、つまり、この転送経路だけ突出して無駄に
動作マージンが大きくならないように遅延単位Δβの値
を決める必要がある。

【００３７】次に、この遅延単位Δβが決まると、エッ
ジ検出回路２４にある固定遅延回路４０８のディレイが
決まる。エッジ検出回路２４はデータチェック回路２３
で離散的にチェックした結果を補う形で具備している手
段である。つまり、データチェック回路２３は可変遅延
回路２１で設定できる段階的なディレイに対するポイン
トでのみ受信データをチェックしているため、ポイント
間、つまり遅延単位Δβ分、受信データをチェックして
いないことになる。この受信データをチェックしていな
い領域をチェックすることがエッジ検出回路２４の目的
である。従って、固定遅延回路４０８は、最低、遅延単
位Δβ分あればよいことが容易に分かる。しかし、図１
１からも読み取れるように、固定遅延回路４０８のディ
レイが大きくなると、右下がり斜め線で示されるエッジ
検出回路２４で検出する領域が広がるため、データ不確
定領域が大きく見えることになり、結果として可変遅延
回路２１に設定するディレイがデータ不確定を避けたデ
ータ確定領域の真ん中からディレイの早い側に設定さ
れ、動作マージンが小さくなってしまう。

【００３８】次に、図１２に本発明の位相調整方式を適
用したシステムの一例を示す。１２０１は全ての機能ブ
ロックの位相調整を制御するシステム制御ユニット、１
２１０，１２１１，１２１２は機能ブロックＡ，Ｂ，Ｃ
を示す。機能ブロック（Ａ）１２１０と機能ブロック
（Ｂ）１２１１との間は４つの転送経路を有しており、
本例では、機能ブロック（Ｂ）１２１１と機能ブック
（Ｃ）１２１２との間は２つの転送経路を有している。
各転送経路にはそれぞれ送信部１および受信部２を具備
している。図１は、これらの一組を示したものである。
１２２０，１２２１，１２２２はシステム制御ユニット
１２０１から各機能ブロック（Ａ）１２１０，（Ｂ）１
２１１，（Ｃ）１２１２における各送信部１、受信部２
の内部回路を制御するためのシステム制御線号であり、
１２３０，１２３１，１２３２は各機能ブロック（Ａ）
１２１０，（Ｂ）１２１１，（Ｃ）１２１２における受
信部２の位相制御回路２５から報告されるシステム報告
線である。

【００３９】次に、図１２のシステムにおいて、機能ブ
ロック（Ａ）１２１０と機能ブロック（Ｂ）１２１１の
間の１２４０で示す転送経路について位相調整を動作さ
せる時の手順の一例を図１３を用いて説明する。システ
ム制御ユニット１２０１は、システム制御線１２２１に
より、位相調整を行なおうとしている転送経路１２４０
の受信側に受信データを判定し続ける判定時間を設定す
る（ステップ１３０２）。また、システム制御線１２２
０により、該転送経路１２４０の受信側に対応する送信
側のセレクタを、位相調整パターン発生回路からの位相
調整パターンデータが出力される方に切り替える（ステ
ップ１３０３）。そして、該転送経路１２４０の該位相
調整受信側の位相制御回路に対し位相調整の動作を指示
する（ステップ１３０４）。その後、システム制御ユニ
ット１２０１は、位相調整動作が完了したことを知るた
めに、報告線１１３１を介し、該受信側の位相制御回路
から読み取れるＳＱＢＳＹを監視し、該ＳＱＢＳＹ信号
が「０」になったのを確認すると、該受信側の位相制御
回路からエラー信号を読み取り（ステップ１３０６）、
該エラー信号が「１」であれば、該受信側から事前に決
めておいたエラー情報を採取し、例えば外部に対して該
エラー情報を報告する（ステップ１３０７）。該エラー
信号が「０」またはエラー情報採取後、システム制御ユ
ニット１２０１は、システム制御線１２２０により、該
転送経路１２４０の送信側に対応するセレクタを通常使
用するデータパス側に切り替える（ステップ１３０
８）。

【００４０】図１３に示す一連の手順は、伝送路別に具
備する位相調整回路にて独立して行うことができる。ま
た、これら一連の手順は、位相調整回路毎に異なる設定
がないため、システム全体を制御するシステム制御ユニ
ット１２にて同時に行うことが可能である。

【００４１】以上、本発明の一実施の形態を説明した
が、同一ＬＳＩ内に複数の送信部がある場合には、各送
信部毎に位相調整パターン発生回路を具備することはな
く、ＬＳＩの実装に応じて複数の送信部で一つの位相調
整パターン発生回路を共有してもよい。

【００４２】また、伝送路は１ｂｉｔでも複数ｂｉｔで
構成されていてもよく、また、可変遅延回路はｂｉｔ毎
に個別にディレイが変えるようにしても、複数のｂｉｔ
毎のディレイを一斉に変えるようにしてもよい。複数の
ｂｉｔ毎のディレイを一斉に変えるようにすると各ｂｉ
ｔの伝送路のばらつきにより、各ｂｉｔのノイズが重畳
されたように見える為、できるだけ可変遅延回路はｂｉ
ｔ毎に個別にディレイが変えることができるようにして
おくことで、動作マージンがより大きくなるように木目
細かなディレイの設定ができる。

【００４３】

【発明の効果】本発明によれば、転送経路毎に複雑なデ
ィレイ計算を必要せず、実際に転送した結果によりその
転送経路の最適なディレイを自動的に選択するので、転
送経路の全てのディレイ計算を必要とせず、ＬＳＩ等を
容易に共通設計でき、設計するＬＳＩの品種が削減でき
ることから、ＬＳＩの設計コストおよび製造コストを低
減できる効果がある。

【００４４】また、装置毎の動作環境によるディレイの
ばらつきおよび部品毎の製造過程で発生するディレイの
ばらつきを組み立てた後の設置環境にて位相を自動的に
調整するため、装置毎にその装置の最大の動作マージン
を自動的に得ることができる効果がある。

【００４５】また、本発明は、エッジ検出回路を具備す
ることでデータ不確定領域が可変遅延回路の遅延単位に
よるチェックポイント間隔よりも小さくなってもデータ
の不確定領域を見失うことが無いので、最大の動作マー
ジンが得られるディレイを設定することが可能であると
いう効果がある。

【００４６】また、本発明は、可変遅延回路の遅延単位
毎にチェックした結果から設計上ありえないパターンを
見つけ出すことで、転送経路に何らしかの障害があるこ
とを外部に知らせることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】位相調整パターン発生回路で発生する位相調整
パターンデータの一例である。

【図３】図１のデータチェック回路の一例である。

【図４】エッジ検出回路の一例である。

【図５】可変遅延回路の一例である。

【図６】位相制御回路の一例である。

【図７】位相制御回路の動作フロー図である。

【図８】図７のフローの遅延量を決定する処理の詳細動
作フロー図である。

【図９】エッジ検出結果使用判定表の一例である。

【図１０】遅延量を決定するための変換表の一例であ
る。

【図１１】本実施例の位相調整動作における波形の一例
である。

【図１２】本発明を適用したシステム構成の一例であ
る。

【図１３】図１２のシステムによる位相調整動作のフロ
ー図である。

【符号の説明】

１送信部２受信部１１セレクタ１２送信ラッチ１３位相調整パターン発生回路２１可変遅延回路２２受信ラッチ２３データチェック回路２４エッジ検出回路２５位相制御回路１０１〜１０８データ線１０９〜１１２制御線１１３，１１４クロック１２０１システム制御ユニット１２１０，１２１１，１２１２機能ブロック１２２０，１２２１，１２２２システム制御線１２３０，１２３１，１２３２システム報告線

───────────────────────────────────────────────────── フロントページの続き (72)発明者荻原政男神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内Ｆターム(参考） 5K047 AA05 BB05 GG09 GG24 GG45 KK03 MM36 MM49 MM59

Claims

【特許請求の範囲】

【請求項１】送信部と受信部がデータ転送経路を通し
て接続された機能ブロック間におけるデータの同期転送
のための位相調整方式であって、送信部は、位相を調整するための位相調整パターンデー
タを生成する位相調整パターン発生手段を有し、受信部は、受信データを任意に遅延させる可変遅延手段
と、前記可変遅延手段を通過した位相調整パターンデー
タが正しく受信ラッチにラッチできたか否かをチェック
するデータチェック手段と、前記可変遅延手段の遅延量
を変化させながら、順次、前記データチェック手段のチ
ェック結果を入力して記憶し、該データチェック結果値
から前記可変遅延手段の遅延量を最適に設定する位相制
御手段とを有する、ことを特徴とする位相調整方式。
【請求項２】送信部と受信部がデータ転送経路を通し
て接続された機能ブロック間におけるデータの同期転送
のための位相調整方式であって、送信部は、位相を調整するための位相調整パターンデー
タを生成する位相調整パターン発生手段を有し、受信部は、受信データを任意に遅延させる可変遅延手段
と、前記可変遅延手段を通過し受信ラッチ直前の位相調
整パターンデータのデータ不確定領域を検出するエッジ
検出手段と、位相調整パターンデータが正しく受信ラッ
チにラッチできたか否かをチェックするデータチェック
手段と、前記可変遅延手段の遅延量を変化させながら、
順次、前記エッジ検出結果及び前記データチェック手段
のデータチェック結果を入力して記憶し、該エッジ検出
結果及びデータチェック結果の両方の記憶値から前記可
変遅延手段の遅延量を最適に設定する位相制御手段とを
有する、ことを特徴とする位相調整方式。
【請求項３】請求項２記載の位相調整方式において、
位相制御手段は、データチェック結果とエッジ検出結果
の両方の記憶値から，当該データ転送経路に障害がある
ことを判断する機能を有することを特徴とする位相調整
方式。