JP4567087B2 - リムーバブルメモリデバイス、位相同期方法、位相同期プログラム、その記録媒体及びホスト端末 - Google Patents

リムーバブルメモリデバイス、位相同期方法、位相同期プログラム、その記録媒体及びホスト端末 Download PDF

Info

Publication number
JP4567087B2
JP4567087B2 JP2008508457A JP2008508457A JP4567087B2 JP 4567087 B2 JP4567087 B2 JP 4567087B2 JP 2008508457 A JP2008508457 A JP 2008508457A JP 2008508457 A JP2008508457 A JP 2008508457A JP 4567087 B2 JP4567087 B2 JP 4567087B2
Authority
JP
Japan
Prior art keywords
phase synchronization
synchronization pattern
host terminal
phase
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008508457A
Other languages
English (en)
Other versions
JPWO2007113945A1 (ja
Inventor
寛 末永
修 柴田
憲明 武田
徹 岩田
貴治 吉田
義行 齊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Publication of JPWO2007113945A1 publication Critical patent/JPWO2007113945A1/ja
Application granted granted Critical
Publication of JP4567087B2 publication Critical patent/JP4567087B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/04Speed or phase control by synchronisation signals
    • H04L7/10Arrangements for initial synchronisation
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12Synchronisation of different clock signals provided by a plurality of clock generators
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0008Synchronisation information channels, e.g. clock distribution lines
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/04Speed or phase control by synchronisation signals
    • H04L7/041Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/044Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/04Speed or phase control by synchronisation signals
    • H04L7/041Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/046Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

本発明は、リムーバブルメモリデバイス、位相同期方法、位相同期プログラム、その記録媒体及びホスト端末に関する。
SD(Secure Digital)メモリカードなどのリムーバブルメモリデバイスは、大容量かつ小型であり持ち運びに優れ、携帯可能な音楽再生機器、カメラ、携帯電話等の記録媒体として広範囲に用いられている。このようなリムーバブルメモリデバイスはホスト端末に接続され、映像や音楽などのデータがホスト端末との間で送受信される。リムーバブルメモリデバイスからホスト端末へのデータの送信は、まずホスト端末がリムーバブルメモリデバイスにデータを送受信するための送受信クロックを送信し、リムーバブルメモリデバイスがこの送受信クロックに基づいてデータを送信することにより行われる。ここで、伝送経路としては、ホスト端末からリムーバブルメモリデバイスへの経路と、リムーバブルメモリデバイスからホスト端末への経路との2経路がある。そのため、ホスト端末がリムーバブルメモリデバイスからのデータを受信するための内部受信クロックと、リムーバブルメモリデバイスから送受信クロックに基づいて送信されホスト端末により受信されたデータとの間には、前述の2経路を通過することによる遅延に基づく位相ずれが発生する。例えば、ホスト端末とリムーバブルメモリデバイスとの間にプリント基板配線を介した約10cmの距離がある場合には、2経路を経ることにより約1.2nsの遅延が生じる。しかし、従来の送受信クロック及び内部受信クロックの周波数は約50MHzでクロックの1周期が約20nsあり、約1.2nsの遅延による位相ずれが生じてもホスト端末がデータを受信できなくなることはない。
ここで、データを受信する受信端末と、データを送信する送信端末とが異なるクロックで動作している端末間のクロックの位相ずれを調整する方法としては、次のようなものが従来から使われている。送信端末は、パケット化したデータを自分のクロックに基づいて受信端末に送信する際に、各パケットに同期パターンを付加して送信する。受信端末と送信端末とが例えばイーサネット(登録商標)で接続されている場合などには、同期パターンとしてクロックと同一の「0101・・・」の64ビットからなるパターンが用いられている。受信端末は、各パケットに付加された同期パターンに基づいて、自分のクロックの周波数及び位相を送信端末のクロックに同期させる。これにより、受信端末は、送信端末から送信されるデータを有効に受信することができる。
近年、リムーバブルメモリデバイスの大容量化が進み、ホスト端末との間で高速にデータを送受信することが不可欠になってきている。ここで、送受信クロック及び内部受信クロックとして、例えば約200MHzの高周波数のクロックを用いる場合、クロックの1周期は約5nsである。前述の2経路を経ることによる約1.2nsの遅延時間は、データを受信するための内部受信クロックの1周期の時間に対して無視できない程度の位相ズレとなる。よって、ホスト端末がリムーバブルメモリデバイスからのデータを受信できなくなる場合が生じる。このような問題は、クロックが高周波数になるほど顕著になる。ここで、前述のような64ビットからなる同期パターンをホスト端末に送信して位相を調整する場合も考えられるが、同期パターンが64ビットと長く、データの転送効率が低下してしまう。
そこで、本発明は、データの伝送効率を向上させつつデータを正確に受信することができる技術を提供することを目的とする。
本願第1発明は、上記の課題を解決するために、ホスト端末との間でデータを送受信するリムーバブルメモリデバイスであって、前記ホスト端末と前記リムーバブルメモリデバイスとの間のデータの送受信に用いる送受信クロックを、前記ホスト端末から受信するクロック受信部と、前記リムーバブルメモリデバイスからのデータを受信するために前記ホスト端末が内部に有する内部受信クロックの位相を調整するための位相同期パターンを、前記送受信クロックに基づいて生成する生成部と、生成した位相同期パターンを前記ホスト端末に送信する送信部とを有するリムーバブルメモリデバイスを提供する。前記位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号と、を含むことを特徴とする。
クロック受信部はホスト端末から送受信クロックの供給を受けており、生成部は送受信クロックに基づいて位相同期パターンを生成する。この位相同期パターンを送信部がホスト端末に送信すると、ホスト端末は受信した位相同期パターンに基づいて内部受信クロックの位相を調整する。これにより、内部受信クロックの位相は、リムーバブルメモリデバイスからのデータを適切に受信できる位相に調整される。よって、リムーバブルメモリデバイスが、コマンドに対するレスポンス及びリードデータを送受信クロックに基づいてホスト端末に送信すると、ホスト端末は正確かつ欠落することなくレスポンス及びリードデータを受信することができる。
位相同期パターンは、第1レベル信号が連続して2ビット続き、その後、第2レベルの信号が1ビット続き、比較的短いパターンで形成される。例えば、位相同期パターンは、「001」及び「110」の3ビットで形成される。位相同期パターンは、レスポンスやリムーバブルメモリデバイス内のリードデータ等をパケット化したものに付加されて送信されるが、位相同期パターンが短いためパケットに占める割合が小さい。よって、これらのレスポンスやリードデータの伝送効率を向上することができる。
ここで、位相同期パターンは、第1レベル信号に対応する第1レベルの限界値と、第2レベル信号に対応する第2レベルの限界値との間で変化し得る。上記の位相同期パターンでは、1周期分の第2レベル信号の前において、第1レベル信号が2周期のあいだ継続することで、第1レベル信号の信号値が第1レベルの限界値付近にまで近づいた後、第2レベルに移行するように変化する。よって、位相同期パターンは、全体的に第1レベルに近づくようなクロックとなる。ホスト端末は、この第1レベルから第2レベルへ移行するエッジで位相同期パターンの信号値を取得し、取得した位相同期パターンの信号値と、位相ずれが無ければ取得したであろう位相同期パターンの信号値とを比較する。この比較の結果、位相ずれが有れば調整する。前述のように、位相同期パターンが第1レベルに近づくとともに、また第1レベルから第2レベルへ移行するエッジでは信号値の変化が大きいために、少しの位相ずれでも敏感に精度良く検出することができる。
ここで、リムーバブルメモリデバイスとホスト端末との間の伝送経路の遅延時間は、伝送経路の距離によっても変わり、また伝送経路の距離以外の温度変化によっても刻々と変化する。しかし、このような遅延による位相ずれが生じたとしても、例えばリードコマンドへの応答の度に、内部受信クロックの位相は、位相同期パターンによって、リムーバブルメモリデバイスからのデータを適切に受信できる位相に調整される。さらに、本発明の位相同期パターンを用いれば、前述のように敏感に精度良く位相ずれを検出して位相ずれを調整することができる。以上のように、例えばリードコマンドへの応答の度に位相ずれを敏感に精度良く検出し、かつ位相ずれを補正することで、内部受信クロックが例え高周波数の信号となっても、内部受信クロックに対する遅延時間の割合が小さく抑えられる。よって、ホスト端末は、遅延時間の変化等に左右されることなく、また内部受信クロックが例え高周波数の信号となっても、リムーバブルメモリデバイスから送信されるレスポンス及びリードデータ等を正確に欠落することなく受信することができる。
本願第2発明は、第1発明において、前記位相同期パターンは、前記1周期継続する第2レベル信号の後に少なくとも1周期継続する第1レベル信号をさらに含むことを特徴とするリムーバブルメモリデバイスを提供する。
例えば、位相同期パターンは、「0010」及び「1101」の4ビットで形成される。ここで、上記の位相同期パターンでは、1周期分の第2レベル信号の前において、第1レベル信号が2周期のあいだ継続することで、第1レベル信号の信号値が第1レベルの限界値付近にまで近づいた後、第2レベルに移行するように変化する。さらに、第2レベル信号が1周期のみ継続した後、第1レベル信号に変化する。よって、位相同期パターンの振幅の最大値の絶対値が小さくなり、第2レベル信号の信号値の絶対値が第2レベルの閾値を超えている期間が短くなる。つまり、位相同期パターンは、全体的に第1レベル側にシフトするため、位相同期パターンが第2レベルを示す期間が短くなる。なお、第2レベルの閾値とは、信号値が第2レベルと判断されるための基準値であり、信号値の絶対値がこの閾値を超えている場合に第2レベルと判断される。ここでもし、ホスト端末の内部受信クロックと、リムーバブルメモリデバイスからのデータとの間に位相ずれがある場合には、ホスト端末は、第2レベルの期間が短いために第2レベル信号を第2レベルとして認識することができない。このように、本発明の位相同期パターンを用いて第2レベルの期間を短くし、位相ずれの許容範囲を狭くすることで、ホスト端末は少しの位相ずれでも敏感に精度良く検出することができる。
また、前記では、振幅の最大値付近の位相同期パターンの信号値により位相ずれを検出しているが、第1レベルから第2レベルへの移行するエッジでの位相同期パターンの信号値により位相ずれを検出することもできる。前述のように、位相同期パターンが第1レベルに近づいていること、また第1レベルから第2レベルへ移行するエッジでは信号値の変化が大きいことにより、少しの位相ずれでも敏感に精度良く検出することができる。
本願第3発明は、第1発明において、前記ホスト端末が前記リムーバブルメモリデバイスからリードデータを受信するための開始コマンドを、前記ホスト端末から受信する開始コマンド受信部と、前記開始コマンドに応答して、前記開始コマンドへのレスポンス及び/又は前記リードデータを順次パケット化し、少なくとも最初のパケットに前記位相同期パターンを付加するパケット生成部とをさらに有し、前記送信部は、前記位相同期パターンが付加されたパケットを含むパケットを送信することを特徴とするリムーバブルメモリデバイスを提供する。
開始コマンドに応答する少なくとも最初のパケット、つまりレスポンスパケットに位相同期パターンを付加する。このレスポンスパケットを受信したホスト端末は、リードデータを受信するのに先立って位相調整を行う。よって、ホスト端末は、レスポンスパケット以降のパケットに含まれるリードデータを正確に受信することができる。また、位相同期パターンは短いパターンであるため、リムーバブルメモリデバイスからホスト端末へのレスポンス及びリードデータの伝送効率を向上することができるが、最初のパケットのみに位相同期パターンを付加した場合には、さらにリードデータの伝送効率を向上することができる。
本願第4発明は、第3発明において、前記パケット生成部は、前記開始コマンドに応答して生成された全てのパケットに前記位相同期パターンを付加することを特徴とするリムーバブルメモリデバイスを提供する。
全てのパケットに位相同期パターンを付加することで、ホスト端末は常に位相調整を行って位相を同期させ、レスポンス及びリードデータをさらに正確に受信することができる。本発明の位相同期パターンは、上記のように短いビットから構成されるパターンであるため、伝送効率の向上も図ることができる。
本願第5発明は、第3発明において、前記送信部は、前記位相同期パターンが付加されたパケットを間欠的に送信することを特徴とするリムーバブルメモリデバイスを提供する。
位相同期パターンを間欠的にホスト端末に送信することで、位相同期パターンの送信による負担をさらに軽減することができる。よって、位相の同期をとりつつ、リムーバブルメモリデバイスからホスト端末へのレスポンス及びリードデータの伝送効率を向上することができる。
本願第6発明は、第3発明において、前記位相同期パターンは、前記パケットに含まれるレスポンス及び/又は前記リードデータの開始位置又は終了位置を示す信号を含むことを特徴とするリムーバブルメモリデバイスを提供する。
上述のような場合、位相同期パターンがスタート信号を兼ねることとなる。よって、スタート信号及び位相同期パターンに要するビット数を減らし、パケットにおいてレスポンス及びリードデータ以外のビット数を減らすことができる。よって、リムーバブルメモリデバイスからホスト端末へのレスポンス及びリードデータの伝送効率をさらに向上することができる。
本願第7発明は、第3発明において、前記送信部は、前記位相同期パターンが付加されたパケットに含まれるレスポンスを、前記送受信クロックをn分周したn分周クロック(n>1)で送信することを特徴とするリムーバブルメモリデバイスを提供する。
レスポンスをn分周クロックで送信することにより、ホスト端末はパケット内のレスポンスを確実に受信し、レスポンス受信している間に位相を調整することができる。
本願第8発明は、第1発明において、前記リムーバブルメモリデバイスはSD(Secure Digital)メモリカードであることを特徴とするリムーバブルメモリデバイスを提供する。
SDメモリカードは、ホスト端末から送受信クロックの供給を受けて、その送受信クロックによりホスト端末にレスポンス及びリードデータを送信する。よって、異なる周波数を有する装置間のように周波数調整を行う必要が無く、送信する同期パターンも位相のみを調整するための位相同期パターンで良い。そのため、SDメモリカードからホスト端末に送信する位相同期パターンは比較的短く形成することができる。
なお、SDメモリカードには、例えば読み書き可能なフラッシュメモリ等の不揮発性メモリが搭載されている。その他、リムーバブルメモリデバイスに搭載可能なメモリとしては、例えば、MRAM(Magnetoresistive Random Access Memory)、FeRAM(Ferroelectric Random Access Memory)等が挙げられる。
本願第9発明は、ホスト端末との間でデータを送受信するリムーバブルメモリデバイスが実行する位相同期方法であって、前記ホスト端末と前記リムーバブルメモリデバイスとの間のデータの送受信に用いる送受信クロックを、前記ホスト端末から受信するクロック受信ステップと、前記リムーバブルメモリデバイスからのデータを受信するために前記ホスト端末が内部に有する内部受信クロックの位相を調整するための位相同期パターンを、前記送受信クロックに基づいて生成する生成ステップと、生成した位相同期パターンを前記ホスト端末に送信する送信ステップとを有し、前記位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号と、を含むことを特徴とする、位相同期方法を提供する。
本願第10発明は、ホスト端末との間でデータを送受信するリムーバブルメモリデバイスが実行する位相同期プログラムであって、前記ホスト端末と前記リムーバブルメモリデバイスとの間のデータの送受信に用いる送受信クロックを、前記ホスト端末から受信するクロック受信部、前記リムーバブルメモリデバイスからのデータを受信するために前記ホスト端末が内部に有する内部受信クロックの位相を調整するための位相同期パターンを、前記送受信クロックに基づいて生成する生成部、及び生成した位相同期パターンを前記ホスト端末に送信する送信部としてリムーバブルメモリデバイスを機能させ、前記位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号と、を含むことを特徴とする位相同期プログラムを提供する。
本願第11発明は、ホスト端末との間でデータを送受信するリムーバブルメモリデバイスが実行する位相同期プログラムを記録した、コンピュータ読み取り可能な記録媒体であって、前記ホスト端末と前記リムーバブルメモリデバイスとの間のデータの送受信に用いる送受信クロックを、前記ホスト端末から受信するクロック受信ステップと、前記リムーバブルメモリデバイスからのデータを受信するために前記ホスト端末が内部に有する内部受信クロックの位相を調整するための位相同期パターンを、前記送受信クロックに基づいて生成する生成ステップと、生成した位相同期パターンを前記ホスト端末に送信する送信ステップとを実行する位相同期プログラムを記録し、前記位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号と、を含むことを特徴とするコンピュータ読み取り可能な記録媒体を提供する。
本願第12発明は、リムーバブルメモリデバイスとの間でデータを送受信するホスト端末であって、前記ホスト端末と前記リムーバブルメモリデバイスとの間のデータの送受信に用いる送受信クロックを、前記リムーバブルメモリデバイスに送信するクロック送信部と、前記送受信クロックに基づいて生成され、前記リムーバブルメモリデバイスからのデータを受信するために前記ホスト端末が内部に有する内部受信クロックの位相を調整するための位相同期パターンを、前記リムーバブルメモリデバイスから受信する位相同期パターン受信部と、前記内部受信クロックと、前記リムーバブルメモリデバイスから前記送受信クロックに基づいて送信されるデータとの位相ずれを、前記位相同期パターンに基づいて検出する位相ずれ検出部と、前記位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号とを含み、前記位相同期パターン受信部は、複数の位相同期パターンを受信し、前記位相ずれ検出部は、前記複数の位相同期パターンに基づいて検出した複数の位相ずれを平均することで位相ずれを検出することを特徴とする、ホスト端末を提供する。
ホスト端末は、ノイズの影響により位相ずれを検出する場合がある。例えば、位相ずれは無いにも関わらず、ホスト端末はノイズを位相ずれと判断して内部受信クロックの位相を調整し、その結果データを受信できなくなる場合がある。そこで、ホスト端末は、位相ずれを複数回に亘って検出し平均を取ることで、ノイズによる影響を減らして位相を調整し、正確にデータを取得することができる。
本発明によれば、データの伝送効率を向上させつつデータを正確に受信することができる技術を提供することができる。
<発明の概要>
本発明に係るリムーバブルメモリデバイスは、ホスト端末とリムーバブルメモリデバイスとの間のデータの送受信に用いる送受信クロックを、ホスト端末から受信するクロック受信部と、ホスト端末が送信するクロックと、リムーバブルメモリデバイスからのデータを受信するためにホスト端末が内部に有する内部受信クロックの位相を調整するための位相同期パターンを、送受信クロックに基づいて生成する生成部と、生成した位相同期パターンをホスト端末に送信する送信部とを有する。ここで、位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号とを含む。
これにより、内部受信クロックの位相は、リムーバブルメモリデバイスからのデータを適切に受信できる位相に調整される。よって、リムーバブルメモリデバイスが、コマンドに対するレスポンス及びリードデータを送受信クロックに基づいてホスト端末に送信すると、ホスト端末は正確かつ欠落することなくレスポンス及びリードデータを受信することができる。
また、内部受信クロックの位相は、遅延による位相ずれが生じたとしても、例えばリードコマンドへの応答の度に、リムーバブルメモリデバイスからのデータを適切に受信できる位相に調整される。よって、内部受信クロックが例え高周波数の信号となっても、内部受信クロックに対する遅延時間の割合が小さく抑えられる。これにより、ホスト端末は、遅延時間の変化等に左右されることなく、また内部受信クロックが例え高周波数の信号となっても、リムーバブルメモリデバイスから送信されるレスポンス及びリードデータ等を正確に欠落することなく受信することができる。
さらに、位相同期パターンは、2周期分の第1レベル信号及び1周期分の第2レベル信号で形成され、比較的短いパターンで形成される。よって、位相同期パターンとともに送信されるレスポンスやリードデータの伝送効率を向上することができる。
なお、リムーバブルメモリデバイスからのデータを受信するためにホスト端末が内部に有する内部受信クロックの位相を調整するとは、以下の実施形態例に示すように、ホスト端末がSDメモリカードからのデータを取得するためのクロックを、ホスト端末がSDメモリカードからのデータを適切に受信できる位相に調整することを意味する。
<実施形態例>
(1)構成
図1Aは、実施形態に係るホスト端末1とSD(Secure Digital)メモリカードとのシステム構成を示す機能構成図である。以下に、ホスト端末1及びSDメモリカード2の機能構成について説明する。
(1−1)ホスト端末
まず、ホスト端末1の機能構成について説明する。
(a)クロック生成部、クロック送信部
クロック生成部11は、ホスト端末1とSDメモリカード2との間でデータを送受信するための基本のクロックCLKH1を生成する。クロック生成部11は、生成したCLKH1をクロック送信部13及び位相ずれ調整部29に出力する。クロック送信部13は、クロックCLKH1をSDメモリカード2に送信する。
(b)コマンド生成部、コマンド送信部
コマンド生成部15は、SDメモリカード2に記憶されている映像、音声等のリードデータを読み出すためのリードコマンド、SDメモリカード2からのリードデータの読み出しを中止するストップコマンド及び位相ずれを調整するモードを開始するための位相ずれ調整コマンドなどの各種コマンドを生成する。コマンド生成部15は、各種コマンドを制御信号生成部27に出力する。
コマンド送信部17は、生成された各種コマンドをSDメモリカード2に送信する。
(c)位相ずれ調整部、反転クロック生成部
位相ずれ調整部29は、第1位相調整ステップとして、ホスト端末1とSDメモリカード2との伝送経路の距離による伝送遅延に起因して生じる位相ずれを調整するために、クロックCLKH1からクロックCLK_R(0)を生成する。また、反転クロック生成部31は、クロックCLK_R(0)と逆位相のCLK_R(180)を生成する。ここで、クロックCLK_R(0)は、後述の位相同期パターンを取得するためのクロックである。また、CLK_R(180)は、ホスト端末1がSDメモリカード2からのレスポンス及びリードデータを取得するためのクロックである。また、CLK_R(180)は、位相同期パターンを取得するためのクロックでもあり得る。
図1A及び図2を用いて、第1位相調整ステップについて説明する。図2は、ホスト端末1内のクロック及びSDメモリカード2内のクロックの関係を示す説明図である。ホスト端末1のクロック送信部13は、SDメモリカード2にクロックCLKH1を送信する。このとき、クロックCLKH1は、ホスト端末1からSDメモリカード2への経路による伝送遅延が生じて、クロックCLKSとしてSDメモリカード2に到達する。つまり、ホスト端末1からSDメモリカード2への伝送経路の距離による伝送遅延をΔdとすると、クロックCLKSの位相は、クロックCLKH1の位相よりもよりもΔd分だけずれている。次に、SDメモリカード2は、クロックCLKSをトリガにして後述のレスポンスパケットやリードデータパケットを、ホスト端末1に送信する。このとき、クロックCLKSをトリガとして出力されたレスポンスパケットやリードデータは、SDメモリカード2からホスト端末1への伝送経路により遅延されてホスト端末1に到達する。ホスト端末1に到達したレスポンスパケットおよびリードデータの信号パターンを仮にクロックパターンで表現するとCLKH2になる。つまり、SDメモリカード2からホスト端末1への伝送経路の距離によって前述と同様にΔdの伝送遅延が生じるため、クロックCLKH2の位相はクロックCLKSの位相よりもΔd分だけずれている。結果として、ホスト端末1が送信したクロックCLKH1と、ホスト端末1がSDメモリカード2から受信したレスポンスおよびリードデータとの間には、2Δdの伝送遅延による位相ずれが生じている。第1位相調整ステップでは、このホスト端末1とSDメモリカード2との伝送経路の距離により生じる2Δd分の位相ずれを調整する。
具体的に、位相ずれ調整部29は、まず通信開始時にSDメモリカード2からリードデータを受信する。このリードデータは、前述のようにクロックCLKSをトリガにしてSDメモリカード2からホスト端末1に送信され、クロックCLKH2をトリガとするクロックとしてホスト端末1に到達している。位相ずれ調整部29は、クロックCLKH1とクロックCLKH2との位相ずれを調整するにあたり、クロックCLKH1に対して2Δdの位相ずれを有するクロックCLK_R(0)を生成する。一方、反転クロック生成部31は、クロックCLK_R(0)と逆位相のCLK_R(180)を生成する。よって、ホスト端末1は、例え伝送経路の距離による2Δd分の位相ずれがある場合でも、クロックCLK_R(180)に基づいてSDメモリカード2からのレスポンス及びリードデータを正確に受信することができる。
次に、位相ずれ調整部29は、第2位相調整ステップとして、伝送経路の距離以外の事象に起因した位相ずれを調整するために、位相ずれ調整信号に基づいてクロックCLK_R(0)を調整する。再び図2を用いて第2位相調整ステップについて説明する。例えば、ホスト端末1との通信開始後にSDメモリカード2の温度が変化して遅延時間もそれに応じて変化すると、位相ずれの程度も変化する。ここで、伝送経路の距離以外の事象に起因した遅延時間をΔtとする。後述の位相同期パターン受信部23、位相ずれ検出部25及び制御信号生成部27は、伝送経路の距離以外の事象に起因したΔt分の位相ずれを検出し、このΔt分の位相ずれを調整するための位相ずれ調整信号を位相ずれ調整部29に出力する。そして、位相ずれ調整部29は、位相ずれ調整信号に基づいて、クロックCLK_R(0)の位相を調整したクロックCLK_R(0)’を生成する。また、反転クロック生成部31は、クロックCLK_R(0)’と逆位相のクロックCLK_R(180)’を生成する。第2位相調整ステップは、通信開始後にSDメモリカードからデータを受信する毎に行われる。よって、ホスト端末1は、例え伝送経路の距離以外の事象に起因したΔt分の位相ずれがあっても、この位相ずれを調整されたクロックCLK_R(180)’に基づいてSDメモリカード2からのレスポンス及びリードデータを正確に受信することができる。
ここで、位相ずれ調整部29の一例を説明する。図1Bは、位相ずれ調整部29の具体例の一例である。位相ずれ調整部29は、例えば図1Bに示すDLL(Delay Locked Loop)により構成され、位相比較器29a及び遅延制御部29bを含む。
また、遅延制御部29bは、選択回路29b1と、複数の遅延素子により構成された遅延ライン部29b2を含む。
まず、位相ずれ調整部29は、クロックCLKH1に対して少しずつ位相がずれた複数の遅延クロックを、遅延ライン部29b2により生成しており、これらの遅延クロックのうちいずれかをクロックCLK_R(0)として、選択回路29b1により選択して出力しているものとする。
位相ずれ検出部25により位相ずれが検出されると、制御信号生成部27は位相ずれ調整信号を生成し、位相ズレ調整部29の位相比較器29aに入力する。ここで、位相ズレ調整信号は、伝送経路の距離以外の事象に起因したΔt分の位相ずれを調整するための信号である。
位相比較器29aは、位相ずれ調整信号に基づいて、選択回路29b1に制御信号を送る。選択回路29b1は制御信号に基づき、遅延ライン部29b2からの複数の遅延クロックからどの遅延クロックを選択して出力するかを決定する。
位相比較器29aは、クロックCLKH1とフィードバックされたクロックCLK_R(0)とが、位相ずれ調整信号により示される位相ずれ分だけずれているかを常に比較し、選択回路29b1に制御信号を送る。これにより位相ズレ調整部29は、位相調整されたクロックCLK_R(0)を生成する。
反転クロック生成部31は、クロックCLK_R(0)及びクロックCLK_R(0)’を位相同期パターン受信部23に出力し、クロックCLK_R(180)及びクロックCLK_R(180)’を位相同期パターン受信部23、レスポンス受信部19及びリードデータ受信部21に出力する。
(d)レスポンス受信部、リードデータ受信部
コマンド送信部17からSDメモリカード2に各種コマンドが送信されると、SDメモリカード2はホスト端末1にコマンドに対する応答、つまりレスポンスを含むパケットを送信する。レスポンス受信部19は、クロックCLK_R(180)に基づいて、SDメモリカード2から受信したレスポンスパケットからレスポンスを受信する。
また、コマンド送信部17がSDメモリカード2にリードコマンドを送信すると、SDメモリカード2はレスポンスパケットとリードデータを含むリードデータパケットとをホスト端末1に送信する。リードデータ受信部21は、クロックCLK_R(180)に基づいて、SDメモリカード2から受信したリードデータパケットからリードデータを受信する。
ここで、クロックCLKH1とクロックCLKH2との間に、伝送経路の距離により生じる2Δd分の位相ずれのみが生じている場合には、ホスト端末1は、レスポンス及びリードデータをクロックCLK_R(180)に基づいて正確に受信することができる。
上記レスポンスパケットは、ホスト端末1からの各種コマンドに対して、SDメモリカード2から最初に送信されるパケットであり、位相同期パターンを含んでいる。ここで、位相同期パターンとは、ホスト端末1が、SDメモリカード2から送信されたレスポンス及びリードデータを取得するためのクロックCLK_R(180)を、SDメモリカード2から送信されるレスポンス及びリードデータに位相同期させるためのパターン、つまりレスポンス及びリードデータを適切に受信できる位相に調整するためのパターンである。なお、上記リードデータパケットは、位相同期パターンを含まなくても良いし、間欠的に含んでいても良い。位相同期パターンの構成については後述する。
(e)位相同期パターン受信部
位相同期パターン受信部23は、制御信号生成部27から「H」のEnable信号を受信すると、レスポンスパケットに含まれる位相同期パターンの信号値を、クロックCLK_R(0)及び/又はクロックCLK_R(180)に基づいて取得する。ここで、Enable信号は、パケットから位相同期パターンを取得させるための信号であり、例えばEnable信号が「H」の場合に位相同期パターンの取得が可能となる。また、位相同期パターン受信部23は、制御信号生成部27からEnable信号を受信し、かつリードデータパケットに位相同期パターンが含まれる場合には、その位相同期パターンを取得する。
位相同期パターン受信部23は、取得した位相同期パターンの信号値を位相ずれ検出部25に出力する。
(f)位相ずれ検出部、制御信号生成部
制御信号生成部27は、コマンド生成部15から受信した各種コマンドに基づいてEnable信号を生成し、位相同期パターン受信部23に出力する。
位相ずれ検出部25は、位相同期パターン受信部23から位相同期パターンの信号値を受信し、伝送経路の距離以外の事象に起因したΔt分の位相ずれを検出する。ここで、位相ずれを検出するとは、単に位相ずれの有無の検出であっても良いし、位相ずれの程度の検出であっても良い。位相ずれ調整部29は、位相ずれの検出結果を制御信号生成部27に出力する。制御信号生成部27は、伝送経路の距離以外の事象に起因したΔt分の位相ずれを調整するための位相ずれ調整信号を生成し、位相ずれ調整部29に出力する。
なお、上記のホスト端末1の機能構成は、SDメモリカード2と関係する部分のみを記載しているが、その他の構成を含んでいても良い。
(1−2)SDメモリカード
次に、SDメモリカード2の機能構成について説明する。
(a)クロック受信部、コマンド受信部
クロック受信部41は、クロックCLKH1に対してΔd分の遅延時間を有するクロックCLKSを、ホスト端末1のクロック送信部13から受信する。クロック受信部41は、受信したクロックCLKSをSDメモリカード2の各機能部に出力する。
コマンド受信部43は、ホスト端末1のコマンド送信部17から各種コマンドを受信し、パケット生成部47に出力する。
(b)位相同期パターン生成部
位相同期パターン生成部45は、クロックCLKSに基づいて位相同期パターンを生成する。ここで、位相同期パターンとは、ホスト端末1がSDメモリカード2から送信されたレスポンス及びリードデータを取得するためのクロックCLK_R(180)を、SDメモリカード2から送信されるレスポンス及びリードデータを適切に受信できる位相に調整するためのパターンである。
位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号とを含む。例えば位相同期パターンは、「001」又は「110」の3ビットから形成される。その他、位相同期パターンは3つ以上連続する「0」とその後に続く「1」とからなる場合、3つ以上連続する「1」とその後に続く「0」とからなる場合、3つ以上連続する「0」とその後に続く2つ以上連続する「1」とからなる場合、3つ以上連続する「1」とその後に続く2つ以上連続する「0」とからなる場合等が挙げられる。なお、データの伝送効率を考慮すると、位相同期パターンが最も短い「001」又は「110」が好ましい。
ここで、「001」や「00011」などの位相同期パターンは、第1レベル信号に対応する第1レベルの限界値と、第2レベル信号に対応する第2レベルの限界値との間で変化し得る。上記の位相同期パターンでは、1周期分の第2レベル信号の前において、第1レベル信号が2周期以上のあいだ継続することで、第1レベル信号の信号値が第1レベルの限界値付近にまで近づいた後、第2レベルに移行するように変化する。よって、位相同期パターンが全体的に第1レベル側にシフトしている。このように位相同期パターンが全体的に第1レベル側にシフトしていること、及び第1レベルから第2レベルへ移行するエッジでは信号値の変化が大きいことから、少しでも位相ずれが発生している場合には、位相ずれがある場合の信号値と位相ずれがない場合の信号値とが異なる。よって、ホスト端末は、この第1レベルから第2レベルへの変化点での信号値に基づいて位相ずれを敏感に精度良く検出し、検出した位相ずれに基づいてクロックCLK_R(0)及びおよびCLK_R(180)の位相を調整することができる。
さらに、位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号と、この第2レベル信号に続いて少なくとも1周期継続する第1レベル信号とを含む。例えば、位相同期パターンは、「0010」及び「1101」の4ビットで形成される。その他、位相同期パターンは3つ以上連続する「0」とその後に続く「1」とその後に続く「0」とからなる場合、3つ以上連続する「1」とその後に続く「0」とその後に続く「1」とからなる場合、3つ以上連続する「0」とその後に続「1」とその後に続く2つ以上連続する「0」とからなる場合、3つ以上連続する「1」とその後に続く「0」とその後に続く2つ以上連続する「1」からなる場合等が挙げられる。なお、データの伝送効率を考慮すると、位相同期パターンが最も短い「0010」又は「1101」が好ましい。
ここで、「0010」や「000100」などの位相同期パターンでは、1周期分の第2レベル信号の前において、第1レベル信号が2周期のあいだ継続することで、第1レベル信号の信号値が第1レベルの限界値付近にまで近づいた後、第2レベルに移行するように変化する。さらに、第2レベル信号が1周期のみ継続した後、第1レベル信号に変化する。よって、位相同期パターンが全体的に第1レベル側にシフトすることで、位相同期パターンの振幅の最大値の絶対値が小さくなり、第2レベル信号の信号値の絶対値が第2レベルの閾値を超えている期間が短くなる。つまり、位相同期パターンが第2レベルを示す期間が短くなる。なお、第2レベルの閾値とは、信号値が第2レベルと判断されるための基準値であり、信号値の絶対値がこの閾値を超えている場合に第2レベルと判断される。「0010」や「000100」などの位相同期パターンの場合は、ホスト端末は、位相同期パターンの第2レベルの期間が短いために、位相ずれが少しでも発生していれば、第2レベル信号を第2レベルとして認識することができない。このように、第2レベルの期間を短くし、位相ずれの許容範囲を狭くすることで、ホスト端末1は少しの位相ずれでも敏感に精度良く検出することができる。
以上のような「001」や「00011」などの位相同期パターンや「0010」や「000100」などの位相同期パターンは、比較的短いパターンで形成されている。位相同期パターンは、レスポンスやリードデータ等をパケット化したものに付加されてホスト端末1に送信されるが、位相同期パターンが短いためパケットに占める割合が小さい。よって、これらのレスポンスやリードデータの伝送効率を向上することができる。
また、前記では、「0010」や「000100」などの位相同期パターンについて、振幅の最大値付近の位相同期パターンの信号値により位相ずれを検出している。しかし、「001」や「00011」などの位相同期パターンと同様に、第1レベルから第2レベルへの移行するエッジでの位相同期パターンの信号値により位相ずれを検出することもできる。また、振幅の最大値付近の位相同期パターンの信号値により位相ずれを検出する方法と、第1レベルから第2レベルへ移行するエッジで取得した位相同期パターンの信号値により位相ずれを検出する方法とを併用しても良い。また、本発明の位相同期パターンを用いて位相ずれを敏感に精度良く検出できれば、いかなる位相ずれ検出方法も適用可能である。
なお、位相同期パターンは、パケットに含まれるレスポンス及び/又はリードデータの開始位置又は終了位置を示す信号であるスタートビットを兼ねても良い。例えば、スタートビットが「00」である場合には、「0010」からなる位相同期パターンのうち「00」はスタートビットを兼ねる。また、スタートビットと位相同期パターンは同一であっても良い。例えばスタートビットが「0010」である場合は、スタートビットと「0010」からなる位相同期パターンとが同一である。さらに、スタートビットに位相同期パターンが含まれても良い。例えば、スタートビットが「000010」である場合には、このスタートビットに「0010」である位相同期パターンが含まれる。位相同期パターンがスタート信号を兼ねるため、スタートビット及び位相同期パターンに要するビット数を減らし、パケットにおいてレスポンス及びリードデータ以外のビット数を減らすことができる。よって、SDメモリカード2からホスト端末1へのレスポンス及びリードデータの伝送効率をさらに向上することができる。スタートビットは位相同期パターンの直前に付加しても良いし、直後に付加しても良いし、直前及び直後の両方に付加しても良い。ホスト端末1は、位相同期パターンの開始位置及び終了位置を認識でき、位相ずれを正確に検出できる。
また、例えばシステムのアイドル状態が「1」の連続で示される場合、アイドル状態が終了後「0010」の位相同期パターンを付加する。よって、送信されているパケットの中身は、例えば「・・・11110010・・・」となる。逆に、アイドル状態が「0」の連続である場合、アイドル状態が終了後「1101」の位相同期パターンを付加する。この場合、送信されているパケットの中身は、例えば「・・・00001101・・・」となる。これによっても位相同期の開始位置を認識でき、位相ずれを正確に検出できる。なお、さらに直後にスタートビットを付加しても良い。
なお、前述ではクロックCLKSの1周期ごとに位相同期パターンが1ビットずつ送信される構成を開示している。しかし、本発明は、この構成に限定されず、例えばDDR(Double Data Rate)の場合は、クロックCLKSの1周期につき2ビットの位相同期パターンを送信できる。ここで、前述の通り、クロックCLKSの1周期ごとに位相同期パターンが1ビットずつ送信される場合は、レスポンス及びリードデータを受信するための内部受信クロックはクロックCLK_R(180)である。一方、DDR伝送の場合には、クロックCLK_R(180)の立ち上がりエッジ及び立ち下がりエッジの両エッジでレスポンス及びリードデータを受信する。よって、DDR伝送の場合には、レスポンス及びリードデータを受信するための内部受信クロックは、レスポンス及びリードデータから90度位相がずれたクロックCLK_R(90)となる。
(c)パケット生成部、記憶部
記憶部49は、映像、音楽などの各種情報をリードデータとして記憶しており、SDメモリカード2の場合、不揮発性メモリであるフラッシュメモリから形成されている。
パケット生成部47は、コマンド受信部43から各種コマンドを受信すると、まずコマンドに対するレスポンスパケットをクロックCLKSに基づいて生成する。このとき、パケット生成部47は、レスポンスパケットに位相同期パターンを付加する。位相同期パターンはレスポンスパケットの先頭に付加され、その後にレスポンスが続く。なお、レスポンスの前後に位相同期パターンを付加しても良い。この場合には、ホスト端末1は、レスポンスの前の位相同期パターンで位相ずれを検出し、レスポンスを受信中に位相ずれを調整して、レスポンスの後の位相同期パターンで位相ずれの再チェックを行うことができる。
また、パケット生成部47は、リードコマンドに応じて記憶部49内のリードデータを読み出して順次パケット化し、リードデータパケットを生成する。
パケットへの位相同期パターンの付加方法としては、次のようなものが挙げられる。第1に、コマンドに応答する少なくとも最初のパケットのみ、つまりレスポンスパケットのみに位相同期パターンを付加する。このレスポンスパケットを受信したホスト端末1は、リードデータを受信するのに先立って位相調整を行う。よって、ホスト端末1は、レスポンスパケット以降のパケットに含まれるリードデータを正確に受信することができる。また、位相同期パターンは短いパターンであるため、SDメモリカード2からホスト端末1へのレスポンス及びリードデータの伝送効率を向上することができるが、最初のパケットのみに位相同期パターンを付加した場合には、さらにリードデータの伝送効率を向上することができる。
第2に、コマンドに応答して生成された全てのパケットに位相同期パターンを付加する。つまり、レスポンスパケット及びリードデータパケットに位相同期パターンを付加する。全てのパケットに位相同期パターンを付加することで、ホスト端末1は常に位相調整を行って位相を同期させ、レスポンス及びリードデータをさらに正確に受信することができる。
本発明の位相同期パターンは、上記のように短いビットから構成されるパターンであるため、伝送効率の向上も図ることができる。
第3に、位相同期パターンをリードデータパケットに対して間欠的に付加する。これにより、位相同期パターンをSDメモリカード2からホスト端末1に送信することによる伝送負担を軽減することができる。よって、位相の同期をとりつつ、SDメモリカード2からホスト端末1へのレスポンス及びリードデータの伝送効率を向上することができる。
なお、パケット生成部47は、レスポンスパケットに含まれるレスポンスを、クロックCLKSをn分周したn分周クロック(n>1)で送信しても良い。例えば、位相同期パターンに基づいて位相ずれがあると判断され、位相ずれ調整部29による位相調整が行われる場合、位相調整が行われている最中にレスポンスを受信してしまう。この場合には、レスポンスを有効に取得するためのクロックCLK_R(180)の位相がレスポンスの位相とずれているため、レスポンスを正しく受信することができない。そこで、前述のようにレスポンスをn分周クロックで送信することにより、ホスト端末1は位相同期パターンの直後にくるレスポンスをオーバーサンプリングすることで確実に受信し、またレスポンス受信している間に位相を調整することができる。
(d)レスポンスパケット送信部、リードデータパケット送信部
レスポンスパケット送信部51及びリードデータパケット送信部53は、パケット生成部47が生成したレスポンスパケット及びリードデータパケットを、クロックCLKSをトリガにしてホスト端末1に送信する。
なお、上記ホスト端末1及びSDメモリカード2のコマンド送受信の経路と、レスポンスパケットの送受信の経路とは、同一の伝送経路で形成されている。
(2)全体の流れ
図3は、ホスト端末1とSDメモリカード2とのコマンド及びデータの送受信の流れの一例を示すフローチャートである。なお、ホスト端末1のクロック生成部11は常時クロックを生成し、クロック送信部13によりクロックCLKH1をSDメモリカード2に送信している。また、クロックCLK_R(0)及びクロックCLK_R(180)の生成はすでに行われているものとする。
ステップS1:ホスト端末1のコマンド生成部15は例えばリードコマンドを生成し、コマンド送信部17はSDメモリカード2にリードコマンドを送信する。また、コマンド生成部15は、制御信号生成部27にリードコマンドを出力し、制御信号生成部27に位相ずれの検出を有効にするEnable信号の生成を指示する。
ステップS2:SDメモリカード2のコマンド受信部43は、ホスト端末1からリードコマンドを受信し、パケット生成部47に送信する。
ステップS3:制御信号生成部27は、リードコマンドに基づいてEnable信号を「H」にして、位相同期パターンの検出を可能にする。
ステップS4:SDメモリカード2のパケット生成部47は、リードコマンドに応じて、まず位相同期パターンを付加したレスポンスパケットを生成する。
ステップS5、S6:ホスト端末1の位相同期パターン受信部23は、クロックCLK_R(0)及び/又はクロックCLK_R(180)に基づいて、SDメモリカード2からのレスポンスパケットから位相同期パターンの信号値を取得する。レスポンス受信部19では、クロックCLK_R(180)に基づいて、レスポンスパケットからレスポンスを受信する。位相同期パターン受信部23は、取得した位相同期パターンの信号値を位相ずれ検出部25に出力する。
ステップS7、S8:位相ずれ検出部25は、伝送経路の距離以外の事象に起因したΔt分の位相ずれを検出し、検出結果を制御信号生成部27に出力する。制御信号生成部27は、位相ずれの検出結果に基づいて位相ずれ調整信号を生成する。
ステップS9:位相ずれ調整部29は、位相ずれ調整信号に基づいて、クロックCLK_R(0)の位相ずれを調整する。また、位相ずれ調整部29は、Enable信号を「L」にして位相ずれの検出を停止させる。反転クロック生成部31は、位相調整後のクロックCLK_R(0)’に基づいてクロックCLK_R(180)’を生成する。
ステップS10:次に、SDメモリカード2のパケット生成部47は、リードコマンドに基づいて記憶部49からリードデータを読み出し、順次リードデータパケットを生成する。ここで、リードデータパケットには、位相同期パターンが付加されないか、あるいは適宜付加される。
ステップS11:ホスト端末1のリードデータ受信部21は、クロックCLK_R(180)’に基づいてリードデータパケットからリードデータを受信する。
ステップS12:ホスト端末1及びSDメモリカード2間のリードデータの読み出しが終了すると、ホスト端末1のコマンド生成部15はストップコマンドを生成し、コマンド送信部17は生成されたストップコマンドをSDメモリカード2に送信する。
ステップS13〜S15:SDメモリカード2のコマンド受信部43はストップコマンドを受信すると、パケット生成部47に出力してリードデータパケットの生成を停止させる。これにより、ホスト端末1へのリードデータパケットの送信が停止する。なお、パケット生成部47は、ストップコマンドに対するレスポンスパケットを位相同期パターンを付加して生成し、レスポンスパケット生成部47は、レスポンスパケットをホスト端末1に送信する。ホスト端末1は、レスポンスパケットを受信すると、前述のS5〜S9の処理を行う。このように、ストップコマンドに対するレスポンスパケットにも位相同期パターンを付加することで、次のリードコマンドが発生する前にも位相ずれの調整を行っておくことができる。
(3)位相同期パターンを用いた位相ずれの検出方法
図4〜図6を用いて位相同期パターンを用いた位相ずれの検出方法について説明する。図4は伝送経路の距離以外の事象に起因したΔt分の位相ずれが生じていない場合の説明図、図5は伝送経路の距離以外の事象に起因したΔt分の位相ずれが生じている場合における位相ずれの検出方法を示す説明図、図6は伝送経路の距離以外の事象に起因したΔt分の位相ずれが生じている場合における位相ずれの検出方法を示す別の説明図である。図4〜図6中のクロックの時間軸に付した矢印は、各クロックの立ち上がりエッジを示している。
なお、SDメモリカード2からホスト端末1に送信されるデータとして、本発明の位相同期パターン「0010」及び一般的な同期パターン「1010・・・」を例に挙げて、比較して説明している。ただし、その他の本発明の位相同期パターンであっても考え方は同様である。これらの位相同期パターンは、「1」に対応する信号値「H」と「0」に対応する信号値「L」との間で変化し、閾値VthHは信号値が「H」と判断されるための基準であり、閾値VthLは信号値が「H」と判断されるための基準である。つまり、閾値がVthH以上である場合は「H」と判断され、閾値がVthL以下である場合は「L」と判断される。また、図4〜図6で示されるデータの波形は、ホスト端末1及びSDメモリカード2間の伝送経路の距離による伝送遅延2Δdを考慮した後のものである。
(3−1)位相ずれ無し
図4は、ホスト端末1が位相同期パターンを受信するトリガであるクロックCLK_R(0)及びクロックCLK_R(180)と、SDメモリカード2から送信されるデータの位相が同期している場合を示す説明図である。ここで、ホスト端末1がSDメモリカード2から受信するデータのうち、位相ずれ無しの位相同期パターン「1010・・・」は実線で示され、位相ずれ無しの本発明の位相同期パターン「0010」は点線で示されている。ホスト端末1は、SDメモリカード2から送信されたデータを、クロックCLK_R(180)の立ち上がりエッジで取得する。よって、ホスト端末1は、位相同期パターン「1010・・・」のA1点では、本来受信すべき信号値「H」に対して信号値「H」を正確に取得する。
一方、ホスト端末1が受信する位相同期パターン「0010」の波形は、「H」の前の「L」が2周期継続するため、「L」の限界値付近に近づいた後、「H」に変化する。そして、「H」は1周期のみ継続するため、「H」に変化したらすぐに「L」に変化する。そのため、位相同期パターン「0010」において、「H」と判断されるための閾値VthH以上である期間が短くなる。しかし、ホスト端末1が位相同期パターンを取得するためのクロックCLK_R(180)と、位相同期パターンとの位相が同期しているため、ホスト端末1は、位相同期パターン「0010」のA2点では、本来受信すべき信号値「H」に対して信号値「H」を正確に取得する。このように、ホスト端末1は、位相同期パターン「0010」の信号値が「L」から「H」へ変化した後に、クロックCLK_R(180)の立ち上がりエッジにおいて、本来受信すべき信号値「H」に対して正しい信号値「H」を取得したことに基づいて、位相ずれがないことを判断する。なお、位相同期パターン「0010」とクロックCLK_R(180)との位相がずれている場合には、ホスト端末1は、クロックCLK_R(180)の立ち上がりエッジで信号値「H」が取得できなくなる。
その他、位相同期パターン「0010」の「L」から「H」への変化点での信号値に基づいて位相ずれの有無を判断しても良い。この場合、クロックCLK_R(0)の立ち上がりエッジで、位相同期パターン「0010」信号値の変化点であるA3点での信号値を取得する。図4の場合、A3点は閾値VthHと閾値VthLとの間に位置するため、信号値は「L」又は「H」のいずれかとなる。よって、複数回に亘ってA3点での信号値を取得し、その信号値が「L」もしくは「H」のいずれかである場合には、位相ずれが無いと判断する。
また、クロックCLK_R(0)の立ち上がりエッジで位相同期パターン「0010」の変化点での信号値を取得し、かつ位相同期パターン「0010」の信号値が「L」から「H」へ変化した後に、クロックCLK_R(180)の立ち上がりエッジにおいて信号値を取得して位相ずれを判断するようにしても良い。これにより、位相ずれを重複して判断し、誤判断をなくすことができる。例えば、A3点での信号値は「L」もしくは「H」のいずれかであり、A2点での信号値が常に「H」の場合には位相ずれは無いと判断する。
(3−2)位相ずれ有り
図5及び図6は、ホスト端末1が位相同期パターンを受信するトリガであるクロックCLK_R(0)及びクロックCLK_R(180)と、SDメモリカード2から送信されるデータの位相がずれている場合を示す説明図である。図5及び図6での位相ずれは、伝送経路の距離以外の事象に起因したΔt分であるとする。
まず図5について説明する。図5において、位相ずれ無しの位相同期パターン「1010・・・」は実線で示され、位相ずれ有りの位相同期パターン「1010・・・」は二点鎖線で示され、位相ずれ有りの本発明の位相同期パターン「0010」は点線で示されている。また、位相同期パターン「1010・・・」及び本発明の位相同期パターン「0010」はともに、クロックCLK_R(180)とΔt分だけ位相がずれているものとする。
ホスト端末1は、位相同期パターン「0010」の「L」から「H」への変化点での信号値に基づいて位相ずれの検出を行う。この場合、クロックCLK_R(0)の立ち上がりエッジで、位相同期パターン「0010」信号値の変化点であるB1点での信号値を取得する。図5の場合、B1点は閾値VthLより下に位置するため、信号値は「L」となる。なお、位相ずれが無い場合は、前述の図4のA3点での信号値を取得するため、「L」もしくは「H」のいずれかの信号値となる。よって、複数回に亘ってB1点での信号値を取得し、複数回に亘って信号値が常に「L」であることに基づいて位相ずれがあると判断する。
ここで、図5に示す位相同期パターン「0010」の波形は、信号値がVthHを超えている「H」と判断される期間が比較的長い波形となっている。このような波形の場合に、位相同期パターン「0010」の信号値が「L」から「H」へ変化した後に、クロックCLK_R(180)に基づいて位相同期パターン「0010」の信号値を取得すると、多少の位相ずれがあっても位相ずれと判断できない。例えば、ホスト端末1がクロックCLK_R(180)の振幅の立ち上がりエッジで位相同期パターン「0010」のB3点の信号値を取得する。なお、位相ずれΔtがなければ、クロックCLK_R(180)の立ち上がりエッジにはB4点が位置することとなり、その信号値は「H」である。また、B3点は、閾値VthH以上の期間にまだ位置するため、その信号値は「H」である。このように、図5に示す位相同期パターン「0010」の波形の場合、ホスト端末1は、位相ずれがあっても位相ずれを判断できない。よって、前述のように、信号値が「L」から「H」へ大きく変化する変化点でクロックCLK_R(0)の立ち上がりエッジに基づいて信号値を取得し、「L」であることに基づいて位相ずれを判断する方が、位相ずれを敏感に判断できる。
また、クロックCLK_R(0)の立ち上がりエッジに基づいて位相ずれを検出する場合には、実際にデータを取得するクロックCLK_R(180)の立ち上がりエッジよりも前に位相ずれを検出して位相ずれを調整することができる。よって、ホスト端末1は、クロックCLK_R(180)の立ち上がりエッジにおいて正確にデータを取得できるようになる。
なお、位相同期パターン「1010・・・」の信号値をクロックCLK_R(0)の立ち上がりエッジに基づいてB2点で取得した場合、B2点はVthH及びVthLの間に位置するため、B2点での信号値は「L」もしくは「H」のいずれかとなる。位相ずれ無しの位相同期パターン「1010・・・」の信号値をクロックCLK_R(0)の立ち上がりエッジに基づいてB5点で取得した場合も同様に、信号値は「L」もしくは「H」のいずれかとなる。よって、位相同期パターン「1010・・・」の場合、位相同期パターンの変化点でクロックCLK_R(0)の立ち上がりエッジに基づいて信号値を取得しても位相ずれを検出することができない。一方、本発明の位相同期パターン「0010」では、前述のように、複数回の検出において「L」が連続することにより、「L」の限界値付近に近づいた後に「H」に変化する。よって、位相同期パターンが全体的に「L」側にシフトしている。そのため、少しでも位相ずれが発生している場合は、信号値の変化点であることも起因して、位相ずれがある場合の信号値と位相ずれがない場合の信号値とが異なる。これにより少しの位相ずれでも検出することができる。つまり、位相同期パターン「1010・・・」では、位相ずれがない場合のB5点での信号値及び位相ずれがある場合のB2点での信号値はともに、「L」もしくは「H」のいずれかであるため位相ズレを判定できない。しかし、本発明の位相同期パターン「0010」では、図4に示す位相ずれがない場合のA3点での信号値は、「L」もしくは「H」のいずれかであるが、位相ずれがある場合のB1点での信号値は必ずLであるため、位相ずれの検出が可能である。このように、位相同期パターン「1010・・・」及び本発明の位相同期パターン「0010」は、位相ずれはともにΔtであるが、本発明の位相同期パターン「0010」では位相同期パターン「1010・・・」では検出できない位相ずれを検出することができる。
以上より、本発明の位相同期パターン「0010」を用い、位相同期パターンの信号値の変化が大きい変化点において、クロックCLK_R(0)の立ち上がりエッジに基づいて位相同期パターンの信号値を取得することで、敏感に位相ずれを判断することができる。
なお、クロックCLK_R(0)の立ち上がりエッジで位相同期パターン「0010」の変化点での信号値を取得し、かつ位相同期パターン「0010」の信号値が「L」から「H」へ変化した後に、クロックCLK_R(180)の立ち上がりエッジにおいて信号値を取得して位相ずれを判断するようにしても良い。これにより、位相ずれを重複して判断し、誤判断をなくすことができる。例えば、B1点での信号値が常に「L」であり、B3点での信号値が常に「L」もしくは「H」のいずれかの信号値である場合には位相ずれがあると判断する。
以上のように位相ずれを検出すると、ホスト端末1は、クロックCLK_R(0)及びクロックCLK_R(180)の位相を、SDメモリカード2からの位相同期パターンに位相同期させるように調整する。これにより、クロックCLK_R(0)’及びクロックCLK_R(180)’が生成され、ホスト端末1はクロックCLK_R(180)’に基づいて、SDメモリカード2からのデータを正確に受信することができる。
次に、図6について説明する。図6には、図5と同様に、位相ずれ無しの位相同期パターン「1010・・・」は実線で示され、位相ずれ有りの位相同期パターン「1010・・・」は二点鎖線で示され、位相ずれ有りの本発明の位相同期パターン「0010」は点線で示されている。図6に示す位相同期パターン「0010」の波形は、図5に示す位相同期パターン「0010」の波形とは異なり、信号値がVthHを超えている「H」と判断される期間が比較的短い波形となっている。このような波形の場合は、位相同期パターン「0010」の信号値が「L」から「H」へ変化した後に、クロックCLK_R(180)の立ち上がりエッジにおいて、位相同期パターンの信号値を取得して位相ずれを判断することができる。この場合、ホスト端末1は、クロックCLK_R(180)の立ち上がりエッジで、位相同期パターン「0010」のC1点での信号値を取得する。図6の場合、C1点は閾値VthHより下に位置するため、信号値は「L」又は「H」のいずれかとなる。なお、位相ずれが無い場合は、C2点での信号値を取得するため信号値は「H」となる。よって、複数回に亘ってC1点での信号値を取得し、その信号値が「L」もしくは「H」のいずれかの信号値である場合には位相ずれがあると判断する。
ここで、位相同期パターン「1010・・」の信号値をクロックCLK_R(180)の立ち上がりエッジに基づいてC3点で取得した場合、C3点はVthHよりも上に位置するため、C3点での信号値は「H」となる。位相ずれがない場合の位相同期パターン「1010・・」の信号値をクロックCLK_R(180)の立ち上がりエッジに基づいてC4点で取得した場合も同様に、信号値は「H」となる。よって、位相同期パターン「1010・・・」の場合、信号値が「L」から「H」へ変化した後に、クロックCLK_R(180)の立ち上がりエッジに基づいて信号値を取得しても位相ずれを検出することができない。一方、本発明の位相同期パターン「0010」では、前述のように、「L」が連続することにより、「L」の限界値付近に近づいた後に「H」に変化する。よって、位相同期パターンが全体的に「L」側にシフトする。これにより、位相同期パターン「0010」の「H」の期間は、位相同期パターン「1010・・・」の「H」の期間よりも短期間となる。これにより、位相同期パターン「0010」を用いて位相ずれの許容範囲を狭くし、少しの位相ずれでも検出することができる。つまり、位相同期パターン「1010・・・」では、位相ずれがない場合のC4点での信号値と位相ずれがある場合のC3点での信号値とが同じであるため、位相ずれは検出できない。しかし、本発明の位相同期パターン「0010」では、位相ずれがない場合のC1点での信号値と、位相ずれがある場合のC2点での信号値が異なるため、位相ずれの検出が可能である。このように、位相同期パターン「1010・・・」及び本発明の位相同期パターン「0010」は位相ずれはともにΔtであるが、本発明の位相同期パターン「0010」では位相同期パターン「1010・・・」では検出できない位相ずれを検出することができる。
以上より、本発明の位相同期パターン「0010」を用い、位相同期パターン「0010」の信号値が「L」から「H」へ変化した後に、クロックCLK_R(180)の立ち上がりエッジにおいて信号値を取得することで、敏感に位相ずれを判断することができる。
また、位相同期パターン「0010」の信号値が「L」から「H」へ大きく変化する変化点でクロックCLK_R(0)の立ち上がりエッジに基づいて信号値を取得して位相ずれを検出しても良い。この場合、クロックCLK_R(0)の立ち上がりエッジで、位相同期パターン「0010」信号値の変化点であるC5点での信号値を取得する。図6の場合、C5点は閾値VthLより下に位置するため、信号値は「L」となる。なお、位相ずれが無い場合は、前述の図4のA3点での信号値を取得するため、その信号値は「L」又は「H」のいずれかとなる。よって、複数回に亘ってC5点での信号値を取得し、複数回に亘って信号値が「L」であることに基づいて位相ずれがあると判断する。
なお、クロックCLK_R(0)の立ち上がりエッジで位相同期パターン「0010」の変化点での信号値を取得し、かつ位相同期パターン「0010」の信号値が「L」から「H」へ変化した後に、クロックCLK_R(180)の振立ち上がりエッジにおいて信号値を取得して位相ずれを判断するようにしても良い。これにより、位相ずれを重複して判断し、誤判断をなくすことができる。例えば、C5点での信号値が常に「L」であり、C1点での信号値が「L」又は「H」のいずれかである場合には位相ずれがあると判断する。
(4)作用効果
前述のように、ホスト端末1は、本発明の位相同期パターンにより、ホスト端末1がSDメモリカード2からのデータを取得するためのクロックCLK_R(180)を、SDメモリカード2がホスト端末1に送信するデータに位相同期させる。よって、ホスト端末1は、SDメモリカード2から正確かつ欠落することなくレスポンス及びリードデータ等を受信することができる。
また、本発明の位相同期パターンは、前述の通り比較的短いパターンで形成される。位相同期パターンは、レスポンスやリードデータ等をパケット化したものに付加されてホスト端末1に送信されるが、位相同期パターンが短いためパケットに占める割合が小さい。よって、これらのレスポンスやリードデータの伝送効率を向上することができる。
さらに、本発明の位相同期パターンを用いることで、前述のように、ホスト端末1は少しの位相ずれでも敏感に精度良く検出することができる。
また、SDメモリカード2とホスト端末1との間の伝送経路の遅延時間は、伝送経路の距離によっても変わり、また伝送経路の距離以外の温度変化によっても刻々と変化する。しかし、このような遅延による位相ずれが生じたとしても、例えばリードコマンドへの応答の度に、クロックCLK_R(180)の位相は、リムーバブルメモリデバイスからのデータを適切に受信できる位相に調整される。さらに、本発明の位相同期パターンを用いれば、敏感に精度良く位相ずれを検出して位相ずれを調整することができる。このように、例えばリードコマンドへの応答の度に位相ずれを敏感に精度良く検出し、かつ位相ずれを補正することで、クロックCLK_R(180)が例え高周波数の信号となっても、クロックCLK_R(180)に対する遅延時間の割合が小さく抑えられる。よって、ホスト端末は、遅延時間の変化等に左右されることなく、またクロックCLK_R(180)が例え伝送周波数が向上しても、リムーバブルメモリデバイスから送信されるレスポンス及びリードデータ等を正確に欠落することなく受信することができる。
ここで、SDメモリカード2はホスト端末1から供給されたクロックに基づいてデータの送受信を行い、SDメモリカード2自身のクロックに基づいてデータをホスト端末1に送信するわけではない。つまり、SDメモリカード2からホスト端末1へのデータ送信に用いるクロックは、ホスト端末1からSDメモリカード2に送信されたクロックである。よって、ホスト端末1とSDメモリカード2とは同一のクロックに基づいてデータの送受信を行っており、ホスト端末1がSDメモリカード2に送信するクロックの周波数と、SDメモリカード2がホスト端末1に送信するクロックの周波数とは同一である。また、周波数は遅延に応じて変化するわけではない。そのため、ホスト端末1は、クロックの周波数を調整する必要はなく、前述のように遅延により生じる位相ずれのみを調整すれば良い。よって、周波数調整及び位相調整の両方をする場合よりも簡単に調整が可能である。また、周波数調整の場合は、一般的にPLL(Phase Locked Loop)を用いたフィードバック制御により周波数と位相を同期させるため、μsecオーダーの時間がかかる。しかし、本発明のように位相ずれのみを調整する場合には、調整が簡単で短時間で行うことが可能である。この点からも位相ずれのみを調整すれば良い本発明は、調整を容易かつ短時間に行うことができる。また、このようにSDメモリカード2自身のクロックがホスト端末1に送信されるわけではないので、SDメモリカード2からホスト端末1にクロックを供給するための信号線が不要である。
<その他の実施形態例>
(1)上記では、ホスト端末とデータを送受信するリムーバブルメモリデバイスをSDメモリカードを例に挙げて説明したが、ホスト端末から供給されたクロックでリードデータをホスト端末に送信するような携帯可能なデバイスであれば、本発明を適用可能な範囲はSDメモリカードに限定されない。例えば、その他、コンパクトフラッシュ(登録商標)、スマートメディア、マルチメディアカード、メモリースティック等が挙げられる。また、リムーバブルメモリデバイスが搭載可能なメモリは、フラッシュメモリに限定されず、MRAM、 FeRAM等の不揮発性メモリが挙げられる。
(2)なお、第1位相調整ステップ及び第2位相調整ステップと2段階に分けるのではなく、1度に位相調整しても良い。つまり、位相ずれ検出部25で伝送経路の距離に起因する2Δd分の位相ずれ及び伝送経路の距離以外の事象に起因したΔt分の位相ずれを一度に検出して調整しても良い。
(3)なお、SDメモリカードは、ホスト端末にデータを送信するための送受信クロックをホスト端末から受信し、SDメモリカードの送受信部はこの送受信クロックにより支配されている。しかし、データの送信がホスト端末からの送受信クロックにより支配されていれば、例えばSDメモリカード内部のフラッシュメモリからのデータの読み出しクロックなどは必ずしもホスト端末から送信された送受信クロックにより支配されている必要はない。
(4)なお、本発明では位相ずれを検出できれば良く、どの程度の位相ずれであるのかは必ずしも検出する必要はない。ただし、位相ずれの程度を検出し、位相ずれの程度に応じて位相の調整を行っても良い。
(5)
前述した方法をコンピュータに実行させるコンピュータプログラム及びそのプログラムを記録したコンピュータ読み取り可能な記録媒体は、本発明の範囲に含まれる。ここで、コンピュータ読み取り可能な記録媒体としては、例えば、フレキシブルディスク、ハードディスク、CD−ROM、MO、DVD、DVD−ROM、DVD−RAM、BD(Blue−ray Disc)、半導体メモリを挙げることができる。
前記コンピュータプログラムは、前記記録媒体に記録されたものに限られず、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送されるものであってもよい。
本発明は、多様な環境で使用されるSDメモリカード及びホスト端末に対して適用可能である。また、高周波で動作するSDメモリカードに対しても本発明は有効である。
実施形態に係るホスト端末とSDメモリ(Secure Digital)カードとのシステム構成を示す機能構成図。 位相ずれ調整部の具体例の一例。 ホスト端末内のクロック及びSDメモリカード内のクロックの関係を示す説明図。 ホスト端末とSDメモリカードとのコマンド及びデータの送受信の流れの一例を示すフローチャート。 伝送経路の距離以外の事象に起因したΔt分の位相ずれが生じていない場合の説明図。 伝送経路の距離以外の事象に起因したΔt分の位相ずれが生じている場合における位相ずれの検出方法を示す説明図。 伝送経路の距離以外の事象に起因したΔt分の位相ずれが生じている場合における位相ずれの検出方法を示す別の説明図。
符号の説明
ホスト端末 1
SDメモリカード 2
クロック生成部 11
クロック送信部 13
コマンド生成部 15
コマンド送信部 17
レスポンス受信部 19
リードデータ受信部 21
位相同期パターン受信部 23
位相ずれ検出部 25
制御信号生成部 27
位相ずれ調整部 29
反転クロック生成部 31
クロック受信部 41
コマンド受信部 43
位相同期パターン生成部 45
パケット生成部 47
記憶部 49
レスポンスパケット送信部 51
リードデータパケット送信部 53

Claims (10)

  1. ホスト端末との間でデータを送受信するリムーバブルメモリデバイスであって、
    前記ホスト端末と前記リムーバブルメモリデバイスとの間のデータの送受信に用いる送受信クロックを、前記ホスト端末から受信するクロック受信部と、
    前記リムーバブルメモリデバイスからのデータを受信するために前記ホスト端末が内部に有する内部受信クロックの位相を調整するための位相同期パターンを、前記送受信クロックに基づいて生成する生成部と、
    生成した位相同期パターンを前記ホスト端末に送信する送信部と
    を有し、
    前記位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号と、を含
    前記ホスト端末が前記リムーバブルメモリデバイスからリードデータを受信するための開始コマンドを、前記ホスト端末から受信する開始コマンド受信部と、
    前記開始コマンドに応答して、前記開始コマンドへのレスポンス及び/又は前記リードデータを順次パケット化し、少なくとも最初のパケットに前記位相同期パターンを付加するパケット生成部と、
    をさらに有し、
    前記送信部は、前記位相同期パターンが付加されたパケットを含むパケットを送信し、
    前記送信部は、前記位相同期パターンが付加されたパケットに含まれるレスポンスを、前記送受信クロックをn分周したn分周クロック(n>1)で送信することを特徴とする、
    リムーバブルメモリデバイス。
  2. 前記位相同期パターンは、前記1周期継続する第2レベル信号の後に少なくとも1周期継続する第1レベル信号をさらに含むことを特徴とする、
    請求項1に記載のリムーバブルメモリデバイス。
  3. 前記パケット生成部は、前記開始コマンドに応答して生成された全てのパケットに前記位相同期パターンを付加することを特徴とする、
    請求項に記載のリムーバブルメモリデバイス。
  4. 前記送信部は、前記位相同期パターンが付加されたパケットを間欠的に送信することを特徴とする、
    請求項に記載のリムーバブルメモリデバイス。
  5. 前記位相同期パターンは、前記パケットに含まれるレスポンス及び/又は前記リードデータの開始位置又は終了位置を示す信号を含むことを特徴とする、
    請求項に記載のリムーバブルメモリデバイス。
  6. 前記リムーバブルメモリデバイスはSD(Secure Digital)メモリカードであることを特徴とする、
    請求項1に記載のリムーバブルメモリデバイス。
  7. ホスト端末との間でデータを送受信するリムーバブルメモリデバイスが実行する位相同期方法であって、
    前記ホスト端末と前記リムーバブルメモリデバイスとの間のデータの送受信に用いる送受信クロックを、前記ホスト端末から受信するクロック受信ステップと、
    前記リムーバブルメモリデバイスからのデータを受信するために前記ホスト端末が内部に有する内部受信クロックの位相を調整するための位相同期パターンを、前記送受信クロックに基づいて生成する生成ステップと、
    生成した位相同期パターンを前記ホスト端末に送信する送信ステップと
    を有し、
    前記位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号と、を含
    前記ホスト端末が前記リムーバブルメモリデバイスからリードデータを受信するための開始コマンドを、前記ホスト端末から受信する開始コマンド受信部ステップと、
    前記開始コマンドに応答して、前記開始コマンドへのレスポンス及び/又は前記リードデータを順次パケット化し、少なくとも最初のパケットに前記位相同期パターンを付加するパケット生成部ステップと、
    をさらに有し、
    前記送信ステップは、前記位相同期パターンが付加されたパケットを含むパケットを送信し、
    前記送信ステップは、前記位相同期パターンが付加されたパケットに含まれるレスポンスを、前記送受信クロックをn分周したn分周クロック(n>1)で送信することを特徴とする、
    位相同期方法。
  8. ホスト端末との間でデータを送受信するリムーバブルメモリデバイスが実行する位相同期プログラムであって、
    前記ホスト端末と前記リムーバブルメモリデバイスとの間のデータの送受信に用いる送受信クロックを、前記ホスト端末から受信するクロック受信部、
    前記リムーバブルメモリデバイスからのデータを受信するために前記ホスト端末が内部に有する内部受信クロックの位相を調整するための位相同期パターンを、前記送受信クロックに基づいて生成する生成部、及び
    生成した位相同期パターンを前記ホスト端末に送信する送信部
    としてリムーバブルメモリデバイスを機能させ、
    前記位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号と、を含
    さらに、前記位相同期プログラムは、
    前記ホスト端末が前記リムーバブルメモリデバイスからリードデータを受信するための開始コマンドを、前記ホスト端末から受信する開始コマンド受信部、および、
    前記開始コマンドに応答して、前記開始コマンドへのレスポンス及び/又は前記リードデータを順次パケット化し、少なくとも最初のパケットに前記位相同期パターンを付加するパケット生成部、
    としてリムーバブルメモリデバイスを機能させ、
    前記送信部は、前記位相同期パターンが付加されたパケットを含むパケットを送信し、
    前記送信部は、前記位相同期パターンが付加されたパケットに含まれるレスポンスを、前記送受信クロックをn分周したn分周クロック(n>1)で送信することを特徴とする
    位相同期プログラム。
  9. ホスト端末との間でデータを送受信するリムーバブルメモリデバイスが実行する位相同期方法をコンピュータに実行させるプログラムを記録した、コンピュータ読み取り可能な記録媒体であって、
    前記位相同期方法は、
    前記ホスト端末と前記リムーバブルメモリデバイスとの間のデータの送受信に用いる送受信クロックを、前記ホスト端末から受信するクロック受信ステップと、
    前記リムーバブルメモリデバイスからのデータを受信するために前記ホスト端末が内部に有する内部受信クロックの位相を調整するための位相同期パターンを、前記送受信クロックに基づいて生成する生成ステップと、
    生成した位相同期パターンを前記ホスト端末に送信する送信ステップと
    有し、
    前記位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号と、を含
    前記位相同期方法は、
    前記ホスト端末が前記リムーバブルメモリデバイスからリードデータを受信するための開始コマンドを、前記ホスト端末から受信する開始コマンド受信ステップと、
    前記開始コマンドに応答して、前記開始コマンドへのレスポンス及び/又は前記リードデータを順次パケット化し、少なくとも最初のパケットに前記位相同期パターンを付加するパケット生成ステップと、
    をさらに有し、
    前記送信ステップは、前記位相同期パターンが付加されたパケットを含むパケットを送信し、
    前記送信ステップは、前記位相同期パターンが付加されたパケットに含まれるレスポンスを、前記送受信クロックをn分周したn分周クロック(n>1)で送信するむことを特徴とする
    前記位相同期方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体。
  10. リムーバブルメモリデバイスとの間でデータを送受信するホスト端末であって、
    前記ホスト端末と前記リムーバブルメモリデバイスとの間のデータの送受信に用いる送受信クロックを、前記リムーバブルメモリデバイスに送信するクロック送信部と、
    前記送受信クロックに基づいて生成され、前記リムーバブルメモリデバイスからのデータを受信するために前記ホスト端末が内部に有する内部受信クロックの位相を調整するための位相同期パターンを、前記リムーバブルメモリデバイスから受信する位相同期パターン受信部と、
    前記内部受信クロックと、前記リムーバブルメモリデバイスから前記送受信クロックに基づいて送信されるデータとの位相ずれを、前記位相同期パターンに基づいて検出する位相ずれ検出部と、
    を有し、
    前記位相同期パターンは、少なくとも2周期継続する第1レベル信号と、この第1レベル信号に続いて1周期継続する第2レベル信号とを含み、
    前記位相同期パターン受信部は、複数の位相同期パターンを受信し、
    前記位相ずれ検出部は、前記複数の位相同期パターンに基づいて検出した複数の位相ずれを平均することで位相ずれを検出し、
    前記開始コマンドに応答して、前記開始コマンドへのレスポンス及び/又は前記リードデータを順次パケット化し、少なくとも最初のパケットに前記位相同期パターンを付加するパケット生成部をさらに有し、
    前記ホスト端末が前記リムーバブルメモリデバイスに送信した前記開始コマンドに対して、前記リムーバブルメモリデバイスから前記送受信クロックのn分の1(n>1)の分周クロック送られてきたレスポンスを、オーバーサンプリングにより受信することを特徴とする、
    ホスト端末。
JP2008508457A 2006-04-05 2007-02-20 リムーバブルメモリデバイス、位相同期方法、位相同期プログラム、その記録媒体及びホスト端末 Active JP4567087B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006104039 2006-04-05
JP2006104039 2006-04-05
PCT/JP2007/053008 WO2007113945A1 (ja) 2006-04-05 2007-02-20 リムーバブルメモリデバイス、位相同期方法、位相同期プログラム、その記録媒体及びホスト端末

Publications (2)

Publication Number Publication Date
JPWO2007113945A1 JPWO2007113945A1 (ja) 2009-08-13
JP4567087B2 true JP4567087B2 (ja) 2010-10-20

Family

ID=38563218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008508457A Active JP4567087B2 (ja) 2006-04-05 2007-02-20 リムーバブルメモリデバイス、位相同期方法、位相同期プログラム、その記録媒体及びホスト端末

Country Status (6)

Country Link
US (1) US7886085B2 (ja)
EP (1) EP2007060B1 (ja)
JP (1) JP4567087B2 (ja)
CN (1) CN101416437A (ja)
TW (1) TWI405118B (ja)
WO (1) WO2007113945A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100845525B1 (ko) * 2006-08-07 2008-07-10 삼성전자주식회사 메모리 카드 시스템, 그것의 데이터 전송 방법, 그리고반도체 메모리 장치
TWI381345B (zh) * 2008-03-10 2013-01-01 Himax Tech Inc 顯示驅動器及其內嵌相位校正電路
JP5341503B2 (ja) * 2008-12-26 2013-11-13 株式会社東芝 メモリデバイス、ホストデバイスおよびサンプリングクロックの調整方法
JP5377275B2 (ja) * 2009-12-25 2013-12-25 キヤノン株式会社 情報処理装置又は情報処理方法
JP5448795B2 (ja) * 2009-12-25 2014-03-19 キヤノン株式会社 情報処理装置又は情報処理方法
KR101977664B1 (ko) 2012-09-14 2019-05-13 삼성전자주식회사 임베디드 멀티미디어 카드와 이를 제어하는 호스트
US8972818B2 (en) 2012-10-05 2015-03-03 Qualcomm Incorporated Algorithm for optimal usage of external memory tuning sequence
JP5717897B2 (ja) * 2014-03-14 2015-05-13 キヤノン株式会社 情報処理装置又は情報処理方法
US9811112B2 (en) * 2016-01-18 2017-11-07 Texas Instruments Incorporated Adaptive clock delay compensation
US10129012B2 (en) * 2016-09-19 2018-11-13 Sandisk Technologies Llc Tuning circuitry and operations for non-source-synchronous systems
JP6416956B2 (ja) * 2017-03-01 2018-10-31 ファナック株式会社 シリアル通信ユニットおよびシリアル通信ユニットの通信方法
CN117636946A (zh) * 2022-08-09 2024-03-01 芯动微电子科技(珠海)有限公司 高带宽ddr双列直插式存储模块、存储系统及其操作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000196571A (ja) * 1998-12-24 2000-07-14 Hitachi Ltd 位相調整方式
JP2001197046A (ja) * 2000-01-07 2001-07-19 Matsushita Electric Ind Co Ltd データ伝送方法及び装置
JP2003132305A (ja) * 2001-10-22 2003-05-09 Toshiba Corp メモリカードを制御するための装置および方法
JP2005124037A (ja) * 2003-10-20 2005-05-12 Sony Corp データ伝送システム及びデータ伝送装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6181497B1 (en) * 1995-12-12 2001-01-30 International Business Machines Corporation System and method for providing nonadjacent redundancy synchronization bytes
JP3994545B2 (ja) 1998-10-08 2007-10-24 コニカミノルタビジネステクノロジーズ株式会社 データ受信装置
JP4374698B2 (ja) * 2000-02-25 2009-12-02 ソニー株式会社 記録装置
US6889357B1 (en) 2000-05-10 2005-05-03 Micron Technology, Inc. Timing calibration pattern for SLDRAM
DE10048191A1 (de) * 2000-09-28 2002-04-25 Siemens Ag Verfahren zur Synchronisierung einer Mehrzahl von Bussystemen und hiermit korrespondierendes hierarchisches Mehrbussystem
US6892314B2 (en) * 2001-04-02 2005-05-10 International Business Machines Corporation Method and system of automatic delay detection and receiver adjustment for synchronous bus interface
DE10138883B4 (de) 2001-08-08 2006-03-30 Infineon Technologies Ag Verfahren sowie Vorrichtung zur synchronen Signalübertragung zwischen Logik-/Speicherbausteinen
DE10149512B4 (de) 2001-10-08 2006-08-03 Infineon Technologies Ag Verfahren und Vorrichtung zur Synchronisation der Datenübertragung zwischen zwei Schaltungen
US6842395B2 (en) * 2001-11-05 2005-01-11 Matsushira Electric Industrial Co., Ltd. Semiconductor memory card, method of controlling the same and interface apparatus for semiconductor memory card
US6687185B1 (en) * 2002-08-29 2004-02-03 Micron Technology, Inc. Method and apparatus for setting and compensating read latency in a high speed DRAM
TW200407905A (en) * 2002-11-06 2004-05-16 Leadtek Research Inc Data write-in and read-out method of flash memory and circuit thereof
US7400670B2 (en) * 2004-01-28 2008-07-15 Rambus, Inc. Periodic calibration for communication channels by drift tracking

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000196571A (ja) * 1998-12-24 2000-07-14 Hitachi Ltd 位相調整方式
JP2001197046A (ja) * 2000-01-07 2001-07-19 Matsushita Electric Ind Co Ltd データ伝送方法及び装置
JP2003132305A (ja) * 2001-10-22 2003-05-09 Toshiba Corp メモリカードを制御するための装置および方法
JP2005124037A (ja) * 2003-10-20 2005-05-12 Sony Corp データ伝送システム及びデータ伝送装置

Also Published As

Publication number Publication date
CN101416437A (zh) 2009-04-22
EP2007060A4 (en) 2011-05-25
US20090106460A1 (en) 2009-04-23
WO2007113945A1 (ja) 2007-10-11
JPWO2007113945A1 (ja) 2009-08-13
EP2007060A9 (en) 2009-07-15
TW200741529A (en) 2007-11-01
TWI405118B (zh) 2013-08-11
US7886085B2 (en) 2011-02-08
EP2007060B1 (en) 2015-01-28
EP2007060A2 (en) 2008-12-24

Similar Documents

Publication Publication Date Title
JP4567087B2 (ja) リムーバブルメモリデバイス、位相同期方法、位相同期プログラム、その記録媒体及びホスト端末
US11669124B2 (en) Drift tracking feedback for communication channels
US8045663B2 (en) Circuit and method for removing skew in data transmitting/receiving system
JP5341503B2 (ja) メモリデバイス、ホストデバイスおよびサンプリングクロックの調整方法
KR102401875B1 (ko) 입력 수신기를 위한 타이밍 제어
JP4795032B2 (ja) タイミング調整回路及び半導体装置
JP2012514393A (ja) 高速シグナリングシステムにおける過渡事象時の位相誤差を補正する方法および装置
JP5121712B2 (ja) ビット・スキュー防止方法およびシステム
US8489912B2 (en) Command protocol for adjustment of write timing delay
KR101747176B1 (ko) 클럭 신호의 위상 튜닝 방법 및 이를 이용하는 메모리 컨트롤러 및 메모리 시스템
EP2384474A1 (en) Active calibration for high-speed memory devices
JP5733126B2 (ja) メモリインタフェース回路及びタイミング調整方法
US7903775B2 (en) Method and apparatus for controlling transmission frequency in serial advanced technology attachment
JP3593104B2 (ja) クロック切替回路
US10777242B2 (en) Semiconductor device and semiconductor system including the semiconductor device for aligning an internal data strobe signal using an offset code
JP2011061350A (ja) 受信装置及びその受信方法
US20150207617A1 (en) Reception circuit and communication system
JPWO2008152755A1 (ja) タイミングリカバリ回路、通信ノード、ネットワークシステム、及び電子機器
US10777243B2 (en) Semiconductor device and semiconductor system including the semiconductor device for aligning an internal data strobe signal using an offset code
JP5025727B2 (ja) 試験装置
TW201944736A (zh) 動態隨機存取記憶體中控制延遲鎖相迴路的控制電路與方法
JP4588660B2 (ja) クロック変換回路

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091120

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091120

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100713

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100804

R150 Certificate of patent or registration of utility model

Ref document number: 4567087

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130813

Year of fee payment: 3