JP4588660B2 - クロック変換回路 - Google Patents

Description

この発明は基準クロックから再生クロックを生成するクロック変換回路に関するものである。

基準クロックから周波数の異なる再生クロックを生成する従来のクロック変換回路は、一般的に、位相比較部、ループフィルタ部、電圧制御発信部（ＶＣＯ）及び分周器による閉ループで実現されている。このクロック変換回路の収束速度及び安定性を向上するには、位相比較部における位相比較の手法をより効率的な構成とすることで実現できる。

従来の位相比較部の構成では、基準クロックをＮ進カウンタによりカウントし、再生クロックをＭ進カウンタによりカウントし、Ｎ進カウンタのキャリーでＭ進カウンタ値をラッチし、そのときの位相誤差をループフィルタ部に出力している。この位相比較の方法では、Ｎ進カウンタを毎回キャリー出力までカウントするため、基準クロックと再生クロックの同期がとれるまでの収束時間を多く費やすことになる。

また、本願に関連する従来技術として、特許文献１に示されたクロック乗せ換え回路がある。ここでは、書き込みアドレス用のカウンタと、読み出しアドレス用のカウンタと、メモリ手段１０の書き込み／読み出しを制御する書き込み／読み出し制御部とを有し、書き込みアドレス用のカウンタにはクロックＣＬＫ１が供給されてカウントされ、読み出しアドレス用のカウンタにはクロックＣＬＫ２が供給されてカウントされ、クロックＣＬＫ１及びクロックＣＬＫ２の周波数比がｍ：ｎであるとき、書き込みアドレス用のカウンタはｍ進カウンタで構成され、読み出しアドレス用のカウンタはｎ進カウンタで構成されることが記載されています。

特開平８−２７４５８５号公報（段落００２０〜段落００２１）

従来のクロック変換回路は以上のように構成され、Ｎ進カウンタを毎回キャリー出力までカウントするため、基準クロックと再生クロックの同期がとれるまでの収束時間を多く費やすことになり、クロック変換時の収束時間が長くなるという課題があった。

この発明は上記のような課題を解決するためになされたもので、位相誤差の検出方法を効率的に行うことにより、クロック変換時の収束時間を短縮し安定性を向上することができるクロック変換回路を得ることを目的とする。

この発明に係るクロック変換回路は、供給された基準クロックから再生クロックを生成するものにおいて、上記基準クロックをカウントした基準クロックカウンタ値と、供給された再生クロックステップ値を加算して上記再生クロックのタイミングでラッチした再生クロックステップ値加算結果との位相比較を行い、位相誤差を検出する位相比較部と、該位相比較部により検出された位相誤差を平滑化し位相誤差に対応した電圧値を出力するループフィルタと、該ループフィルタにより出力された電圧値により上記再生クロックを生成する電圧制御発振部とを備え、上記位相比較部は、基準クロックをカウントし基準クロックカウンタ値を出力する基準クロックカウンタと、再生クロックをカウントしキャリーを出力する再生クロックカウンタと、再生クロックステップ値と後述の第１の遅延器からの１つ前の加算結果を加算し、再生クロックカウンタからのキャリーにより加算値をリセットする加算器と、該加算器の加算結果を再生クロックのタイミングでラッチし再生クロックステップ値加算結果を出力する第１の遅延器と、基準クロックから生成された動作クロックのタイミングで基準クロックカウンタから出力された基準クロックカウンタ値をラッチする第２の遅延器と、動作クロックのタイミングで第１の遅延器から出力された再生クロックステップ値加算結果をラッチする第３の遅延器と、動作クロックのタイミングで、第２の遅延器によりラッチされた基準クロックカウンタ値と第３の遅延器によりラッチされた再生クロックステップ値加算結果の差分をとり位相誤差として検出する位相誤差検出器とを備えるようにしたものである。

この発明により、収束時間を短縮することができ安定性を向上することができるという効果が得られる。

実施の形態１．
図１はこの発明の実施の形態１によるクロック変換回路の構成を示すブロック図である。このクロック変換回路は、位相比較部１０、ループフィルタ部１１及び電圧制御発振部（ＶＣＯ）１２を備えている。

図１において、位相比較部１０は図示しないＣＰＵから供給された基準クロックをカウントした基準クロックカウンタ値と、ＣＰＵから供給された再生クロックステップ値を加算して再生クロックのタイミングでラッチした再生クロックステップ値加算結果との位相比較を行って位相誤差を検出する。ループフィルタ部１１は位相比較部１０により検出された位相誤差を平滑化して位相誤差に対応した電圧値を出力する。電圧制御発振部１２はループフィルタ部１１により出力された電圧値に対応した周波数の再生クロックを生成する。

図１に示すクロック変換回路では、位相比較部１０により検出された位相誤差がゼロになるようフィードバックループが形成され、位相比較部１０による位相誤差をゼロにすることにより、基準クロックと再生クロックの位相を同期させることができ基準クロックら再生クロックへのクロック変換が完了する。基準クロックに対して再生クロックの位相が進んでいる場合には、電圧制御発振部１２の入力電圧を下げ、基準クロックに対して再生クロックの位相が遅れている場合には、電圧制御発振部１２の入力電圧を上げるよう制御する。ここで、基準クロックの周波数をｆ₀とし、基準クロックを分周する際の基準クロックカウンタをＮ進カウンタとし、再生クロックを分周する際の基準クロックカウンタをＭ進カウンタとすると、再生クロックの周波数はｆ＝（Ｍ／Ｎ）ｆ₀となる。

図２は位相比較部１０の内部構成を示すブロック図である。この位相比較部１０は、比較タイミング生成カウンタ２０、Ｎ進の基準クロックカウンタ２１、Ｍ進の再生クロックカウンタ２２、加算器２３、遅延器（第１の遅延器）２４、遅延器（第２の遅延器）２５、遅延器（第３の遅延器）２６及び位相誤差検出器２７を備えている。

この実施の形態１では、基準クロックのクロック数と再生クロックのクロック数は、データのフレーミング及び符号化方式によって一意に決定されるため、一定時間間隔中の基準クロックのカウンタ値と再生クロックのカウンタ値を予め算出し、それぞれのＮ進の基準クロックカウンタ２１及びＭ進の再生クロックカウンタ２２に設定する。また、後述の再生クロックステップ値も一意に決定されるため、この再生クロックステップ値を再生クロックに同期して順次加算し、基準クロックカウンタ値との差分をとることにより位相誤差を検出する。

図２において、基準クロックカウンタ２１は供給された基準クロックを設定値（Ｎ進）までカウントしカウンタ値を出力する。再生クロックカウンタ２２は電圧制御発振部１２により生成された再生クロックを設定値（Ｍ進）までカウントして、そのキャリーを後段の加算器２３にリセット信号として出力する。

加算器２３は、ＣＰＵから供給された再生クロックステップ値と後段の遅延器２４からの１つ前の加算結果を加算し、再生クロックカウンタ２２からのリセット信号により加算値をクリアーする。この再生クロックステップ値は再生クロック１クロック分の基準クロックカウント数に相当する。遅延器２４は加算器２３の加算結果を再生クロックのタイミングでラッチする。このように、加算器２３及び遅延器２４により、供給される再生クロックステップ値が再生クロックに同期して随時加算される。この再生クロックに同期して随時加算された再生クロックステップ値加算結果は、基準クロックカウンタ値と比較するための再生クロックカウンタ値に相当する。

比較タイミング生成カウンタ２０は、供給された基準クロックから遅延器２５、遅延器２６及び位相誤差検出器２７の動作クロックを生成する。遅延器２５は基準クロックカウンタ２１からの基準クロックカウント値を比較タイミング生成カウンタ２０からの動作クロックのタイミングでラッチする。遅延器２６は加算器２３からの遅延器２４を介しての再生クロックカウント値（再生クロックステップ値加算結果）を比較タイミング生成カウンタ２０からの動作クロックのタイミングでラッチする。

位相誤差検出器２７は、比較タイミング生成カウンタ２０からの動作クロックのタイミングで、遅延器２５によりラッチされた基準クロックカウント値と遅延器２６によりラッチされた再生クロックカウント値（再生クロックステップ値加算結果）の差分をとることにより位相比較を行い、その位相誤差を後段のループフィルタ部１１へ出力する。

このように、位相比較部１０において、基準クロックのクロック数のカウントアップと、再生クロックに同期した再生クロックステップ値の加算をそれぞれ独立して行って位相比較を行うことにより、従来のように、基準クロックをＮ進カウンタによりカウントし、再生クロックをＭ進カウンタによりカウントし、Ｎ進カウンタのキャリーでＭ進カウンタ値をラッチして位相比較を行う方法と比較して、この実施の形態１では任意の動作タイミングで位相誤差の検出を行うため、位相誤差検出の時間を短くすることができ、クロック変換時の収束時間を短縮することができる。

図３は位相誤差の推移を示すタイミングチャートである。図３（ａ）は遅延器２５によりラッチされた基準クロックカウンタ値を示し、図３（ｂ）は遅延器２６によりラッチされた再生クロックカウンタ値（再生クロックステップ値加算結果）を示し、図３（ｃ）は位相誤差検出器２７により検出された位相誤差を示している。位相誤差検出器２７は、遅延器２５によりラッチされた基準クロックカウンタ値と、遅延器２６によりラッチされた再生クロックカウンタ値（再生クロックステップ値加算結果）の差の絶対値の幅に制限を持たせ、所定の大きさを超えた場合に制御を行うことにより、図３（ｃ）に示す特性となる。

図３（ａ）に示すように、基準クロックカウンタ値は一定の速度でカウントアップを繰り返す。一方、再生クロックカウンタ値（再生クロックステップ値加算結果）は、位相誤差の検出結果が反映されるために、収束していくにつれて、その波形が基準クロックカウンタ値の波形に一致するように変形する。

図３において、点線は比較タイミングを示し、図２に示す比較タイミング生成カウンタ２０により生成される動作クロックによりこの比較タイミングが決定される。この比較タイミングの間隔を短くすることにより、図３（ｃ）に示す位相誤差の右下がりの傾きは大きくなりクロック変換の収束時間を短縮することができる。そのため、このクロック変換回路のロックが外れた場合でも、この比較タイミングの間隔を短く設定しておくことにより、安定性を向上することができる。

以上のように、この実施の形態１によれば、位相比較部１０が、基準クロックのクロック数のカウントアップと、再生クロックに同期した再生クロックステップ値の加算をそれぞれ独立して行い、任意の動作タイミングで位相比較を行うことにより、クロック変換時の収束時間を短縮することができ安定性を向上することができるという効果が得られる。

この発明の実施の形態１によるクロック変換回路の構成を示すブロック図である。 この発明の実施の形態１によるクロック変換回路の位相比較部の内部構成を示すブロック図である。 この発明の実施の形態１によるクロック変換回路における位相誤差の推移を示すタイミングチャートである。

符号の説明

１０ 位相比較部、１１ ループフィルタ部、１２ 電圧制御発振部（ＶＣＯ）、２０ 比較タイミング生成カウンタ、２１ 基準クロックカウンタ、２２ 再生クロックカウンタ、２３ 加算器、２４，２５，２６ 遅延器、２７ 位相誤差検出器。

Claims (1)

1. 供給された基準クロックから再生クロックを生成するクロック変換回路において、
   上記基準クロックをカウントした基準クロックカウンタ値と、供給された再生クロックステップ値を加算して上記再生クロックのタイミングでラッチした再生クロックステップ値加算結果との位相比較を行い、位相誤差を検出する位相比較部と、
   該位相比較部により検出された位相誤差を平滑化し位相誤差に対応した電圧値を出力するループフィルタと、
   該ループフィルタにより出力された電圧値により上記再生クロックを生成する電圧制御発振部とを備え、
   上記位相比較部は、
   基準クロックをカウントし基準クロックカウンタ値を出力する基準クロックカウンタと、
   再生クロックをカウントしキャリーを出力する再生クロックカウンタと、
   再生クロックステップ値と後述の第１の遅延器からの１つ前の加算結果を加算し、上記再生クロックカウンタからのキャリーにより加算値をリセットする加算器と、
   該加算器の加算結果を上記再生クロックのタイミングでラッチし再生クロックステップ値加算結果を出力する第１の遅延器と、
   上記基準クロックから生成された動作クロックのタイミングで上記基準クロックカウンタから出力された基準クロックカウンタ値をラッチする第２の遅延器と、
   上記動作クロックのタイミングで上記第１の遅延器から出力された再生クロックステップ値加算結果をラッチする第３の遅延器と、
   上記動作クロックのタイミングで、上記第２の遅延器によりラッチされた基準クロックカウンタ値と上記第３の遅延器によりラッチされた再生クロックステップ値加算結果の差分をとり位相誤差として検出する位相誤差検出器とを備えたことを特徴とするクロック変換回路。

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