JPH09153262A - ディジタル情報信号再生回路及びディジタル情報装置 - Google Patents
ディジタル情報信号再生回路及びディジタル情報装置Info
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- JPH09153262A JPH09153262A JP8115892A JP11589296A JPH09153262A JP H09153262 A JPH09153262 A JP H09153262A JP 8115892 A JP8115892 A JP 8115892A JP 11589296 A JP11589296 A JP 11589296A JP H09153262 A JPH09153262 A JP H09153262A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】記憶装置などのクロックを再生する装置のクロ
ックの周波数引込み範囲の拡大と引込み時間の短縮を図
る。 【解決手段】記録媒体１００１から読み出された差動の
再生信号が交差するタイミングを抽出するクロス検出器
と、クロックを分周する分周器と、クロス検出器の出力
信号と分周器の出力信号との位相誤差を検出するアナロ
グ位相比較器と、アナログ位相比較器の出力信号に適切
な電流量を与える電流出力回路１０２４と、高周波成分
を除去するループフィルタと、ル−プフィルタの出力信
号がクロックの発振周波数を制御する電圧制御発振器１
０１１と、デジタル波形等化器１００６の出力信号の隣
合った２点の振幅値の勾配を検出するデジタル位相比較
器と、デジタル位相比較器の出力信号を適切な電流量に
変換するＤ／Ａ変換器１００９とでクロック制御回路を
構成し、アナログ位相比較器及びデジタル位相比較器の
動作タイミングをシ−ケンサで制御する。
ックの周波数引込み範囲の拡大と引込み時間の短縮を図
る。 【解決手段】記録媒体１００１から読み出された差動の
再生信号が交差するタイミングを抽出するクロス検出器
と、クロックを分周する分周器と、クロス検出器の出力
信号と分周器の出力信号との位相誤差を検出するアナロ
グ位相比較器と、アナログ位相比較器の出力信号に適切
な電流量を与える電流出力回路１０２４と、高周波成分
を除去するループフィルタと、ル−プフィルタの出力信
号がクロックの発振周波数を制御する電圧制御発振器１
０１１と、デジタル波形等化器１００６の出力信号の隣
合った２点の振幅値の勾配を検出するデジタル位相比較
器と、デジタル位相比較器の出力信号を適切な電流量に
変換するＤ／Ａ変換器１００９とでクロック制御回路を
構成し、アナログ位相比較器及びデジタル位相比較器の
動作タイミングをシ−ケンサで制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、磁気ディスク装
置、光ディスク装置、磁気テープ等のディジタル情報記
憶装置やＡＴＭ等のディジタル通信装置に係り、特に、
この種のディジタル情報装置における再生信号のサンプ
リングタイミングを決めるクロックの周波数と位相を制
御するクロック制御回路に特徴を有するディジタル情報
信号データ再生回路及びそのディジタル情報信号データ
再生回路を用いたディジタル情報装置に関する。
置、光ディスク装置、磁気テープ等のディジタル情報記
憶装置やＡＴＭ等のディジタル通信装置に係り、特に、
この種のディジタル情報装置における再生信号のサンプ
リングタイミングを決めるクロックの周波数と位相を制
御するクロック制御回路に特徴を有するディジタル情報
信号データ再生回路及びそのディジタル情報信号データ
再生回路を用いたディジタル情報装置に関する。
【０００２】
【従来の技術】上記各種ディジタル情報記憶装置におい
て記憶媒体から読み出された読み出し信号や、上記ディ
ジタル通信装置において伝送路を経て送られてきた受信
信号はアナログ形態の信号となっているので、このアナ
ログ形態の信号を、タイミング抽出手段によって抽出さ
れるタイミングクロック信号に基づいてサンプリング
し、ディジタル形式の信号に変換する処理を行う必要が
ある。この信号処理の代表的なものとして、例えば、磁
気ディスク装置において、ＰＲＭＬ(Partial Response
Maximum Liklihood(部分応答最尤))方式と呼ばれる信号
処理方式が知られている。このＰＲＭＬ方式において
は、記憶媒体から読み出された読み出し信号である、部
分応答（ＰＲ）信号に基づき、ＰＬＬ(Phase Locked Lo
op)回路を含むタイミング抽出手段によってタイミング
クロック信号を抽出し、上記部分応答信号をサンプリン
グしてディジタル信号に変換し、最尤（ＭＬ）信号処理
するものである。
て記憶媒体から読み出された読み出し信号や、上記ディ
ジタル通信装置において伝送路を経て送られてきた受信
信号はアナログ形態の信号となっているので、このアナ
ログ形態の信号を、タイミング抽出手段によって抽出さ
れるタイミングクロック信号に基づいてサンプリング
し、ディジタル形式の信号に変換する処理を行う必要が
ある。この信号処理の代表的なものとして、例えば、磁
気ディスク装置において、ＰＲＭＬ(Partial Response
Maximum Liklihood(部分応答最尤))方式と呼ばれる信号
処理方式が知られている。このＰＲＭＬ方式において
は、記憶媒体から読み出された読み出し信号である、部
分応答（ＰＲ）信号に基づき、ＰＬＬ(Phase Locked Lo
op)回路を含むタイミング抽出手段によってタイミング
クロック信号を抽出し、上記部分応答信号をサンプリン
グしてディジタル信号に変換し、最尤（ＭＬ）信号処理
するものである。
【０００３】図２３に磁気ディスク装置での信号再生を
例とした従来のＰＲＭＬ方式信号処理回路を示す。記憶
媒体である磁気ディスク１００１から磁気ヘッド１００
２により再生された差動の再生信号はアンプ１００３で
増幅され、アクティブフィルタ（ＡＦ）１００４でノイ
ズとなる高周波成分が除去される。そしてアナログ−デ
ィジタル（Ａ／Ｄ）変換器１００５でクロック制御回路
１０８０が生成するクロックのタイミングに従ってサン
プリングされ、ディジタル信号に変換される。Ａ／Ｄ変
換器１００５の出力信号は、ディジタル等化器（ＤＥ
Ｑ）１００６で波形等化され、ビタビ復号器１００７で
ビタビ復号アルゴリズムに基づく最尤復号が行われる。
例とした従来のＰＲＭＬ方式信号処理回路を示す。記憶
媒体である磁気ディスク１００１から磁気ヘッド１００
２により再生された差動の再生信号はアンプ１００３で
増幅され、アクティブフィルタ（ＡＦ）１００４でノイ
ズとなる高周波成分が除去される。そしてアナログ−デ
ィジタル（Ａ／Ｄ）変換器１００５でクロック制御回路
１０８０が生成するクロックのタイミングに従ってサン
プリングされ、ディジタル信号に変換される。Ａ／Ｄ変
換器１００５の出力信号は、ディジタル等化器（ＤＥ
Ｑ）１００６で波形等化され、ビタビ復号器１００７で
ビタビ復号アルゴリズムに基づく最尤復号が行われる。
【０００４】クロック制御回路１０８０では、まずディ
ジタル位相比較器１００８でディジタル等化器１００６
の出力信号の隣合った２点の振幅値の勾配が位相誤差と
して検出され、この位相誤差に対してディジタル−アナ
ログ（Ｄ／Ａ）変換器１００９で適切な電流量が流さ
れ、ループフィルタ１０１０で高周波成分が除去されて
電圧に変換されて、ル−プフィルタ１０１０の出力電圧
が電圧制御発振器（ＶＣＯ）１０１１の周波数を制御し
てクロックの生成が行われる。ディジタル位相比較器の
詳細については論文「Timing Recovery in Digital Syn
chronous Data Receivers」(IEEE TRANSACTIONS ON COM
MUNICATIONS, VOL. COM-24, No.5, MAY 1976, P516-P53
1)に記載がある。
ジタル位相比較器１００８でディジタル等化器１００６
の出力信号の隣合った２点の振幅値の勾配が位相誤差と
して検出され、この位相誤差に対してディジタル−アナ
ログ（Ｄ／Ａ）変換器１００９で適切な電流量が流さ
れ、ループフィルタ１０１０で高周波成分が除去されて
電圧に変換されて、ル−プフィルタ１０１０の出力電圧
が電圧制御発振器（ＶＣＯ）１０１１の周波数を制御し
てクロックの生成が行われる。ディジタル位相比較器の
詳細については論文「Timing Recovery in Digital Syn
chronous Data Receivers」(IEEE TRANSACTIONS ON COM
MUNICATIONS, VOL. COM-24, No.5, MAY 1976, P516-P53
1)に記載がある。
【０００５】クロック制御回路１０８０は、Ａ／Ｄ変換
器１００５、ディジタル等化器１００６、ディジタル位
相比較器１００８、Ｄ／Ａ変換器１００９、ループフィ
ルタ１０１０、電圧制御発振器１０１１でディジタル制
御のル−プを構成しているのでディジタルＰＬＬ（Phas
e locked loop）と呼ばれる。
器１００５、ディジタル等化器１００６、ディジタル位
相比較器１００８、Ｄ／Ａ変換器１００９、ループフィ
ルタ１０１０、電圧制御発振器１０１１でディジタル制
御のル−プを構成しているのでディジタルＰＬＬ（Phas
e locked loop）と呼ばれる。
【０００６】図２４は、磁気ディスク装置のデータフォ
ーマットを示すもので、各データは、ＳＹＮＣデータと
呼ばれる、［１，１，−１，−１］などの一定パターン
で構成される同期用データＳＹＮＣ ＤＡＴＡと、ユー
ザデータＵＳＥＲ ＤＡＴＡとから構成されている。そ
して、このＳＹＮＣデータの再生中に、図２３のクロッ
ク制御回路により、クロックの周波数と位相を再生信号
に合わせ、クロックの引き込みが完了した時点で、ユー
ザデータを再生する方式が採用されている。ＳＹＮＣデ
ータは、ユーザデータと同様、記録媒体上に書き込まれ
るので、その分だけ、ユーザデータの記録容量が削られ
ることになる。
ーマットを示すもので、各データは、ＳＹＮＣデータと
呼ばれる、［１，１，−１，−１］などの一定パターン
で構成される同期用データＳＹＮＣ ＤＡＴＡと、ユー
ザデータＵＳＥＲ ＤＡＴＡとから構成されている。そ
して、このＳＹＮＣデータの再生中に、図２３のクロッ
ク制御回路により、クロックの周波数と位相を再生信号
に合わせ、クロックの引き込みが完了した時点で、ユー
ザデータを再生する方式が採用されている。ＳＹＮＣデ
ータは、ユーザデータと同様、記録媒体上に書き込まれ
るので、その分だけ、ユーザデータの記録容量が削られ
ることになる。
【０００７】
【発明が解決しようとする課題】図２３に例示したよう
な、従来のディジタルＰＬＬを使ったクロック制御回路
では、高速引込みを実現しようとして特性周波数（以
下、ゲインと称す）を高く設定すると、フィードバック
制御のル−プ遅延が大きいため、位相余裕が削減されて
系が不安定になる問題がある。ゲインは、周波数引込み
範囲と引込み時間を決めるものであり、クロック制御回
路の性能に関わる重要な設定パラメ−タの一つである。
な、従来のディジタルＰＬＬを使ったクロック制御回路
では、高速引込みを実現しようとして特性周波数（以
下、ゲインと称す）を高く設定すると、フィードバック
制御のル−プ遅延が大きいため、位相余裕が削減されて
系が不安定になる問題がある。ゲインは、周波数引込み
範囲と引込み時間を決めるものであり、クロック制御回
路の性能に関わる重要な設定パラメ−タの一つである。
【０００８】例えば、ル−プ遅延が２０クロックあるよ
うなディジタルＰＬＬの場合、限界までゲインを上げて
も0.5％程度の周波数偏差を引き込むためにＳＹＮＣデ
−タが２０バイト以上必要になってしまう。すなわち、
ディジタルＰＬＬによる従来のディジタルデータ再生回
路では、周波数引込み範囲が狭く、同期引込み時間が長
くなる欠点があり、しかも、ＳＹＮＣデータ長も長くな
り、その分、ユーザデータの記録容量が少なくなる欠点
があった。市場の二−ズとしては、３％の周波数偏差を
１２バイト以下で引き込むことが望まれており、従来の
ディジタルＰＬＬによる制御方式では満足な性能が得ら
れない。
うなディジタルＰＬＬの場合、限界までゲインを上げて
も0.5％程度の周波数偏差を引き込むためにＳＹＮＣデ
−タが２０バイト以上必要になってしまう。すなわち、
ディジタルＰＬＬによる従来のディジタルデータ再生回
路では、周波数引込み範囲が狭く、同期引込み時間が長
くなる欠点があり、しかも、ＳＹＮＣデータ長も長くな
り、その分、ユーザデータの記録容量が少なくなる欠点
があった。市場の二−ズとしては、３％の周波数偏差を
１２バイト以下で引き込むことが望まれており、従来の
ディジタルＰＬＬによる制御方式では満足な性能が得ら
れない。
【０００９】従って本発明の目的は、ディジタルＰＬＬ
を用いたディジタルデータ再生回路の持つ上記欠点をを
解消し、周波数引込み範囲が広く、引き込み時間が短い
クロック制御回路により構成されたディジタル情報信号
再生回路及びそれを用いたディジタル情報装置を提供す
ることにある。
を用いたディジタルデータ再生回路の持つ上記欠点をを
解消し、周波数引込み範囲が広く、引き込み時間が短い
クロック制御回路により構成されたディジタル情報信号
再生回路及びそれを用いたディジタル情報装置を提供す
ることにある。
【００１０】本発明の他の目的は、ＳＹＮＣデ−タの所
要データ長を短くし、ユーザデータの記憶容量を大きく
することである。
要データ長を短くし、ユーザデータの記憶容量を大きく
することである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタル情報信号再生回路としての基本
的特徴は、ＰＬＬ回路によるクロック制御回路を有し、
アナログ信号形態で受信したディジタル情報信号を、上
記クロック制御回路により生成されたクロックによりサ
ンプリングしてディジタル信号形態のディジタル情報信
号に変換するディジタル情報信号再生回路において、上
記クロック制御回路を、アナログＰＬＬ回路とディジタ
ルＰＬＬ回路とを併用して構成したことである。
め、本発明のディジタル情報信号再生回路としての基本
的特徴は、ＰＬＬ回路によるクロック制御回路を有し、
アナログ信号形態で受信したディジタル情報信号を、上
記クロック制御回路により生成されたクロックによりサ
ンプリングしてディジタル信号形態のディジタル情報信
号に変換するディジタル情報信号再生回路において、上
記クロック制御回路を、アナログＰＬＬ回路とディジタ
ルＰＬＬ回路とを併用して構成したことである。
【００１２】また、本発明のディジタル情報信号再生回
路としての他の基本的特徴は、ＰＬＬ回路によるクロッ
ク制御回路を有し、アナログ信号形態で受信したディジ
タル情報信号を、上記クロック制御回路により生成され
たクロックによりサンプリングしてディジタル信号形態
のディジタル情報信号に変換するディジタル情報信号再
生回路において、上記クロック制御回路を、アナログＰ
ＬＬ回路とディジタルＰＬＬ回路とを併用して構成し、
上記アナログＰＬＬ回路と上記ディジタルＰＬＬ回路と
で、同期クロック生成回路を共有させたことである。
路としての他の基本的特徴は、ＰＬＬ回路によるクロッ
ク制御回路を有し、アナログ信号形態で受信したディジ
タル情報信号を、上記クロック制御回路により生成され
たクロックによりサンプリングしてディジタル信号形態
のディジタル情報信号に変換するディジタル情報信号再
生回路において、上記クロック制御回路を、アナログＰ
ＬＬ回路とディジタルＰＬＬ回路とを併用して構成し、
上記アナログＰＬＬ回路と上記ディジタルＰＬＬ回路と
で、同期クロック生成回路を共有させたことである。
【００１３】さらに、本発明のディジタル情報信号再生
回路としての他の基本的特徴は、ＰＬＬ回路によるクロ
ック制御回路を有し、アナログ信号形態で受信したディ
ジタル情報信号を、上記クロック制御回路により生成さ
れたクロックによりサンプリングしてディジタル信号形
態のディジタル情報信号に変換するディジタル情報信号
再生回路であって、上記クロック制御回路を、アナログ
ＰＬＬ回路とディジタルＰＬＬ回路とを併用して構成
し、上記アナログＰＬＬ回路とディジタルＰＬＬ回路と
を切り換え使用する制御回路を設けたことである。
回路としての他の基本的特徴は、ＰＬＬ回路によるクロ
ック制御回路を有し、アナログ信号形態で受信したディ
ジタル情報信号を、上記クロック制御回路により生成さ
れたクロックによりサンプリングしてディジタル信号形
態のディジタル情報信号に変換するディジタル情報信号
再生回路であって、上記クロック制御回路を、アナログ
ＰＬＬ回路とディジタルＰＬＬ回路とを併用して構成
し、上記アナログＰＬＬ回路とディジタルＰＬＬ回路と
を切り換え使用する制御回路を設けたことである。
【００１４】さらに、本発明のディジタル情報信号再生
回路としての他の基本的特徴は、ＰＬＬ回路によるクロ
ック制御回路を有し、アナログ信号形態で受信したディ
ジタル情報信号を、上記クロック制御回路により生成さ
れたクロックによりサンプリングしてディジタル信号形
態のディジタル情報信号に変換するディジタル情報信号
再生回路であって、上記クロック制御回路を、アナログ
ＰＬＬ回路とディジタルＰＬＬ回路とを併用して構成
し、上記アナログＰＬＬ回路とディジタルＰＬＬ回路と
を切り換え使用する制御回路を設け、上記制御回路は、
ディジタル信号の再生処理に際し、まず、上記アナログ
ＰＬＬ回路を動作させ、次いで上記ディジタルＰＬＬ回
路を動作させる制御を行うようにしたことである。
回路としての他の基本的特徴は、ＰＬＬ回路によるクロ
ック制御回路を有し、アナログ信号形態で受信したディ
ジタル情報信号を、上記クロック制御回路により生成さ
れたクロックによりサンプリングしてディジタル信号形
態のディジタル情報信号に変換するディジタル情報信号
再生回路であって、上記クロック制御回路を、アナログ
ＰＬＬ回路とディジタルＰＬＬ回路とを併用して構成
し、上記アナログＰＬＬ回路とディジタルＰＬＬ回路と
を切り換え使用する制御回路を設け、上記制御回路は、
ディジタル信号の再生処理に際し、まず、上記アナログ
ＰＬＬ回路を動作させ、次いで上記ディジタルＰＬＬ回
路を動作させる制御を行うようにしたことである。
【００１５】本発明のディジタル情報装置としての基本
的特徴は、アナログ信号形態でディジタル情報信号を供
給するディジタル情報信号源と、ＰＬＬ回路によるクロ
ック制御回路を有し、上記ディジタル情報信号源からア
ナログ信号形態で受信したディジタル情報信号を、上記
クロック制御回路により生成されたクロックによりサン
プリングしてディジタル信号形態のディジタル情報信号
に変換するディジタル情報信号再生回路とからなり、上
記ディジタル情報信号源のディジタル情報信号の各デー
タが、ＳＹＮＣデータと、それに続くユーザデータとか
らなるデータフォーマットを有し、上記ディジタル情報
信号再生回路の上記クロック制御回路は、アナログＰＬ
Ｌ回路とディジタルＰＬＬ回路とを併用して構成されて
いることである。
的特徴は、アナログ信号形態でディジタル情報信号を供
給するディジタル情報信号源と、ＰＬＬ回路によるクロ
ック制御回路を有し、上記ディジタル情報信号源からア
ナログ信号形態で受信したディジタル情報信号を、上記
クロック制御回路により生成されたクロックによりサン
プリングしてディジタル信号形態のディジタル情報信号
に変換するディジタル情報信号再生回路とからなり、上
記ディジタル情報信号源のディジタル情報信号の各デー
タが、ＳＹＮＣデータと、それに続くユーザデータとか
らなるデータフォーマットを有し、上記ディジタル情報
信号再生回路の上記クロック制御回路は、アナログＰＬ
Ｌ回路とディジタルＰＬＬ回路とを併用して構成されて
いることである。
【００１６】また、本発明のディジタル情報装置として
の他の基本的特徴は、アナログ信号形態でディジタル情
報信号を供給するディジタル情報信号源と、ＰＬＬ回路
によるクロック制御回路を有し、上記ディジタル情報信
号源からアナログ信号形態で受信したディジタル情報信
号を、上記クロック制御回路により生成されたクロック
によりサンプリングしてディジタル信号形態のディジタ
ル情報信号に変換するディジタル情報信号再生回路とか
らなり、上記ディジタル情報信号源のディジタル情報信
号の各データが、ＳＹＮＣデータと、それに続くユーザ
データとからなるデータフォーマットを有し、上記ディ
ジタル情報信号再生回路の上記クロック制御回路は、ア
ナログＰＬＬ回路とディジタルＰＬＬ回路とを併用して
構成され、上記アナログＰＬＬ回路は上記ＳＹＮＣデー
タの再生時に動作し、上記ディジタルＰＬＬ回路は上記
ユーザデータの再生時に動作するように構成されている
ことである。
の他の基本的特徴は、アナログ信号形態でディジタル情
報信号を供給するディジタル情報信号源と、ＰＬＬ回路
によるクロック制御回路を有し、上記ディジタル情報信
号源からアナログ信号形態で受信したディジタル情報信
号を、上記クロック制御回路により生成されたクロック
によりサンプリングしてディジタル信号形態のディジタ
ル情報信号に変換するディジタル情報信号再生回路とか
らなり、上記ディジタル情報信号源のディジタル情報信
号の各データが、ＳＹＮＣデータと、それに続くユーザ
データとからなるデータフォーマットを有し、上記ディ
ジタル情報信号再生回路の上記クロック制御回路は、ア
ナログＰＬＬ回路とディジタルＰＬＬ回路とを併用して
構成され、上記アナログＰＬＬ回路は上記ＳＹＮＣデー
タの再生時に動作し、上記ディジタルＰＬＬ回路は上記
ユーザデータの再生時に動作するように構成されている
ことである。
【００１７】さらに、本発明のディジタル情報装置とし
ての他の基本的特徴は、アナログ信号形態でディジタル
情報信号を供給するディジタル情報信号源と、ＰＬＬ回
路によるクロック制御回路を有し、上記ディジタル情報
信号源からアナログ信号形態で受信したディジタル情報
信号を、上記クロック制御回路により生成されたクロッ
クによりサンプリングしてディジタル信号形態のディジ
タル情報信号に変換するディジタル情報信号再生回路と
からなり、上記ディジタル情報信号源のディジタル情報
信号の各データが、ＳＹＮＣデータと、それに続くユー
ザデータとからなるデータフォーマットを有し、上記デ
ィジタル情報信号再生回路の上記クロック制御回路は、
アナログＰＬＬ回路とディジタルＰＬＬ回路とを併用し
て構成され、上記アナログＰＬＬ回路は上記ＳＹＮＣデ
ータの再生時に動作して周波数の引き込みを行い、上記
ディジタルＰＬＬ回路は上記ユーザデータの再生時に動
作して周波数及び位相の引き込みと追従を行うように構
成されていることである。
ての他の基本的特徴は、アナログ信号形態でディジタル
情報信号を供給するディジタル情報信号源と、ＰＬＬ回
路によるクロック制御回路を有し、上記ディジタル情報
信号源からアナログ信号形態で受信したディジタル情報
信号を、上記クロック制御回路により生成されたクロッ
クによりサンプリングしてディジタル信号形態のディジ
タル情報信号に変換するディジタル情報信号再生回路と
からなり、上記ディジタル情報信号源のディジタル情報
信号の各データが、ＳＹＮＣデータと、それに続くユー
ザデータとからなるデータフォーマットを有し、上記デ
ィジタル情報信号再生回路の上記クロック制御回路は、
アナログＰＬＬ回路とディジタルＰＬＬ回路とを併用し
て構成され、上記アナログＰＬＬ回路は上記ＳＹＮＣデ
ータの再生時に動作して周波数の引き込みを行い、上記
ディジタルＰＬＬ回路は上記ユーザデータの再生時に動
作して周波数及び位相の引き込みと追従を行うように構
成されていることである。
【００１８】本発明のディジタル情報記憶装置としての
基本的特徴は、ディジタル情報信号を記憶している記憶
媒体と、上記記憶媒体から上記ディジタル情報信号をア
ナログ信号形態で読みだす読み出し回路と、ＰＬＬ回路
によるクロック制御回路を有し、上記読み出し回路から
アナログ信号形態で受信したディジタル情報信号を、上
記クロック制御回路により生成されたクロックによりサ
ンプリングしてディジタル信号形態のディジタル情報信
号に変換するディジタル情報信号再生回路とからなり、
上記記憶媒体上のディジタル情報信号の各データが、Ｓ
ＹＮＣデータと、それに続くユーザデータとからなるデ
ータフォーマットを有し、上記ディジタル情報信号再生
回路の上記クロック制御回路は、アナログＰＬＬ回路と
ディジタルＰＬＬ回路とを併用して構成され、上記アナ
ログＰＬＬ回路は上記ＳＹＮＣデータの再生時に動作
し、上記ディジタルＰＬＬ回路は上記ユーザデータの再
生時に動作するように構成されていることである。
基本的特徴は、ディジタル情報信号を記憶している記憶
媒体と、上記記憶媒体から上記ディジタル情報信号をア
ナログ信号形態で読みだす読み出し回路と、ＰＬＬ回路
によるクロック制御回路を有し、上記読み出し回路から
アナログ信号形態で受信したディジタル情報信号を、上
記クロック制御回路により生成されたクロックによりサ
ンプリングしてディジタル信号形態のディジタル情報信
号に変換するディジタル情報信号再生回路とからなり、
上記記憶媒体上のディジタル情報信号の各データが、Ｓ
ＹＮＣデータと、それに続くユーザデータとからなるデ
ータフォーマットを有し、上記ディジタル情報信号再生
回路の上記クロック制御回路は、アナログＰＬＬ回路と
ディジタルＰＬＬ回路とを併用して構成され、上記アナ
ログＰＬＬ回路は上記ＳＹＮＣデータの再生時に動作
し、上記ディジタルＰＬＬ回路は上記ユーザデータの再
生時に動作するように構成されていることである。
【００１９】また、本発明のディジタル情報装置として
の他の基本的特徴は、ディジタル情報信号を記憶してい
る記憶媒体と、上記記憶媒体から上記ディジタル情報信
号をアナログ信号形態で読みだす読み出し回路と、ＰＬ
Ｌ回路によるクロック制御回路を有し、上記読み出し回
路からアナログ信号形態で受信したディジタル情報信号
を、上記クロック制御回路により生成されたクロックに
よりサンプリングしてディジタル信号形態のディジタル
情報信号に変換するディジタル情報信号再生回路とから
なり、上記記憶媒体上のディジタル情報信号の各データ
が、ＳＹＮＣデータと、それに続くユーザデータとから
なるデータフォーマットを有し、上記ディジタル情報信
号再生回路の上記クロック制御回路は、アナログＰＬＬ
回路とディジタルＰＬＬ回路とを併用して構成され、上
記アナログＰＬＬ回路は上記ＳＹＮＣデータの再生時に
動作して周波数の引き込みを行い、上記ディジタルＰＬ
Ｌ回路は上記ユーザデータの再生時に動作して周波数及
び位相の引き込みと追従を行うように構成されているこ
とである。
の他の基本的特徴は、ディジタル情報信号を記憶してい
る記憶媒体と、上記記憶媒体から上記ディジタル情報信
号をアナログ信号形態で読みだす読み出し回路と、ＰＬ
Ｌ回路によるクロック制御回路を有し、上記読み出し回
路からアナログ信号形態で受信したディジタル情報信号
を、上記クロック制御回路により生成されたクロックに
よりサンプリングしてディジタル信号形態のディジタル
情報信号に変換するディジタル情報信号再生回路とから
なり、上記記憶媒体上のディジタル情報信号の各データ
が、ＳＹＮＣデータと、それに続くユーザデータとから
なるデータフォーマットを有し、上記ディジタル情報信
号再生回路の上記クロック制御回路は、アナログＰＬＬ
回路とディジタルＰＬＬ回路とを併用して構成され、上
記アナログＰＬＬ回路は上記ＳＹＮＣデータの再生時に
動作して周波数の引き込みを行い、上記ディジタルＰＬ
Ｌ回路は上記ユーザデータの再生時に動作して周波数及
び位相の引き込みと追従を行うように構成されているこ
とである。
【００２０】さらに、本発明のディジタル情報装置とし
ての他の基本的特徴は、ディジタル情報信号を記憶して
いる記憶媒体と、上記記憶媒体から上記ディジタル情報
信号をアナログ信号形態で読みだす読み出し回路と、Ｐ
ＬＬ回路によるクロック制御回路を有し、上記読み出し
回路からアナログ信号形態で受信したディジタル情報信
号を、上記クロック制御回路により生成されたクロック
によりサンプリングしてディジタル信号形態のディジタ
ル情報信号に変換するディジタル情報信号再生回路とか
らなり、上記記憶媒体上のディジタル情報信号の各デー
タが、ＳＹＮＣデータと、それに続くユーザデータとか
らなるデータフォーマットを有し、上記ディジタル情報
信号再生回路の上記クロック制御回路は、アナログＰＬ
Ｌ回路とディジタルＰＬＬ回路とを併用して構成され、
上記アナログＰＬＬ回路は上記ＳＹＮＣデータの再生時
に動作し、上記ディジタルＰＬＬ回路は上記ユーザデー
タの再生時に動作するように構成され、さらに上記ＳＹ
ＮＣデータのバイト長が高々１２バイトであることであ
る。
ての他の基本的特徴は、ディジタル情報信号を記憶して
いる記憶媒体と、上記記憶媒体から上記ディジタル情報
信号をアナログ信号形態で読みだす読み出し回路と、Ｐ
ＬＬ回路によるクロック制御回路を有し、上記読み出し
回路からアナログ信号形態で受信したディジタル情報信
号を、上記クロック制御回路により生成されたクロック
によりサンプリングしてディジタル信号形態のディジタ
ル情報信号に変換するディジタル情報信号再生回路とか
らなり、上記記憶媒体上のディジタル情報信号の各デー
タが、ＳＹＮＣデータと、それに続くユーザデータとか
らなるデータフォーマットを有し、上記ディジタル情報
信号再生回路の上記クロック制御回路は、アナログＰＬ
Ｌ回路とディジタルＰＬＬ回路とを併用して構成され、
上記アナログＰＬＬ回路は上記ＳＹＮＣデータの再生時
に動作し、上記ディジタルＰＬＬ回路は上記ユーザデー
タの再生時に動作するように構成され、さらに上記ＳＹ
ＮＣデータのバイト長が高々１２バイトであることであ
る。
【００２１】また、本発明のディジタル情報信号再生回
路としての他の基本的特徴は、差動のアナログ形態のデ
ィジタル情報信号ををデジタル信号形態のディジタル情
報信号に変換するアナログ−ディジタル変換器と、波形
等化を行う等化器と、上記差動のアナログ形態のディジ
タル情報信号の周波数と位相に対しクロックの周波数と
位相を一致させるように制御を行うクロック制御回路と
を有するディジタル情報信号再生回路において、上記ク
ロック制御回路は、サンプリング前の上記差動のアナロ
グ形態のディジタル情報信号と上記クロックとの位相誤
差を検出する第１の検出手段と、上記クロックのタイミ
ングに応じてサンプリングされ、等化器で波形等化され
た再生信号とクロックとの位相誤差を検出する第２の検
出手段と、高周波成分を除去するループフィルタと、ル
ープフィルタの出力信号によりクロックの発振周波数が
制御される電圧制御発振器と、上記第１の検出手段及び
第２の検出手段の動作を制御するシ−ケンサとを備えて
いることである。
路としての他の基本的特徴は、差動のアナログ形態のデ
ィジタル情報信号ををデジタル信号形態のディジタル情
報信号に変換するアナログ−ディジタル変換器と、波形
等化を行う等化器と、上記差動のアナログ形態のディジ
タル情報信号の周波数と位相に対しクロックの周波数と
位相を一致させるように制御を行うクロック制御回路と
を有するディジタル情報信号再生回路において、上記ク
ロック制御回路は、サンプリング前の上記差動のアナロ
グ形態のディジタル情報信号と上記クロックとの位相誤
差を検出する第１の検出手段と、上記クロックのタイミ
ングに応じてサンプリングされ、等化器で波形等化され
た再生信号とクロックとの位相誤差を検出する第２の検
出手段と、高周波成分を除去するループフィルタと、ル
ープフィルタの出力信号によりクロックの発振周波数が
制御される電圧制御発振器と、上記第１の検出手段及び
第２の検出手段の動作を制御するシ−ケンサとを備えて
いることである。
【００２２】また、本発明のディジタル情報信号再生回
路としての他の基本的特徴は、上記第１の検出手段は、
サンプリング前の前記差動のアナログ形態のディジタル
情報信号が交差するタイミングでパルスを出力するクロ
ス検出器と、上記電圧制御発振器の出力信号であるクロ
ックを分周する分周器と、上記分周器の出力信号と上記
クロス検出器の出力パルスとの位相誤差を検出する位相
比較器と、上記位相比較器の出力信号に応じた電流を流
す電流出力回路とを備えていることである。
路としての他の基本的特徴は、上記第１の検出手段は、
サンプリング前の前記差動のアナログ形態のディジタル
情報信号が交差するタイミングでパルスを出力するクロ
ス検出器と、上記電圧制御発振器の出力信号であるクロ
ックを分周する分周器と、上記分周器の出力信号と上記
クロス検出器の出力パルスとの位相誤差を検出する位相
比較器と、上記位相比較器の出力信号に応じた電流を流
す電流出力回路とを備えていることである。
【００２３】また、本発明のディジタル情報信号再生回
路としての他の基本的特徴は、上記第２の検出手段は、
サンプリング及び波形等化された再生信号の隣合った２
点の振幅値の勾配を位相誤差として検出する位相比較器
と、上記位相比較器により位相誤差として検出された勾
配を適切な電流量に変換するディジタル−アナログ変換
器とを備えていることである。
路としての他の基本的特徴は、上記第２の検出手段は、
サンプリング及び波形等化された再生信号の隣合った２
点の振幅値の勾配を位相誤差として検出する位相比較器
と、上記位相比較器により位相誤差として検出された勾
配を適切な電流量に変換するディジタル−アナログ変換
器とを備えていることである。
【００２４】また、本発明のディジタル情報信号再生回
路としての他の基本的特徴は、上記第１の検出手段に入
力されるクロックと、上記第２の検出手段、上記アナロ
グ−ディジタル変換器及び上記等化器に入力されるクロ
ックとは、位相がπずれていることである。
路としての他の基本的特徴は、上記第１の検出手段に入
力されるクロックと、上記第２の検出手段、上記アナロ
グ−ディジタル変換器及び上記等化器に入力されるクロ
ックとは、位相がπずれていることである。
【００２５】また、本発明のディジタル情報装置として
の他の基本的特徴は、アナログ信号形態でディジタル情
報信号を供給するディジタル情報信号源と、ＰＬＬ回路
によるクロック制御回路を有し、上記ディジタル情報信
号源から差動のアナログ信号形態で，受信したディジタ
ル情報信号を、上記クロック制御回路により生成された
クロックによりサンプリングしてディジタル信号形態の
ディジタル情報信号に変換するディジタル情報信号再生
回路とからなり、上記ディジタル情報信号源のディジタ
ル情報信号の各データが、ＳＹＮＣデータと、それに続
くユーザデータとからなるデータフォーマットを有し、
上記ディジタル情報信号再生回路の上記クロック制御回
路は、サンプリング前の上記差動のアナログ形態のディ
ジタル情報信号と上記クロックとの位相誤差を検出する
第１の検出手段と、上記クロックのタイミングに応じて
サンプリングされ、等化器で波形等化された再生信号と
クロックとの位相誤差を検出する第２の検出手段と、高
周波成分を除去するループフィルタと、ループフィルタ
の出力信号によりクロックの発振周波数が制御される電
圧制御発振器と、上記第１の検出手段及び第２の検出手
段の動作を制御するシ−ケンサとを備えていることであ
る。
の他の基本的特徴は、アナログ信号形態でディジタル情
報信号を供給するディジタル情報信号源と、ＰＬＬ回路
によるクロック制御回路を有し、上記ディジタル情報信
号源から差動のアナログ信号形態で，受信したディジタ
ル情報信号を、上記クロック制御回路により生成された
クロックによりサンプリングしてディジタル信号形態の
ディジタル情報信号に変換するディジタル情報信号再生
回路とからなり、上記ディジタル情報信号源のディジタ
ル情報信号の各データが、ＳＹＮＣデータと、それに続
くユーザデータとからなるデータフォーマットを有し、
上記ディジタル情報信号再生回路の上記クロック制御回
路は、サンプリング前の上記差動のアナログ形態のディ
ジタル情報信号と上記クロックとの位相誤差を検出する
第１の検出手段と、上記クロックのタイミングに応じて
サンプリングされ、等化器で波形等化された再生信号と
クロックとの位相誤差を検出する第２の検出手段と、高
周波成分を除去するループフィルタと、ループフィルタ
の出力信号によりクロックの発振周波数が制御される電
圧制御発振器と、上記第１の検出手段及び第２の検出手
段の動作を制御するシ−ケンサとを備えていることであ
る。
【００２６】また、本発明のディジタル情報記憶装置と
しての他の基本的特徴は、ディジタル情報信号を記憶し
ている記憶媒体と、上記記憶媒体から上記ディジタル情
報信号を差動のアナログ信号形態で読みだす読み出し回
路と、ＰＬＬ回路によるクロック制御回路を有し、上記
読み出し回路からアナログ信号形態で受信したディジタ
ル情報信号を、上記クロック制御回路により生成された
クロックによりサンプリングしてディジタル信号形態の
ディジタル情報信号に変換するディジタル情報信号再生
回路とからなり、上記記憶媒体に記憶されている上記デ
ィジタル情報信号の各データが、ＳＹＮＣデータと、そ
れに続くユーザデータとからなるデータフォーマットを
有し、上記ディジタル情報信号再生回路の上記クロック
制御回路はサンプリング前の上記差動のアナログ形態の
ディジタル情報信号と上記クロックとの位相誤差を検出
する第１の検出手段と、上記クロックのタイミングに応
じてサンプリングされ、等化器で波形等化された再生信
号とクロックとの位相誤差を検出する第２の検出手段
と、高周波成分を除去するループフィルタと、ループフ
ィルタの出力信号によりクロックの発振周波数が制御さ
れる電圧制御発振器と、上記第１の検出手段及び第２の
検出手段の動作を制御するシ−ケンサとを備えているこ
とである。
しての他の基本的特徴は、ディジタル情報信号を記憶し
ている記憶媒体と、上記記憶媒体から上記ディジタル情
報信号を差動のアナログ信号形態で読みだす読み出し回
路と、ＰＬＬ回路によるクロック制御回路を有し、上記
読み出し回路からアナログ信号形態で受信したディジタ
ル情報信号を、上記クロック制御回路により生成された
クロックによりサンプリングしてディジタル信号形態の
ディジタル情報信号に変換するディジタル情報信号再生
回路とからなり、上記記憶媒体に記憶されている上記デ
ィジタル情報信号の各データが、ＳＹＮＣデータと、そ
れに続くユーザデータとからなるデータフォーマットを
有し、上記ディジタル情報信号再生回路の上記クロック
制御回路はサンプリング前の上記差動のアナログ形態の
ディジタル情報信号と上記クロックとの位相誤差を検出
する第１の検出手段と、上記クロックのタイミングに応
じてサンプリングされ、等化器で波形等化された再生信
号とクロックとの位相誤差を検出する第２の検出手段
と、高周波成分を除去するループフィルタと、ループフ
ィルタの出力信号によりクロックの発振周波数が制御さ
れる電圧制御発振器と、上記第１の検出手段及び第２の
検出手段の動作を制御するシ−ケンサとを備えているこ
とである。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。まず、本発明に係るディジタ
ル情報信号再生回路を用いた記憶装置を含む情報処理シ
ステムの一例を図１を用いて説明する。すなわち、この
システムは、磁気ディスク装置に本発明を適応した場合
を示す。磁気ディスク装置は、磁気ディスクへの信号の
読み書きを行なうヘッド２０１と、信号の増幅を行なう
読み出し書き込み（Ｒ／Ｗ）アンプ２０２と、ノイズの
除去および波形整形を行うプリイコライザ２０３と、本
発明に係るディジタル情報信号再生回路２０４を含み、
ディジタル情報信号再生回路２０４の出力７のデータを
最尤（ＭＬ：Maximum Likelihood）データに復号を行う
最尤復号２１３回路と、記録符号への符号化及び復号
（ＮＲＺ（nonreturn-to-zero）データに復号）を行な
うエンコーダ・デコーダ２０５と、書き込みデータのプ
リコードを行うプリコーダ２１２と、書き込みデータの
書き込み補償を行う書き込み補償２１１と、データのコ
ントロールを行なうハードディスクコントローラ（ＨＤ
Ｃ）２０６と、データのやり取りを行なうインタフェー
ス（Ｉ／Ｆ）２０９と、前記ＨＤＣ２０６およびＩ／Ｆ
２０９等の制御を行なう中央処理ユニット（ＣＰＵ）２
０７と、データおよび処理内容を蓄えるメモリ２０８と
で構成される。この磁気ディスク装置は、上記（Ｉ／
Ｆ）２０９を介して、データの処理を行なうホストコン
ピュータ２１０と接続されている。
て図面を用いて説明する。まず、本発明に係るディジタ
ル情報信号再生回路を用いた記憶装置を含む情報処理シ
ステムの一例を図１を用いて説明する。すなわち、この
システムは、磁気ディスク装置に本発明を適応した場合
を示す。磁気ディスク装置は、磁気ディスクへの信号の
読み書きを行なうヘッド２０１と、信号の増幅を行なう
読み出し書き込み（Ｒ／Ｗ）アンプ２０２と、ノイズの
除去および波形整形を行うプリイコライザ２０３と、本
発明に係るディジタル情報信号再生回路２０４を含み、
ディジタル情報信号再生回路２０４の出力７のデータを
最尤（ＭＬ：Maximum Likelihood）データに復号を行う
最尤復号２１３回路と、記録符号への符号化及び復号
（ＮＲＺ（nonreturn-to-zero）データに復号）を行な
うエンコーダ・デコーダ２０５と、書き込みデータのプ
リコードを行うプリコーダ２１２と、書き込みデータの
書き込み補償を行う書き込み補償２１１と、データのコ
ントロールを行なうハードディスクコントローラ（ＨＤ
Ｃ）２０６と、データのやり取りを行なうインタフェー
ス（Ｉ／Ｆ）２０９と、前記ＨＤＣ２０６およびＩ／Ｆ
２０９等の制御を行なう中央処理ユニット（ＣＰＵ）２
０７と、データおよび処理内容を蓄えるメモリ２０８と
で構成される。この磁気ディスク装置は、上記（Ｉ／
Ｆ）２０９を介して、データの処理を行なうホストコン
ピュータ２１０と接続されている。
【００２８】この磁気ディスク装置における記憶データ
の再生動作、すなわち、ディジタル情報信号の再生動作
は次のように行われる。すなわち、ヘッド２０１により
磁気ディスクから読み出されたアナログ形態の読み出し
信号は、アンプ２０２により増幅された後、プリイコラ
イザ２０３においてノイズ等が除去されて波形整形さ
れ、アナログ形態の部分応答（ＰＲ）再生データ６とし
てディジタル情報信号再生回路２０４に入力される。デ
ィジタル情報信号再生回路２０４において、位相同期回
路（ＰＬＬ回路）から得られる同期クロック信号に基づ
いて波形等化してディジタル形態のディジタル情報信号
（ディジタルデータ）７に変換し、この波形等化された
ディジタル情報信号７に対して最尤（ＭＬ）復号回路２
１３により最尤（ＭＬ）データに復号処理し、さらにデ
コーダ２０５によりＮＲＺデータに復号処理し、（ＨＤ
Ｃ）２０６及び（Ｉ／Ｆ）２０９を通して、データバス
を介してホストコンピュータ２１０へ送信される。
の再生動作、すなわち、ディジタル情報信号の再生動作
は次のように行われる。すなわち、ヘッド２０１により
磁気ディスクから読み出されたアナログ形態の読み出し
信号は、アンプ２０２により増幅された後、プリイコラ
イザ２０３においてノイズ等が除去されて波形整形さ
れ、アナログ形態の部分応答（ＰＲ）再生データ６とし
てディジタル情報信号再生回路２０４に入力される。デ
ィジタル情報信号再生回路２０４において、位相同期回
路（ＰＬＬ回路）から得られる同期クロック信号に基づ
いて波形等化してディジタル形態のディジタル情報信号
（ディジタルデータ）７に変換し、この波形等化された
ディジタル情報信号７に対して最尤（ＭＬ）復号回路２
１３により最尤（ＭＬ）データに復号処理し、さらにデ
コーダ２０５によりＮＲＺデータに復号処理し、（ＨＤ
Ｃ）２０６及び（Ｉ／Ｆ）２０９を通して、データバス
を介してホストコンピュータ２１０へ送信される。
【００２９】次に、磁気ディスク装置のデータフォーマ
ットを図２を用いて説明する。磁気ディスク装置では、
磁気記憶媒体（磁気ディスク）上に同心円のトラックを
形成し、１つのトラックは複数のセクタで構成される。
各セクタは大きく２つの領域から構成される。１つはセ
クタ番号等を記憶しておくＩＤフィールドであり、もう
１つはデータを格納しておくＤＡＴＡフィールドであ
る。さらに、ＩＤフィールド、ＤＡＴＡフィールド、と
もにそれぞれ先頭部にはＳＹＮＣデータが設けられてい
る。ＳＹＮＣデータはデータを読みだす際に、受信側の
タイミングクロック信号を読み出してデータに同期させ
るための同期信号領域であり、このＳＹＮＣデータを読
み出している間に、受信側はタイミングクロック信号の
同期を完了させる必要がある。通常、このＳＹＮＣデー
タは、１セクタ当たり、２０バイト程度以上必要として
いるが、本発明によれば、高々１２バイトで済み、その
分だけ磁気ディスク上でユーザデータＵＳＥＲ ＤＡＴ
Ａの記憶容量が多くとれ、フォーマット効率（アンフォ
ーマット容量に対するフォーマット容量の比率）が良く
なる。
ットを図２を用いて説明する。磁気ディスク装置では、
磁気記憶媒体（磁気ディスク）上に同心円のトラックを
形成し、１つのトラックは複数のセクタで構成される。
各セクタは大きく２つの領域から構成される。１つはセ
クタ番号等を記憶しておくＩＤフィールドであり、もう
１つはデータを格納しておくＤＡＴＡフィールドであ
る。さらに、ＩＤフィールド、ＤＡＴＡフィールド、と
もにそれぞれ先頭部にはＳＹＮＣデータが設けられてい
る。ＳＹＮＣデータはデータを読みだす際に、受信側の
タイミングクロック信号を読み出してデータに同期させ
るための同期信号領域であり、このＳＹＮＣデータを読
み出している間に、受信側はタイミングクロック信号の
同期を完了させる必要がある。通常、このＳＹＮＣデー
タは、１セクタ当たり、２０バイト程度以上必要として
いるが、本発明によれば、高々１２バイトで済み、その
分だけ磁気ディスク上でユーザデータＵＳＥＲ ＤＡＴ
Ａの記憶容量が多くとれ、フォーマット効率（アンフォ
ーマット容量に対するフォーマット容量の比率）が良く
なる。
【００３０】次に、図１のディジタル情報信号再生回路
２０４を具体的に詳述する。図３ないし図５は、ディジ
タル情報信号再生回路２０４のそれぞれ異なるタイプの
実施の形態を示す。
２０４を具体的に詳述する。図３ないし図５は、ディジ
タル情報信号再生回路２０４のそれぞれ異なるタイプの
実施の形態を示す。
【００３１】まず、第１の実施の形態について、図３を
用いて説明する。４は、トランスバーサルフィルタで、
図１のプリイコライザ（アナログフィルタ）２０３から
出力される部分応答のアナログ信号６に対して同期クロ
ック信号８に基づいて波形等化するものである。５はＡ
ＤＣ（アナログ−ディジタル変換回路）で、トランスバ
ーサルフィルタ４から得られる波形等化されたアナログ
信号を同期クロック信号８に基づいてサンプリングして
ディジタル情報信号に変換するものである。
用いて説明する。４は、トランスバーサルフィルタで、
図１のプリイコライザ（アナログフィルタ）２０３から
出力される部分応答のアナログ信号６に対して同期クロ
ック信号８に基づいて波形等化するものである。５はＡ
ＤＣ（アナログ−ディジタル変換回路）で、トランスバ
ーサルフィルタ４から得られる波形等化されたアナログ
信号を同期クロック信号８に基づいてサンプリングして
ディジタル情報信号に変換するものである。
【００３２】次に、図３における、中心的な構成であ
る、ディジタル情報信号再生用ＰＬＬ回路であるクロッ
ク制御回路について説明する。このクロック制御回路の
特徴は、タイミング抽出開始時（初期状態）の位相差検
出を行うアナログ位相差検出回路１と、タイミング抽出
時の位相差検出を行うディジタル位相差検出回路３と、
前記アナログ位相差検出回路１の出力信号１８およびデ
ィジタル位相差検出回路３の出力信号３２から同期クロ
ック８を生成する同期クロック生成回路２とにより、Ｈ
ＤＣ２０６からの起動信号に基づいて上記アナログ位相
差検出回路１から得られるアナログ位相差信号（アナロ
グタイミング信号）１８を同期クロック生成回路２へフ
ィードバックする第１の位相同期ループ（アナログＰＬ
Ｌ回路）と、上記ディジタル位相差検出回路３から得ら
れるディジタル位相差信号（ディジタルタイミング信
号）３２を同期クロック生成回路２へフィードバックす
る第２の位相同期ループ（ディジタルＰＬＬ回路）とで
構成されている点である。そして、これら２つの位相同
期ループ、すなわち、アナログＰＬＬ回路とディジタル
ＰＬＬ回路との動作を切り替える切り替えタイミング信
号（指示信号）４４を生成するタイミング制御回路４３
が設けられている。このタイミング制御回路４３のタイ
ミング信号は、例えば図示しないレジスタでバイト単位
で所望の値に設定できるように構成されている。
る、ディジタル情報信号再生用ＰＬＬ回路であるクロッ
ク制御回路について説明する。このクロック制御回路の
特徴は、タイミング抽出開始時（初期状態）の位相差検
出を行うアナログ位相差検出回路１と、タイミング抽出
時の位相差検出を行うディジタル位相差検出回路３と、
前記アナログ位相差検出回路１の出力信号１８およびデ
ィジタル位相差検出回路３の出力信号３２から同期クロ
ック８を生成する同期クロック生成回路２とにより、Ｈ
ＤＣ２０６からの起動信号に基づいて上記アナログ位相
差検出回路１から得られるアナログ位相差信号（アナロ
グタイミング信号）１８を同期クロック生成回路２へフ
ィードバックする第１の位相同期ループ（アナログＰＬ
Ｌ回路）と、上記ディジタル位相差検出回路３から得ら
れるディジタル位相差信号（ディジタルタイミング信
号）３２を同期クロック生成回路２へフィードバックす
る第２の位相同期ループ（ディジタルＰＬＬ回路）とで
構成されている点である。そして、これら２つの位相同
期ループ、すなわち、アナログＰＬＬ回路とディジタル
ＰＬＬ回路との動作を切り替える切り替えタイミング信
号（指示信号）４４を生成するタイミング制御回路４３
が設けられている。このタイミング制御回路４３のタイ
ミング信号は、例えば図示しないレジスタでバイト単位
で所望の値に設定できるように構成されている。
【００３３】図４及び図５は、それぞれ、図１のディジ
タル情報信号再生回路２０４の第２の実施の形態及び第
３の実施の形態を示すものである。図４の実施の形態
は、図３の実施の形態と、入力アナログ信号６を、まず
（ＡＤＣ）５によりアナログ−ディジタル変換し、次い
でディジタルフィルタ４２によりノイズ除去するように
した点で相違するがその他では全く同様である。また、
図５の実施の形態は、図３の実施の形態と、トランスバ
ーサルフィルタ４の出力１２１を、アナログ位相検出回
路１に入力するようにした点で相違するがその他は全く
同様である。
タル情報信号再生回路２０４の第２の実施の形態及び第
３の実施の形態を示すものである。図４の実施の形態
は、図３の実施の形態と、入力アナログ信号６を、まず
（ＡＤＣ）５によりアナログ−ディジタル変換し、次い
でディジタルフィルタ４２によりノイズ除去するように
した点で相違するがその他では全く同様である。また、
図５の実施の形態は、図３の実施の形態と、トランスバ
ーサルフィルタ４の出力１２１を、アナログ位相検出回
路１に入力するようにした点で相違するがその他は全く
同様である。
【００３４】図４に示す第２の実施の形態において、図
３に示す第１の実施の形態と相違する点は、磁気ディス
ク等の記憶媒体からヘッド２０１によって読み出され、
Ｒアンプ２０２で増幅され、プリイコライザ２０３で高
周波ノイズ成分が除去された部分応答ＰＲの再生データ
のアナログ信号６をＡＤＣ５に入力してＡＤＣ５におい
てディジタル情報信号１５１に変換し、この変換された
ディジタル情報信号１５１をトランスバーサルフィルタ
であるディジタルフィルタ（ディジタルイコライザ）４
２で波形等化して、波形等化されたディジタル情報信号
７を出力することにある。ＰＬＬ回路（クロック制御回
路）については、図３に示す第１の実施の形態と同様で
ある。
３に示す第１の実施の形態と相違する点は、磁気ディス
ク等の記憶媒体からヘッド２０１によって読み出され、
Ｒアンプ２０２で増幅され、プリイコライザ２０３で高
周波ノイズ成分が除去された部分応答ＰＲの再生データ
のアナログ信号６をＡＤＣ５に入力してＡＤＣ５におい
てディジタル情報信号１５１に変換し、この変換された
ディジタル情報信号１５１をトランスバーサルフィルタ
であるディジタルフィルタ（ディジタルイコライザ）４
２で波形等化して、波形等化されたディジタル情報信号
７を出力することにある。ＰＬＬ回路（クロック制御回
路）については、図３に示す第１の実施の形態と同様で
ある。
【００３５】この第２の実施の形態においても、初期状
態においてアナログ位相差検出回路１から検出されるア
ナログ位相差位相差出力１８を同期クロック生成回路２
に入力してフィードバック制御を行う第１の位相同期ル
ープでは、アナログ信号に対する位相同期処理であるた
めループ内のクロック遅延が少なく位相余裕が十分に取
れるため、位相同期ループの利得を上げる（同期クロッ
ク生成回路２へのゲインを上げる）ことができ、キャプ
チャレンジを確保しつつ高速の引き込みが可能となる。
すなわち、第１の位相同期ループでは、遅延要因である
ＡＤＣ５およびディジタル位相差検出回路３を用いずに
位相同期をとることができるので、ループ内のクロック
遅延が少なく位相余裕を十分に取ることができ、その結
果位相同期ループの利得を上げることができ、キャプチ
ャレンジを確保しつつ高速の引き込みを実現することが
できる。さらに初期の位相同期が完了した後、ディジタ
ル位相差検出回路３から検出されるディジタル位相差位
相差出力３２を同期クロック生成回路２に入力してフィ
ードバック制御を行う第２の位相同期ループに切り替え
ることで、精度の良い同期状態を維持することができ
る。
態においてアナログ位相差検出回路１から検出されるア
ナログ位相差位相差出力１８を同期クロック生成回路２
に入力してフィードバック制御を行う第１の位相同期ル
ープでは、アナログ信号に対する位相同期処理であるた
めループ内のクロック遅延が少なく位相余裕が十分に取
れるため、位相同期ループの利得を上げる（同期クロッ
ク生成回路２へのゲインを上げる）ことができ、キャプ
チャレンジを確保しつつ高速の引き込みが可能となる。
すなわち、第１の位相同期ループでは、遅延要因である
ＡＤＣ５およびディジタル位相差検出回路３を用いずに
位相同期をとることができるので、ループ内のクロック
遅延が少なく位相余裕を十分に取ることができ、その結
果位相同期ループの利得を上げることができ、キャプチ
ャレンジを確保しつつ高速の引き込みを実現することが
できる。さらに初期の位相同期が完了した後、ディジタ
ル位相差検出回路３から検出されるディジタル位相差位
相差出力３２を同期クロック生成回路２に入力してフィ
ードバック制御を行う第２の位相同期ループに切り替え
ることで、精度の良い同期状態を維持することができ
る。
【００３６】次に、図３のディジタル情報信号再生回路
２０４の第３の実施の形態について、図５を用いて説明
する。図５の第３の実施の形態は、第１の実施の形態と
同様、磁気ディスク媒体等の記憶媒体からヘッド２０１
によって読みだされ、Ｒ（Read）アンプ２０２によって
増幅されてプリイコライザ（アナログフィルタ）２０３
において高周波成分のノイズが除去された部分応答（Ｐ
Ｒ）の再生データの連続するアナログ信号（アナログデ
ータ）を、ディジタル情報信号再生回路２０４において
クロック制御回路（ＰＬＬ回路）から得られる同期クロ
ック信号８に基づいて波形等化してディジタル情報信号
（ディジタルデータ）に変換し、この波形等化ディジタ
ル情報信号に対して最尤（ＭＬ：Maximum Likelihood）
復号２１３により最尤（ＭＬ）データに復号処理し、更
にデコーダ２０５によりＮＲＺ（nonreturn-to-zero）
データに復号処理するものである。
２０４の第３の実施の形態について、図５を用いて説明
する。図５の第３の実施の形態は、第１の実施の形態と
同様、磁気ディスク媒体等の記憶媒体からヘッド２０１
によって読みだされ、Ｒ（Read）アンプ２０２によって
増幅されてプリイコライザ（アナログフィルタ）２０３
において高周波成分のノイズが除去された部分応答（Ｐ
Ｒ）の再生データの連続するアナログ信号（アナログデ
ータ）を、ディジタル情報信号再生回路２０４において
クロック制御回路（ＰＬＬ回路）から得られる同期クロ
ック信号８に基づいて波形等化してディジタル情報信号
（ディジタルデータ）に変換し、この波形等化ディジタ
ル情報信号に対して最尤（ＭＬ：Maximum Likelihood）
復号２１３により最尤（ＭＬ）データに復号処理し、更
にデコーダ２０５によりＮＲＺ（nonreturn-to-zero）
データに復号処理するものである。
【００３７】図５のディジタル情報信号再生回路２０４
は、クロック制御回路と、クロック制御回路の同期クロ
ック生成回路２で生成した同期クロック信号８で動作
し、波形等化を行なうトランスバーサルフィルタ４と、
このトランスバーサルフィルタ４で波形等化されたアナ
ログ信号をディジタル情報信号７に変換する（ＡＤＣ）
５とで構成される。そしてクロック制御回路は、タイミ
ング抽出開始時の位相差検出を行うアナログ位相差検出
回路１と、そしてタイミング抽出時の位相差検出を行う
ディジタル位相差検出回路３と、前記アナログ位相差検
出回路１の出力信号１８およびディジタル位相差検出回
路３の出力信号３２から同期クロック信号８を生成する
同期クロック生成回路２とで構成される。上記アナログ
位相差検出回路１から得られるアナログ位相差信号（ア
ナログタイミング信号）１８を同期クロック生成回路２
へフィードバックする第１の位相同期ループと上記ディ
ジタル位相差検出回路３から得られるディジタル位相差
信号（ディジタルタイミング信号）３２を同期クロック
生成回路２へフィードバックする第２の位相同期ループ
は、ＨＤＣ２０６からの起動信号に基づいて、切り替え
（指示する）タイミング信号（指示信号）４４を生成す
るタイミング制御回路４３の切替指示により切り替えら
れる。このタイミング制御回路４３における切り替え指
示タイミングは、例えばレジスタでバイト単位で所望の
値に設定できるように構成されている。
は、クロック制御回路と、クロック制御回路の同期クロ
ック生成回路２で生成した同期クロック信号８で動作
し、波形等化を行なうトランスバーサルフィルタ４と、
このトランスバーサルフィルタ４で波形等化されたアナ
ログ信号をディジタル情報信号７に変換する（ＡＤＣ）
５とで構成される。そしてクロック制御回路は、タイミ
ング抽出開始時の位相差検出を行うアナログ位相差検出
回路１と、そしてタイミング抽出時の位相差検出を行う
ディジタル位相差検出回路３と、前記アナログ位相差検
出回路１の出力信号１８およびディジタル位相差検出回
路３の出力信号３２から同期クロック信号８を生成する
同期クロック生成回路２とで構成される。上記アナログ
位相差検出回路１から得られるアナログ位相差信号（ア
ナログタイミング信号）１８を同期クロック生成回路２
へフィードバックする第１の位相同期ループと上記ディ
ジタル位相差検出回路３から得られるディジタル位相差
信号（ディジタルタイミング信号）３２を同期クロック
生成回路２へフィードバックする第２の位相同期ループ
は、ＨＤＣ２０６からの起動信号に基づいて、切り替え
（指示する）タイミング信号（指示信号）４４を生成す
るタイミング制御回路４３の切替指示により切り替えら
れる。このタイミング制御回路４３における切り替え指
示タイミングは、例えばレジスタでバイト単位で所望の
値に設定できるように構成されている。
【００３８】図６ないし図１３は、図３ないし図５に示
すディジタル情報信号再生回路を構成する各ブロックの
具体例を示すものである。図６ないし図８は、図３ない
し図５のアナログ位相検出回路１のそれぞれ異なる具体
例を、図９は、図３ないし図５の同期クロック生成回路
２の具体例を、図１０は、図３ないし図５のディジタル
位相検出回路３の具体例を、図１１は、図３ないし図５
のアナログ−ディジタル変換回路５の具体例を、図１２
は、図３及び図５のトランスバーサルフィルタ４の具体
例を、図１３は、図４のディジタルフィルタ４２の具体
例を、それぞれ示す。以下、各回路につき説明する。
すディジタル情報信号再生回路を構成する各ブロックの
具体例を示すものである。図６ないし図８は、図３ない
し図５のアナログ位相検出回路１のそれぞれ異なる具体
例を、図９は、図３ないし図５の同期クロック生成回路
２の具体例を、図１０は、図３ないし図５のディジタル
位相検出回路３の具体例を、図１１は、図３ないし図５
のアナログ−ディジタル変換回路５の具体例を、図１２
は、図３及び図５のトランスバーサルフィルタ４の具体
例を、図１３は、図４のディジタルフィルタ４２の具体
例を、それぞれ示す。以下、各回路につき説明する。
【００３９】図６は、アナログ位相差検出回路１の第１
の実施例を示した図である。アナログ位相差検出回路１
の第１の実施例は、例えばＰＲ方式としてＰＲクラス４
を用い、同期パターンに［＋１，＋１，−１，−１］の
連続パターンを用いた場合の例であり、２つのトラック
＆ホールド回路で構成する３個のアナログ遅延素子１
１、１２、１３と、コンパレータ（ＣＭＰ）１７と、２
つのアナログ掛算機（ＭＵＬ）１４、１５と、アナログ
加算機（ＳＵＭ）１６とで構成する。そして、磁気ディ
スク等から読みだされた再生データのアナログ信号６
は、上記同期クロック信号８からの２つのサンプリング
クロックｃｌｋ１、ｃｌｋ２で動作する第１のアナログ
遅延素子１１で、サンプリングアナログデータとして取
り込まれる。上記コンパレータ（ＣＭＰ）１７は、取り
込まれたデータをリファレンス電圧Ｖ０と比較し、リフ
ァレンス電圧Ｖ０との大小で［＋１，−１］の２値の期
待値を判定し、極性出力として出力する。第１のアナロ
グ遅延素子１１の出力（サンプリングアナログデータ）
は上記第２のアナログ遅延素子１２にも入力され、第２
のアナログ遅延素子１２により遅延データを生成する。
また上記コンパレータ（ＣＭＰ）１７の極性出力は上記
第３のアナログ遅延素子１３にも入力し、第３のアナロ
グ遅延素子１３により遅延極性出力を生成する。上記ア
ナログ掛算機（ＭＵＬ）１４は、第２のアナログ遅延素
子１２により生成される遅延データとコンパレータ（Ｃ
ＭＰ）１７の極性出力との積算演算を行う。上記アナロ
グ掛算機（ＭＵＬ）１５も、第１のアナログ遅延素子１
１から出力されるサンプリングアナログデータと第３の
アナログ遅延素子１３から生成される遅延極性出力との
積算演算を行う。アナログ加算機（ＳＵＭ）１６は、上
記アナログ掛算機（ＭＵＬ）１４および１５から得られ
るデータの加算演算を行う。すなわち、アナログ掛算機
（ＭＵＬ）１４および１５並びにアナログ加算機（ＳＵ
Ｍ）１６は、これらのデータ及び極性出力を用いて積和
演算を行い、上記サンプリングクロックｃｌｋ１、ｃｌ
ｋ２とアナログ信号６との位相差に応じた位相差検出信
号ａ１８を出力する。またこの時、上記コンパレータ
（ＣＭＰ）１７の期待値生成において、同期パターンの
周期性を用いたヒステリシスを持たせ、ノイズ等の影響
を受けにくくするのもよい。
の実施例を示した図である。アナログ位相差検出回路１
の第１の実施例は、例えばＰＲ方式としてＰＲクラス４
を用い、同期パターンに［＋１，＋１，−１，−１］の
連続パターンを用いた場合の例であり、２つのトラック
＆ホールド回路で構成する３個のアナログ遅延素子１
１、１２、１３と、コンパレータ（ＣＭＰ）１７と、２
つのアナログ掛算機（ＭＵＬ）１４、１５と、アナログ
加算機（ＳＵＭ）１６とで構成する。そして、磁気ディ
スク等から読みだされた再生データのアナログ信号６
は、上記同期クロック信号８からの２つのサンプリング
クロックｃｌｋ１、ｃｌｋ２で動作する第１のアナログ
遅延素子１１で、サンプリングアナログデータとして取
り込まれる。上記コンパレータ（ＣＭＰ）１７は、取り
込まれたデータをリファレンス電圧Ｖ０と比較し、リフ
ァレンス電圧Ｖ０との大小で［＋１，−１］の２値の期
待値を判定し、極性出力として出力する。第１のアナロ
グ遅延素子１１の出力（サンプリングアナログデータ）
は上記第２のアナログ遅延素子１２にも入力され、第２
のアナログ遅延素子１２により遅延データを生成する。
また上記コンパレータ（ＣＭＰ）１７の極性出力は上記
第３のアナログ遅延素子１３にも入力し、第３のアナロ
グ遅延素子１３により遅延極性出力を生成する。上記ア
ナログ掛算機（ＭＵＬ）１４は、第２のアナログ遅延素
子１２により生成される遅延データとコンパレータ（Ｃ
ＭＰ）１７の極性出力との積算演算を行う。上記アナロ
グ掛算機（ＭＵＬ）１５も、第１のアナログ遅延素子１
１から出力されるサンプリングアナログデータと第３の
アナログ遅延素子１３から生成される遅延極性出力との
積算演算を行う。アナログ加算機（ＳＵＭ）１６は、上
記アナログ掛算機（ＭＵＬ）１４および１５から得られ
るデータの加算演算を行う。すなわち、アナログ掛算機
（ＭＵＬ）１４および１５並びにアナログ加算機（ＳＵ
Ｍ）１６は、これらのデータ及び極性出力を用いて積和
演算を行い、上記サンプリングクロックｃｌｋ１、ｃｌ
ｋ２とアナログ信号６との位相差に応じた位相差検出信
号ａ１８を出力する。またこの時、上記コンパレータ
（ＣＭＰ）１７の期待値生成において、同期パターンの
周期性を用いたヒステリシスを持たせ、ノイズ等の影響
を受けにくくするのもよい。
【００４０】図７は、上記アナログ位相差検出回路１の
第２の実施例を示した図である。第２の実施例は、第１
の実施例と同様、２つのトラック＆ホールド回路で構成
する３個のアナログ遅延素子１１、１２、１３と、２つ
のアナログ掛算機（ＭＵＬ）１４、１５と、アナログ加
算機（ＳＵＭ）１６と、さらにパターン認識回路２１
と、シーケンス制御回路（シーケンサ）２２とで構成す
る。そして、磁気ディスク等から読みだされた再生デー
タのアナログ信号６は、上記同期クロック信号８から生
成する２つのサンプリングクロックｃｌｋ１、ｃｌｋ２
で動作する第１のアナログ遅延素子１１でサンプリング
アナログデータとして取り込まれる。上記パターン認識
２１おいて、取り込まれた複数のデータによって［＋
１，−１］のパターン検出が行われる。上記シーケンス
制御２２は、パターン認識２１で検出されたパターンか
ら、同期パターンの周期性を用いたシーケンスで極性信
号を出力する。第１のアナログ遅延素子１１の出力（サ
ンプリングアナログデータ）は上記第２のアナログ遅延
素子１２にも入力され、第２のアナログ遅延素子１２に
より遅延データを生成する。また上記シーケンス制御２
２の極性出力は上記第３のアナログ遅延素子１３に入力
され、第３のアナログ遅延素子１３により遅延極性出力
を生成する。上記アナログ掛け算機（ＭＵＬ）１４は、
第２のアナログ遅延素子１２により生成される遅延デー
タとシーケンス制御２２から得られる極性出力との積算
演算を行う。上記アナログ掛算機（ＭＵＬ）１５は、第
１のアナログ遅延素子１１から出力されるサンプリング
アナログデータと第３のアナログ遅延素子１３により生
成される遅延極性との積算演算を行う。アナログ加算機
（ＳＵＭ）１６は、上記アナログ掛算機（ＭＵＬ）１４
および１５の各々から出力されるデータの加算演算を行
う。すなわち、アナログ掛算機（ＭＵＬ）１４および１
５並びにアナログ加算機（ＳＵＭ）１６は、これらのデ
ータ及び極性出力を用いて積和演算を行い、上記サンプ
リングクロックｃｌｋ１及びｃｌｋ２とアナログ信号６
との位相差に応じた位相差検出信号ａ１８を出力する。
第２の実施例を示した図である。第２の実施例は、第１
の実施例と同様、２つのトラック＆ホールド回路で構成
する３個のアナログ遅延素子１１、１２、１３と、２つ
のアナログ掛算機（ＭＵＬ）１４、１５と、アナログ加
算機（ＳＵＭ）１６と、さらにパターン認識回路２１
と、シーケンス制御回路（シーケンサ）２２とで構成す
る。そして、磁気ディスク等から読みだされた再生デー
タのアナログ信号６は、上記同期クロック信号８から生
成する２つのサンプリングクロックｃｌｋ１、ｃｌｋ２
で動作する第１のアナログ遅延素子１１でサンプリング
アナログデータとして取り込まれる。上記パターン認識
２１おいて、取り込まれた複数のデータによって［＋
１，−１］のパターン検出が行われる。上記シーケンス
制御２２は、パターン認識２１で検出されたパターンか
ら、同期パターンの周期性を用いたシーケンスで極性信
号を出力する。第１のアナログ遅延素子１１の出力（サ
ンプリングアナログデータ）は上記第２のアナログ遅延
素子１２にも入力され、第２のアナログ遅延素子１２に
より遅延データを生成する。また上記シーケンス制御２
２の極性出力は上記第３のアナログ遅延素子１３に入力
され、第３のアナログ遅延素子１３により遅延極性出力
を生成する。上記アナログ掛け算機（ＭＵＬ）１４は、
第２のアナログ遅延素子１２により生成される遅延デー
タとシーケンス制御２２から得られる極性出力との積算
演算を行う。上記アナログ掛算機（ＭＵＬ）１５は、第
１のアナログ遅延素子１１から出力されるサンプリング
アナログデータと第３のアナログ遅延素子１３により生
成される遅延極性との積算演算を行う。アナログ加算機
（ＳＵＭ）１６は、上記アナログ掛算機（ＭＵＬ）１４
および１５の各々から出力されるデータの加算演算を行
う。すなわち、アナログ掛算機（ＭＵＬ）１４および１
５並びにアナログ加算機（ＳＵＭ）１６は、これらのデ
ータ及び極性出力を用いて積和演算を行い、上記サンプ
リングクロックｃｌｋ１及びｃｌｋ２とアナログ信号６
との位相差に応じた位相差検出信号ａ１８を出力する。
【００４１】図８は、上記アナログ位相差検出回路１の
第３の実施例を示した図である。第３の実施例は、２つ
のトラック＆ホールド回路で構成する２個のアナログ遅
延素子１１、１２と、２つのコンパレータ（ＣＭＰ）２
３、２４と、論理ゲート２５と、アナログスイッチ（Ｓ
Ｗ）２７と、アナログ減算器（ＳＵＭ）２６とで構成さ
れる。そして、磁気ディスク等から読みだされた再生デ
ータのアナログ信号６は、上記同期クロック８から生成
する２つのサンプリングクロックｃｌｋ１、ｃｌｋ２で
動作する第１のアナログ遅延素子１１でサンプリングア
ナログデータとして取り込まれる。上記コンパレータ
（ＣＭＰ）２３は、第１のアナログ遅延素子１１から取
り込まれたデータをリファレンス電圧Ｖ０と比較し、リ
ファレンス電圧Ｖ０との大小で［＋１，−１］の２値の
期待値を判定し、極性出力として出力する。上記第２の
アナログ遅延素子１２は上記第１のアナログ遅延素子１
１の出力を入力し、遅延データを生成する。上記コンパ
レータＣＭＰ２４は、第２のアナログ遅延素子１２から
生成された遅延データをリファレンス電圧Ｖ０と比較
し、リファレンス電圧Ｖ０との大小で［＋１，−１］の
２値の期待値を判定し、遅延極性出力として出力する。
上記アナログ減算器（ＳＵＭ）２６は、第２のアナログ
遅延素子１２から生成された遅延データと上記第１のア
ナログ遅延素子１１から出力されるデータとの２つのデ
ータを減算して出力する。また上記論理ゲート２５は、
コンパレータ（ＣＭＰ）２３および２４の各々から出力
される２つの極性信号から上記アナログスイッチ（Ｓ
Ｗ）２７を制御する制御信号を生成し出力する。上記ア
ナログスイッチ（ＳＷ）２７は、上記アナログ減算器
（ＳＵＭ）２６の出力を論理ゲート２５から生成される
制御信号に基づいて制御して位相差検出信号ａ１８とし
て出力する。上記論理ゲート２５は、ＡＮＤ論理の時は
４サンプルに１回、ＥＮＯＲ論理の時は、２サンプルに
１回上記位相差検出信号ａ１８を出力する。これによ
り、回路を簡略化したアナログ位相差検出回路を構成す
ることができる。またこの時、上記コンパレータ（ＣＭ
Ｐ）２３および２４の期待値生成において、同期パター
ンの周期性を用いたヒステリシスを持たせ、ノイズ等の
影響を受けにくくするのもよい。
第３の実施例を示した図である。第３の実施例は、２つ
のトラック＆ホールド回路で構成する２個のアナログ遅
延素子１１、１２と、２つのコンパレータ（ＣＭＰ）２
３、２４と、論理ゲート２５と、アナログスイッチ（Ｓ
Ｗ）２７と、アナログ減算器（ＳＵＭ）２６とで構成さ
れる。そして、磁気ディスク等から読みだされた再生デ
ータのアナログ信号６は、上記同期クロック８から生成
する２つのサンプリングクロックｃｌｋ１、ｃｌｋ２で
動作する第１のアナログ遅延素子１１でサンプリングア
ナログデータとして取り込まれる。上記コンパレータ
（ＣＭＰ）２３は、第１のアナログ遅延素子１１から取
り込まれたデータをリファレンス電圧Ｖ０と比較し、リ
ファレンス電圧Ｖ０との大小で［＋１，−１］の２値の
期待値を判定し、極性出力として出力する。上記第２の
アナログ遅延素子１２は上記第１のアナログ遅延素子１
１の出力を入力し、遅延データを生成する。上記コンパ
レータＣＭＰ２４は、第２のアナログ遅延素子１２から
生成された遅延データをリファレンス電圧Ｖ０と比較
し、リファレンス電圧Ｖ０との大小で［＋１，−１］の
２値の期待値を判定し、遅延極性出力として出力する。
上記アナログ減算器（ＳＵＭ）２６は、第２のアナログ
遅延素子１２から生成された遅延データと上記第１のア
ナログ遅延素子１１から出力されるデータとの２つのデ
ータを減算して出力する。また上記論理ゲート２５は、
コンパレータ（ＣＭＰ）２３および２４の各々から出力
される２つの極性信号から上記アナログスイッチ（Ｓ
Ｗ）２７を制御する制御信号を生成し出力する。上記ア
ナログスイッチ（ＳＷ）２７は、上記アナログ減算器
（ＳＵＭ）２６の出力を論理ゲート２５から生成される
制御信号に基づいて制御して位相差検出信号ａ１８とし
て出力する。上記論理ゲート２５は、ＡＮＤ論理の時は
４サンプルに１回、ＥＮＯＲ論理の時は、２サンプルに
１回上記位相差検出信号ａ１８を出力する。これによ
り、回路を簡略化したアナログ位相差検出回路を構成す
ることができる。またこの時、上記コンパレータ（ＣＭ
Ｐ）２３および２４の期待値生成において、同期パター
ンの周期性を用いたヒステリシスを持たせ、ノイズ等の
影響を受けにくくするのもよい。
【００４２】次に図３〜図５に示す同期クロック生成回
路２の具体的構成について図９を用いて説明する。同期
クロック生成回路２は、アナログ位相差検出回路１から
検出されるアナログ位相差検出信号ａ１８を電流出力に
変換するチャージポンプ２８と、ディジタル位相差検出
回路３から検出されるディジタル位相差検出信号ｄ３２
を電流に変換する電流出力ディジタル−アナログ変換器
（ＤＡＣ）３１と、電流を電圧に変換するループフィル
タ２９と、ループフィルタ２９から入力される入力電圧
に応じた周波数の同期クロック信号８を出力をする（Ｖ
ＣＯ）３０とで構成される。なお、（ＶＣＯ）３０にお
いて、同期クロック信号８に基づいてサンプリングクロ
ックｃｌｋ１及びサンプリングクロックｃｌｋ２を作成
しても良い。また（ＶＣＯ）３０から出力される同期ク
ロック信号８に基づいて、トランスバーサルフィルタ４
においてサンプリングクロックｃｌｋ１およびサンプリ
ングクロックｃｌｋ２を作成し、アナログ位相差検出回
路１およびディジタル位相差検出回路３においてサンプ
リングクロックｃｌｋ１およびサンプリングクロックｃ
ｌｋ２を作成してもよい。
路２の具体的構成について図９を用いて説明する。同期
クロック生成回路２は、アナログ位相差検出回路１から
検出されるアナログ位相差検出信号ａ１８を電流出力に
変換するチャージポンプ２８と、ディジタル位相差検出
回路３から検出されるディジタル位相差検出信号ｄ３２
を電流に変換する電流出力ディジタル−アナログ変換器
（ＤＡＣ）３１と、電流を電圧に変換するループフィル
タ２９と、ループフィルタ２９から入力される入力電圧
に応じた周波数の同期クロック信号８を出力をする（Ｖ
ＣＯ）３０とで構成される。なお、（ＶＣＯ）３０にお
いて、同期クロック信号８に基づいてサンプリングクロ
ックｃｌｋ１及びサンプリングクロックｃｌｋ２を作成
しても良い。また（ＶＣＯ）３０から出力される同期ク
ロック信号８に基づいて、トランスバーサルフィルタ４
においてサンプリングクロックｃｌｋ１およびサンプリ
ングクロックｃｌｋ２を作成し、アナログ位相差検出回
路１およびディジタル位相差検出回路３においてサンプ
リングクロックｃｌｋ１およびサンプリングクロックｃ
ｌｋ２を作成してもよい。
【００４３】次に同期クロック生成回路２の動作につい
て説明する。タイミング抽出開始時（初期状態におい
て）は、前記アナログ位相差検出回路１の生成したアナ
ログ位相差検出信号ａ１８が前記チャージポンプ２８に
入力されて電流出力に変換されて出力される。出力され
た電流は、ループフィルタ２９で電圧に変換され、（Ｖ
ＣＯ）３０における同期出力クロック信号８の周波数を
制御する。これにより、全体として第１の位相同期ルー
プを構成し、上記同期クロック信号８を上記アナログ信
号６に同期させることができる。タイミング抽出時は、
上記ディジタル位相検出３の生成する位相差検出信号ｄ
３２が上記電流出力ディジタル−アナログ変換器（ＤＡ
Ｃ）３１に入力されて電流出力に変換されて出力され
る。出力された電流は、ループフィルタ２９で電圧に変
換され、（ＶＣＯ）３０における同期出力クロック信号
８の周波数を制御する。これにより、全体として第２の
位相同期ループを構成し、同期クロック信号８をディジ
タル信号７に同期させることができる。
て説明する。タイミング抽出開始時（初期状態におい
て）は、前記アナログ位相差検出回路１の生成したアナ
ログ位相差検出信号ａ１８が前記チャージポンプ２８に
入力されて電流出力に変換されて出力される。出力され
た電流は、ループフィルタ２９で電圧に変換され、（Ｖ
ＣＯ）３０における同期出力クロック信号８の周波数を
制御する。これにより、全体として第１の位相同期ルー
プを構成し、上記同期クロック信号８を上記アナログ信
号６に同期させることができる。タイミング抽出時は、
上記ディジタル位相検出３の生成する位相差検出信号ｄ
３２が上記電流出力ディジタル−アナログ変換器（ＤＡ
Ｃ）３１に入力されて電流出力に変換されて出力され
る。出力された電流は、ループフィルタ２９で電圧に変
換され、（ＶＣＯ）３０における同期出力クロック信号
８の周波数を制御する。これにより、全体として第２の
位相同期ループを構成し、同期クロック信号８をディジ
タル信号７に同期させることができる。
【００４４】これらの位相同期ループは、第１の位相同
期ループでの初期位相同期が完了した後、制御を第２の
位相同期ループに切り替える。この切り替えは、ループ
フィルタ２９に入力されるチャージポンプ２８の出力と
電流出力ディジタル−アナログ変換器（ＤＡＣ）３１の
出力とにおいて行わればよい。すなわち、チャージポン
プ２８に入力される入力側（アナログ位相差検出回路
１）及び電流出力ディジタル−アナログ変換器（ＤＡ
Ｃ）３１に入力される入力側（ディジタル位相差検出回
路３）、又は、チャージポンプ２８から出力される出力
側及び電流出力ディジタル−アナログ変換器（ＤＡＣ）
３１から出力される出力側において、切り替えればよ
い。
期ループでの初期位相同期が完了した後、制御を第２の
位相同期ループに切り替える。この切り替えは、ループ
フィルタ２９に入力されるチャージポンプ２８の出力と
電流出力ディジタル−アナログ変換器（ＤＡＣ）３１の
出力とにおいて行わればよい。すなわち、チャージポン
プ２８に入力される入力側（アナログ位相差検出回路
１）及び電流出力ディジタル−アナログ変換器（ＤＡ
Ｃ）３１に入力される入力側（ディジタル位相差検出回
路３）、又は、チャージポンプ２８から出力される出力
側及び電流出力ディジタル−アナログ変換器（ＤＡＣ）
３１から出力される出力側において、切り替えればよ
い。
【００４５】従って、第１の位相同期ループではループ
内のクロック遅延が比較的少なく位相余裕が十分に取れ
るため、位相同期ループの利得を上げることができ、キ
ャプチャレンジを確保しつつ高速の引き込みが可能とな
る。さらに、初期の位相同期が完了した後、第２の位相
同期ループに切り替えることで、精度の良い同期状態を
維持することができる。なお、第１の位相同期ループか
ら第２の位相同期ループに切り替える時に位相誤差が生
じた場合は、その位相誤差を補正する機能を追加するの
が好ましい。
内のクロック遅延が比較的少なく位相余裕が十分に取れ
るため、位相同期ループの利得を上げることができ、キ
ャプチャレンジを確保しつつ高速の引き込みが可能とな
る。さらに、初期の位相同期が完了した後、第２の位相
同期ループに切り替えることで、精度の良い同期状態を
維持することができる。なお、第１の位相同期ループか
ら第２の位相同期ループに切り替える時に位相誤差が生
じた場合は、その位相誤差を補正する機能を追加するの
が好ましい。
【００４６】次に、図３〜図５に示すディジタル位相差
検出回路３の具体的構成について図１０を用いて説明す
る。図１０は、ディジタル位相検出回路３の一実施例を
示した図であり、例えばＰＲ方式としてＰＲクラス４を
用い、［＋１，０，−１］の３値等化を行う場合の例で
ある。このディジタル位相検出回路３は、コンパレータ
（ＣＭＰ）１００と、２つの遅延回路（Ｄ）１０２、１
０３と、２つの掛算機（ＭＵＬ）１０４、１０５と、加
算機（ＳＵＭ）１０６とで構成される。その動作は、初
期の位相同期が完了した後タイミング制御回路４３から
の信号に基づいて切り替えられた第２の位相同期ループ
（高精度なランダムデータのタイミング抽出時）におい
て、上記コンパレータ（ＣＭＰ）１００は、ディジタル
信号７から［＋１，０，−１］の３値の期待値を生成
し、２つの遅延回路（Ｄ）１０２と１０３とは、それぞ
れ、ディジタル信号７と３値の期待値とを遅延させて遅
延データを生成し、２つの掛算機（ＭＵＬ）１０４及び
１０５は、遅延回路（Ｄ）１０２から得られる遅延デー
タとコンパレータ（ＣＭＰ）１００から得られる３値の
期待値との積算演算、及び、遅延回路（Ｄ）１０３から
得られる３値の期待値の遅延データと上記ディジタル信
号との積算演算を、それぞれ行い、加算機（ＳＵＭ）１
０６において加算演算を行って位相差検出信号ｄ３２を
出力する。
検出回路３の具体的構成について図１０を用いて説明す
る。図１０は、ディジタル位相検出回路３の一実施例を
示した図であり、例えばＰＲ方式としてＰＲクラス４を
用い、［＋１，０，−１］の３値等化を行う場合の例で
ある。このディジタル位相検出回路３は、コンパレータ
（ＣＭＰ）１００と、２つの遅延回路（Ｄ）１０２、１
０３と、２つの掛算機（ＭＵＬ）１０４、１０５と、加
算機（ＳＵＭ）１０６とで構成される。その動作は、初
期の位相同期が完了した後タイミング制御回路４３から
の信号に基づいて切り替えられた第２の位相同期ループ
（高精度なランダムデータのタイミング抽出時）におい
て、上記コンパレータ（ＣＭＰ）１００は、ディジタル
信号７から［＋１，０，−１］の３値の期待値を生成
し、２つの遅延回路（Ｄ）１０２と１０３とは、それぞ
れ、ディジタル信号７と３値の期待値とを遅延させて遅
延データを生成し、２つの掛算機（ＭＵＬ）１０４及び
１０５は、遅延回路（Ｄ）１０２から得られる遅延デー
タとコンパレータ（ＣＭＰ）１００から得られる３値の
期待値との積算演算、及び、遅延回路（Ｄ）１０３から
得られる３値の期待値の遅延データと上記ディジタル信
号との積算演算を、それぞれ行い、加算機（ＳＵＭ）１
０６において加算演算を行って位相差検出信号ｄ３２を
出力する。
【００４７】図１１は、アナログ−ディジタル変換器
（ＡＤＣ）５の実施例を示した図である。（ＡＤＣ）５
は、信号の入力範囲を決める３つの電圧源（Ｖ１）１４
８、（Ｖ２）１４９、（Ｖ３）１５０と、これら電圧源
（Ｖ１）１４８、（Ｖ２）１４９の各々の間に接続され
たｎ個の分割抵抗（Ｒ）１３５、１３６、１３７、１３
８と、これら分割抵抗（Ｒ）１３５、１３６、１３７、
１３８の各々から得られる電圧とサンプリングアナログ
信号１２１またはアナログ信号６とを比較するｎ個のコ
ンパレータ（ＣＭＰ）１３９、１４０、１４１、１４
２、１４３、１４４と、前記ｎ個のコンパレータ１３９
〜１４４の各々の出力をディジタル情報信号として符号
化するエンコーダ１４５と、前記エンコータ１４５の出
力データ（符号化されたディジタル情報信号）を同期ク
ロック信号（サンプリングクロック）８に基づいてラッ
チしてディジタル情報信号７または１５１を出力するラ
ッチ１４６とで構成される。この（ＡＤＣ）５は、ｎ個
のコンパレータ（ＣＭＰ）１３９、１４０、１４１、１
４２、１４３、１４４において入力するサンプリングア
ナログ信号１２１または上記アナログ信号６の電圧レベ
ルが、上記ｎ個の分割抵抗Ｒ１３５、１３６、１３７、
１３８で決まる電圧と比較され、その結果をエンコーダ
１４５で符号化し、ディジタル情報信号７または１５１
として同期クロック信号（サンプリングクロック）８の
タイミングで出力する。
（ＡＤＣ）５の実施例を示した図である。（ＡＤＣ）５
は、信号の入力範囲を決める３つの電圧源（Ｖ１）１４
８、（Ｖ２）１４９、（Ｖ３）１５０と、これら電圧源
（Ｖ１）１４８、（Ｖ２）１４９の各々の間に接続され
たｎ個の分割抵抗（Ｒ）１３５、１３６、１３７、１３
８と、これら分割抵抗（Ｒ）１３５、１３６、１３７、
１３８の各々から得られる電圧とサンプリングアナログ
信号１２１またはアナログ信号６とを比較するｎ個のコ
ンパレータ（ＣＭＰ）１３９、１４０、１４１、１４
２、１４３、１４４と、前記ｎ個のコンパレータ１３９
〜１４４の各々の出力をディジタル情報信号として符号
化するエンコーダ１４５と、前記エンコータ１４５の出
力データ（符号化されたディジタル情報信号）を同期ク
ロック信号（サンプリングクロック）８に基づいてラッ
チしてディジタル情報信号７または１５１を出力するラ
ッチ１４６とで構成される。この（ＡＤＣ）５は、ｎ個
のコンパレータ（ＣＭＰ）１３９、１４０、１４１、１
４２、１４３、１４４において入力するサンプリングア
ナログ信号１２１または上記アナログ信号６の電圧レベ
ルが、上記ｎ個の分割抵抗Ｒ１３５、１３６、１３７、
１３８で決まる電圧と比較され、その結果をエンコーダ
１４５で符号化し、ディジタル情報信号７または１５１
として同期クロック信号（サンプリングクロック）８の
タイミングで出力する。
【００４８】図１２において、トランスバーサルフィル
タ４は、アナログ信号６を、同期クロック信号８に基づ
いて得られる、２つのサンプリングクロック、すなわ
ち、サンプリングクロック１及びサンプリングクロック
２で、順次遅延するｎ個のアナログ遅延素子１１０、１
１１・・１１２を有している。ｎ個のアナログ遅延素子
１１０、１１１・・１１２の各々は、サンプリングクロ
ックｃｌｋ１及びサンプリングクロックｃｌｋ２が供給
される信号線１２３及び信号線１２２に、それぞれ接続
された２つのトラック＆ホールド回路（Ｔ＆Ｈ：Track
＆ Hold）で構成されている。
タ４は、アナログ信号６を、同期クロック信号８に基づ
いて得られる、２つのサンプリングクロック、すなわ
ち、サンプリングクロック１及びサンプリングクロック
２で、順次遅延するｎ個のアナログ遅延素子１１０、１
１１・・１１２を有している。ｎ個のアナログ遅延素子
１１０、１１１・・１１２の各々は、サンプリングクロ
ックｃｌｋ１及びサンプリングクロックｃｌｋ２が供給
される信号線１２３及び信号線１２２に、それぞれ接続
された２つのトラック＆ホールド回路（Ｔ＆Ｈ：Track
＆ Hold）で構成されている。
【００４９】トランスバーサルフィルタ４は、さらに、
上記ｎ個のアナログ遅延素子１１０、１１１・・１１２
の各々からサンプリングされて出力されたアナログ信号
に対して、係数Ｋ１、Ｋ２・・Ｋｎを掛け算して重み付
けするｎ個の係数掛算機１１３、１１４・・１１５と、
これら係数掛算機１１３、１１４・・１１５の各々から
出力される、係数Ｋ１、Ｋ２・・Ｋｎが掛け算されたサ
ンプリングアナログ信号とを、サンプリングクロックｃ
ｌｋ１でラッチするｎ個のラッチ用のトラック＆ホール
ド回路１１６、１１７・・１１８と、これらｎ個のラッ
チ用のトラック＆ホールド回路１１６、１１７・・１１
８の各々にラッチされて得られる係数Ｋ１、Ｋ２・・Ｋ
ｎが掛け算されたサンプリングアナログ信号を加算する
加算回路ＳＵＭ１１９と、この加算回路ＳＵＭ１１９で
加算されたサンプリングアナログ信号をサンプリングク
ロックｃｌｋ２によってラッチして波形等化したサンプ
リングアナログ信号１２１を出力するラッチ用のトラッ
ク＆ホールド回路１２０とで構成する。
上記ｎ個のアナログ遅延素子１１０、１１１・・１１２
の各々からサンプリングされて出力されたアナログ信号
に対して、係数Ｋ１、Ｋ２・・Ｋｎを掛け算して重み付
けするｎ個の係数掛算機１１３、１１４・・１１５と、
これら係数掛算機１１３、１１４・・１１５の各々から
出力される、係数Ｋ１、Ｋ２・・Ｋｎが掛け算されたサ
ンプリングアナログ信号とを、サンプリングクロックｃ
ｌｋ１でラッチするｎ個のラッチ用のトラック＆ホール
ド回路１１６、１１７・・１１８と、これらｎ個のラッ
チ用のトラック＆ホールド回路１１６、１１７・・１１
８の各々にラッチされて得られる係数Ｋ１、Ｋ２・・Ｋ
ｎが掛け算されたサンプリングアナログ信号を加算する
加算回路ＳＵＭ１１９と、この加算回路ＳＵＭ１１９で
加算されたサンプリングアナログ信号をサンプリングク
ロックｃｌｋ２によってラッチして波形等化したサンプ
リングアナログ信号１２１を出力するラッチ用のトラッ
ク＆ホールド回路１２０とで構成する。
【００５０】このように、図１２のトランスバーサルフ
ィルタ４は、サンプリングクロックｃｌｋ１及びサンプ
リングクロックｃｌｋ２の２つのサンプリングクロック
で動作し、アナログ信号６を波形等化し、波形等化した
サンプリングアナログ信号１２１を出力する。なお、ｎ
個の係数掛算機１１３、１１４・・１１５における係数
値Ｋ１、Ｋ２・・Ｋｎは、適応制御するのが好ましい。
ィルタ４は、サンプリングクロックｃｌｋ１及びサンプ
リングクロックｃｌｋ２の２つのサンプリングクロック
で動作し、アナログ信号６を波形等化し、波形等化した
サンプリングアナログ信号１２１を出力する。なお、ｎ
個の係数掛算機１１３、１１４・・１１５における係数
値Ｋ１、Ｋ２・・Ｋｎは、適応制御するのが好ましい。
【００５１】図１３は、図４のディジタルフィルタ（デ
ィジタルイコライザ）４２の具体的構成の一実施例を示
す。ディジタルフィルタ４２は、ディジタル信号１５１
を同期クロック（サンプリングクロック）信号８により
順次遅延させる直列に接続されたｎ個の遅延回路（Ｄ）
４１１、４１２、４１３と、これらｎ個の遅延回路
（Ｄ）４１１、４１２、４１３の各々からサンプリング
されて出力されたディジタル信号に対して係数Ｋ１、Ｋ
２・・Ｋｎを掛け算して重み付けをするｎ個の掛算機４
１４、４１５・・４１６と、これらｎ個の掛算機４１
４、４１５・・４１６の各々から出力される係数Ｋ１、
Ｋ２・・Ｋｎが掛け算されたサンプリングディジタル信
号を加算する加算回路（ＳＵＭ）４１７と、この加算回
路（ＳＵＭ）４１７で加算されたサンプリングディジタ
ル情報信号をサンプリングクロック信号８によってラッ
チして波形等化したサンプリングディジタル信号７を出
力するラッチ回路４１８とで構成され、（ＡＤＣ）５か
ら出力されるディジタル信号１５１を波形等化し、波形
等化されたディジタル信号７を出力するものである。
ィジタルイコライザ）４２の具体的構成の一実施例を示
す。ディジタルフィルタ４２は、ディジタル信号１５１
を同期クロック（サンプリングクロック）信号８により
順次遅延させる直列に接続されたｎ個の遅延回路（Ｄ）
４１１、４１２、４１３と、これらｎ個の遅延回路
（Ｄ）４１１、４１２、４１３の各々からサンプリング
されて出力されたディジタル信号に対して係数Ｋ１、Ｋ
２・・Ｋｎを掛け算して重み付けをするｎ個の掛算機４
１４、４１５・・４１６と、これらｎ個の掛算機４１
４、４１５・・４１６の各々から出力される係数Ｋ１、
Ｋ２・・Ｋｎが掛け算されたサンプリングディジタル信
号を加算する加算回路（ＳＵＭ）４１７と、この加算回
路（ＳＵＭ）４１７で加算されたサンプリングディジタ
ル情報信号をサンプリングクロック信号８によってラッ
チして波形等化したサンプリングディジタル信号７を出
力するラッチ回路４１８とで構成され、（ＡＤＣ）５か
ら出力されるディジタル信号１５１を波形等化し、波形
等化されたディジタル信号７を出力するものである。
【００５２】次に、図３に示す第１の実施の形態におけ
る動作について説明する。磁気ディスク等の記憶媒体か
らヘッド２０１によって読み出され、アンプ２０２で増
幅され、プリイコライザ２０３で高周波ノイズ成分が除
去された部分応答ＰＲの再生データのアナログ信号６
は、上記アナログ位相差検出回路１に入力される。そし
てアナログ位相差検出回路１では、初期状態において上
記同期クロック生成回路２で生成する同期クロック信号
８に基づいて得られるサンプリングクロックｃｌｋ１お
よびサンプリングクロックｃｌｋ２によってサンプリン
グされたアナログ信号に基づいてアナログ値での位相差
検出を行いアナログ位相差信号（アナログタイミング信
号）１８を検出する。次にそのアナログ位相差位相差出
力１８を再び上記同期クロック生成回路２に入力してフ
ィードバック制御を行うことで第１の位相同期ループを
構成し、前記同期クロック８を上記アナログ信号６に同
期させる。上記アナログ信号６は上記トランスバーサル
フィルタ４にも同時に入力し、上記同期クロック信号８
に基づくサンプリングクロックｃｌｋ１及びｃｌｋ２に
基づいてサンプリングされ、波形等化された後、上記
（ＡＤＣ）５でアナログ値からディジタル値に変換さ
れ、ディジタル情報信号７として出力する。
る動作について説明する。磁気ディスク等の記憶媒体か
らヘッド２０１によって読み出され、アンプ２０２で増
幅され、プリイコライザ２０３で高周波ノイズ成分が除
去された部分応答ＰＲの再生データのアナログ信号６
は、上記アナログ位相差検出回路１に入力される。そし
てアナログ位相差検出回路１では、初期状態において上
記同期クロック生成回路２で生成する同期クロック信号
８に基づいて得られるサンプリングクロックｃｌｋ１お
よびサンプリングクロックｃｌｋ２によってサンプリン
グされたアナログ信号に基づいてアナログ値での位相差
検出を行いアナログ位相差信号（アナログタイミング信
号）１８を検出する。次にそのアナログ位相差位相差出
力１８を再び上記同期クロック生成回路２に入力してフ
ィードバック制御を行うことで第１の位相同期ループを
構成し、前記同期クロック８を上記アナログ信号６に同
期させる。上記アナログ信号６は上記トランスバーサル
フィルタ４にも同時に入力し、上記同期クロック信号８
に基づくサンプリングクロックｃｌｋ１及びｃｌｋ２に
基づいてサンプリングされ、波形等化された後、上記
（ＡＤＣ）５でアナログ値からディジタル値に変換さ
れ、ディジタル情報信号７として出力する。
【００５３】この出力されたディジタル情報信号７は、
上記ディジタル位相差検出回路３に入力される。そして
ディジタル位相差検出回路３は、入力されたディジタル
情報信号７に対してディジタル値での位相差検出を行
い、ディジタル位相差信号３２を出力する。そのディジ
タル位相差出力３２を上記同期クロック生成２に入力し
てフィードバック制御を行い、第２の位相同期ループを
構成する。この同期クロック生成回路２では、上記タイ
ミング制御回路４３から得られる切り替え信号４４に基
づいて、第１の位相同期ループでの初期位相同期が完了
した後、制御を第２の位相同期ループに切り替えられ
る。この切り替えは、同期クロック生成回路２において
切り替えても良いし、またはアナログ位相差検出回路１
およびディジタル位相差検出回路３において切り替えら
れて出力信号１８および３２として出力されても良い。
上記ディジタル位相差検出回路３に入力される。そして
ディジタル位相差検出回路３は、入力されたディジタル
情報信号７に対してディジタル値での位相差検出を行
い、ディジタル位相差信号３２を出力する。そのディジ
タル位相差出力３２を上記同期クロック生成２に入力し
てフィードバック制御を行い、第２の位相同期ループを
構成する。この同期クロック生成回路２では、上記タイ
ミング制御回路４３から得られる切り替え信号４４に基
づいて、第１の位相同期ループでの初期位相同期が完了
した後、制御を第２の位相同期ループに切り替えられ
る。この切り替えは、同期クロック生成回路２において
切り替えても良いし、またはアナログ位相差検出回路１
およびディジタル位相差検出回路３において切り替えら
れて出力信号１８および３２として出力されても良い。
【００５４】従って、初期状態においてアナログ位相差
検出回路１から検出されるアナログ位相差出力１８を同
期クロック生成回路２に入力してフィードバック制御を
行う第１の位相同期ループでは、アナログ信号に対する
位相同期処理であるためループ内のクロック遅延が少な
く位相余裕が十分に取れるため、位相同期ループの利得
を上げる（同期クロック生成回路２へのゲインを上げ
る）ことができ、キャプチャレンジを確保しつつ高速の
引き込みが可能となる。すなわち、第１の位相同期ルー
プでは、遅延要因である（ＡＤＣ）５およびディジタル
位相差検出回路３を用いずに位相同期をとることができ
るので、ループ内のクロック遅延が少なく位相余裕を十
分に取ることができる。その結果、位相同期ループの利
得を上げることができ、キャプチャレンジを確保しつつ
高速の引き込みを実現することができる。さらに初期の
位相同期が完了した後、ディジタル位相差検出回路３か
ら検出されるディジタル位相差出力３２を同期クロック
生成回路２に入力してフィードバック制御を行う第２の
位相同期ループに切り替えることで、精度の良い同期状
態を維持することができる。
検出回路１から検出されるアナログ位相差出力１８を同
期クロック生成回路２に入力してフィードバック制御を
行う第１の位相同期ループでは、アナログ信号に対する
位相同期処理であるためループ内のクロック遅延が少な
く位相余裕が十分に取れるため、位相同期ループの利得
を上げる（同期クロック生成回路２へのゲインを上げ
る）ことができ、キャプチャレンジを確保しつつ高速の
引き込みが可能となる。すなわち、第１の位相同期ルー
プでは、遅延要因である（ＡＤＣ）５およびディジタル
位相差検出回路３を用いずに位相同期をとることができ
るので、ループ内のクロック遅延が少なく位相余裕を十
分に取ることができる。その結果、位相同期ループの利
得を上げることができ、キャプチャレンジを確保しつつ
高速の引き込みを実現することができる。さらに初期の
位相同期が完了した後、ディジタル位相差検出回路３か
ら検出されるディジタル位相差出力３２を同期クロック
生成回路２に入力してフィードバック制御を行う第２の
位相同期ループに切り替えることで、精度の良い同期状
態を維持することができる。
【００５５】また、上記同期クロック生成回路２にて、
第１の位相同期ループから第２の位相同期ループに切り
替えた時に位相誤差が生じる場合は、その位相誤差を補
正する機能を追加するのが好ましい。
第１の位相同期ループから第２の位相同期ループに切り
替えた時に位相誤差が生じる場合は、その位相誤差を補
正する機能を追加するのが好ましい。
【００５６】次に本発明に係る信号処理用位相同期装置
の第３の実施の形態における動作について説明する。図
５において、磁気ディスク等の記憶媒体からヘッド２０
１によって読みだされ、Ｒ（Read）アンプ２０２で増幅
され、プリイコライザ２０３で高周波ノイズ成分が除去
された部分応答ＰＲの再生データのアナログ信号６は、
上記トランスバーサルフィルタ４に入力され、初期状態
において同期クロック生成回路２で生成された同期クロ
ック信号８でサンプリングされて波形等化されて出力さ
れる。この波形等化されたアナログ信号１２１は、上記
アナログ位相差検出回路１に入力される。アナログ位相
差検出回路１では、初期状態において上記同期クロック
生成回路２で生成する同期クロック信号８に基づいて得
られるサンプリングクロックｃｌｋ１およびサンプリン
グクロックｃｌｋ２によってサンプリングされたアナロ
グ信号に基づいてアナログ値での位相差検出を行いアナ
ログ位相差信号（アナログタイミング信号）１８を検出
する。次にそのアナログ位相差出力１８を再び上記同期
クロック生成回路２に入力してフィードバック制御を行
うことで第１の位相同期ループを構成し、該同期クロッ
ク８を上記アナログ信号６に同期させる。上記トランス
バーサルフィルタ４の出力１２１は、上記（ＡＤＣ）５
にも同時に入力し、（ＡＤＣ）５では、アナログ値から
ディジタル値に変換し、ディジタル信号７として出力す
る。このディジタル信号７は上記ディジタル位相差検出
回路３に入力される。ディジタル位相差検出回路３で
は、ディジタル値での位相差検出を行い、ディジタル位
相差信号３２を出力する。このディジタル位相差出力３
２を、上記同期クロック生成回路２に入力してフィード
バック制御を行って第２の位相同期ループを構成する。
この同期クロック生成回路２では、第１の位相同期ルー
プでの初期位相同期が完了した後、制御を第２の位相同
期ループに切り替える。すなわち、この切り替えは、同
期クロック生成回路２において切り替えても良いし、ま
たはアナログ位相差検出回路１およびディジタル位相差
検出回路３において切り替えられて出力信号１８および
３２として出力されても良い。
の第３の実施の形態における動作について説明する。図
５において、磁気ディスク等の記憶媒体からヘッド２０
１によって読みだされ、Ｒ（Read）アンプ２０２で増幅
され、プリイコライザ２０３で高周波ノイズ成分が除去
された部分応答ＰＲの再生データのアナログ信号６は、
上記トランスバーサルフィルタ４に入力され、初期状態
において同期クロック生成回路２で生成された同期クロ
ック信号８でサンプリングされて波形等化されて出力さ
れる。この波形等化されたアナログ信号１２１は、上記
アナログ位相差検出回路１に入力される。アナログ位相
差検出回路１では、初期状態において上記同期クロック
生成回路２で生成する同期クロック信号８に基づいて得
られるサンプリングクロックｃｌｋ１およびサンプリン
グクロックｃｌｋ２によってサンプリングされたアナロ
グ信号に基づいてアナログ値での位相差検出を行いアナ
ログ位相差信号（アナログタイミング信号）１８を検出
する。次にそのアナログ位相差出力１８を再び上記同期
クロック生成回路２に入力してフィードバック制御を行
うことで第１の位相同期ループを構成し、該同期クロッ
ク８を上記アナログ信号６に同期させる。上記トランス
バーサルフィルタ４の出力１２１は、上記（ＡＤＣ）５
にも同時に入力し、（ＡＤＣ）５では、アナログ値から
ディジタル値に変換し、ディジタル信号７として出力す
る。このディジタル信号７は上記ディジタル位相差検出
回路３に入力される。ディジタル位相差検出回路３で
は、ディジタル値での位相差検出を行い、ディジタル位
相差信号３２を出力する。このディジタル位相差出力３
２を、上記同期クロック生成回路２に入力してフィード
バック制御を行って第２の位相同期ループを構成する。
この同期クロック生成回路２では、第１の位相同期ルー
プでの初期位相同期が完了した後、制御を第２の位相同
期ループに切り替える。すなわち、この切り替えは、同
期クロック生成回路２において切り替えても良いし、ま
たはアナログ位相差検出回路１およびディジタル位相差
検出回路３において切り替えられて出力信号１８および
３２として出力されても良い。
【００５７】従って、第１の位相同期ループでは、ルー
プ内のクロック遅延が比較的少なく位相余裕が十分に取
れるため、位相同期ループの利得を上げることができ、
キャプチャレンジを確保しつつ高速の引き込みが可能と
なる。すなわち、第１の位相同期ループでは、遅延要因
である（ＡＤＣ）５およびディジタル位相差検出回路３
を用いずに位相同期をとることができるので、ループ内
のクロック遅延が少なく位相余裕を十分に取ることがで
き、その結果位相同期ループの利得を上げることがで
き、キャプチャレンジを確保しつつ高速の引き込みを実
現することができる。さらに、初期の位相同期が完了し
た後、第２の位相同期ループに切り替えることで、精度
の良い同期状態を維持することができる。また、第１の
位相同期ループが上記トランスバーサルフィルタ４によ
る等化後の出力を用いているため、比較的精度も高く、
第２の位相同期ループに切り替えた時の位相誤差も生じ
にくい。なお、第１の位相同期ループから第２の位相同
期ループに切り替える時に位相誤差が生じた場合は、そ
の位相誤差を補正する機能を追加するのが好ましい。
プ内のクロック遅延が比較的少なく位相余裕が十分に取
れるため、位相同期ループの利得を上げることができ、
キャプチャレンジを確保しつつ高速の引き込みが可能と
なる。すなわち、第１の位相同期ループでは、遅延要因
である（ＡＤＣ）５およびディジタル位相差検出回路３
を用いずに位相同期をとることができるので、ループ内
のクロック遅延が少なく位相余裕を十分に取ることがで
き、その結果位相同期ループの利得を上げることがで
き、キャプチャレンジを確保しつつ高速の引き込みを実
現することができる。さらに、初期の位相同期が完了し
た後、第２の位相同期ループに切り替えることで、精度
の良い同期状態を維持することができる。また、第１の
位相同期ループが上記トランスバーサルフィルタ４によ
る等化後の出力を用いているため、比較的精度も高く、
第２の位相同期ループに切り替えた時の位相誤差も生じ
にくい。なお、第１の位相同期ループから第２の位相同
期ループに切り替える時に位相誤差が生じた場合は、そ
の位相誤差を補正する機能を追加するのが好ましい。
【００５８】第３の実施形態によれば、前記に説明した
通り、ＳＹＮＣフィールドの初期状態における第１の位
相同期ループおいてループ内のクロック遅延が比較的少
なく位相余裕が十分に取れるため、位相同期ループの利
得を上げることができ、キャプチャレンジを確保しつつ
高速の引き込みが可能となり、初期の位相同期が完了し
た後第２の位相同期ループに切り替えることで精度の良
い同期状態を維持することができ、その結果ＳＹＮＣフ
ィールドが、１セクタ当たり約１５バイト以下の約１２
バイト程度に対して余裕をもってタイミングクロック信
号８の同期を完了させることができる。
通り、ＳＹＮＣフィールドの初期状態における第１の位
相同期ループおいてループ内のクロック遅延が比較的少
なく位相余裕が十分に取れるため、位相同期ループの利
得を上げることができ、キャプチャレンジを確保しつつ
高速の引き込みが可能となり、初期の位相同期が完了し
た後第２の位相同期ループに切り替えることで精度の良
い同期状態を維持することができ、その結果ＳＹＮＣフ
ィールドが、１セクタ当たり約１５バイト以下の約１２
バイト程度に対して余裕をもってタイミングクロック信
号８の同期を完了させることができる。
【００５９】以上説明した第１ないし第３の実施の形態
によれば、アナログ信号からタイミング抽出を行うアナ
ログタイミング抽出部（アナログ位相差検出部）は、ト
ランスバーサルフィルタ及びアナログ−ディジタル変換
部のクロック遅延を短縮して位相同期ループの位相余裕
を増加させるため、ループの利得を上げることができ、
位相同期の初期において高速な位相同期ができ、しかも
この初期位相同期が完了した後、サンプリングされたデ
ィジタル信号からタイミング抽出を行うディジタルタイ
ミング抽出部（ディジタル位相差検出部）に位相同期ル
ープを切り替えることにより、精度良く位相同期状態を
保つことができ、その結果位相同期開始時に、十分なキ
ャプチャレンジを確保しつつ、位相同期に要する引込み
時間を全体として短縮すると共に、高精度な同期状態を
保つ位相同期方式を実現することができる。
によれば、アナログ信号からタイミング抽出を行うアナ
ログタイミング抽出部（アナログ位相差検出部）は、ト
ランスバーサルフィルタ及びアナログ−ディジタル変換
部のクロック遅延を短縮して位相同期ループの位相余裕
を増加させるため、ループの利得を上げることができ、
位相同期の初期において高速な位相同期ができ、しかも
この初期位相同期が完了した後、サンプリングされたデ
ィジタル信号からタイミング抽出を行うディジタルタイ
ミング抽出部（ディジタル位相差検出部）に位相同期ル
ープを切り替えることにより、精度良く位相同期状態を
保つことができ、その結果位相同期開始時に、十分なキ
ャプチャレンジを確保しつつ、位相同期に要する引込み
時間を全体として短縮すると共に、高精度な同期状態を
保つ位相同期方式を実現することができる。
【００６０】また、以上説明した第１ないし第３の実施
形態によれば、部分応答を用いた信号処理装置における
位相同期装置において、ＳＹＮＣフィールドの初期状態
における第１の位相同期ループにおいてループ内のクロ
ック遅延が比較的少なく位相余裕が十分に取れるため、
位相同期ループの利得を上げることができ、キャプチャ
レンジを確保しつつ高速の引き込みが可能となる効果を
奏する。
形態によれば、部分応答を用いた信号処理装置における
位相同期装置において、ＳＹＮＣフィールドの初期状態
における第１の位相同期ループにおいてループ内のクロ
ック遅延が比較的少なく位相余裕が十分に取れるため、
位相同期ループの利得を上げることができ、キャプチャ
レンジを確保しつつ高速の引き込みが可能となる効果を
奏する。
【００６１】また、以上説明した第１ないし第３の実施
の形態によれば、連続するアナログ信号を、サンプリン
グされたディジタル信号に変換して処理を行うディジタ
ル信号処理装置において、位相同期を行うタイミング抽
出手段を、アナログ信号からタイミング抽出を行うアナ
ログタイミング抽出部と、サンプリングされたディジタ
ル信号からタイミング抽出を行うディジタルタイミング
抽出部と、上記アナログタイミング抽出部お及びディジ
タルタイミング抽出部の出力に応じて同期クロックを生
成する同期クロック生成部とで構成し、タイミング抽出
開始時に第１の位相同期ループにより前記アナログ信号
から初期のタイミング抽出を行い、初期の位相同期が完
了した後第２の位相同期ループに切り替えて第２の位相
同期ループにより前記ディジタル信号からタイミング抽
出を行うことにより、位相同期開始時に、十分なキャプ
チャレンジを確保しつつ、位相同期に要する引込み時間
を全体として短縮すると共に、高精度な同期状態を保つ
位相同期方式を実現することができる効果を奏する。
の形態によれば、連続するアナログ信号を、サンプリン
グされたディジタル信号に変換して処理を行うディジタ
ル信号処理装置において、位相同期を行うタイミング抽
出手段を、アナログ信号からタイミング抽出を行うアナ
ログタイミング抽出部と、サンプリングされたディジタ
ル信号からタイミング抽出を行うディジタルタイミング
抽出部と、上記アナログタイミング抽出部お及びディジ
タルタイミング抽出部の出力に応じて同期クロックを生
成する同期クロック生成部とで構成し、タイミング抽出
開始時に第１の位相同期ループにより前記アナログ信号
から初期のタイミング抽出を行い、初期の位相同期が完
了した後第２の位相同期ループに切り替えて第２の位相
同期ループにより前記ディジタル信号からタイミング抽
出を行うことにより、位相同期開始時に、十分なキャプ
チャレンジを確保しつつ、位相同期に要する引込み時間
を全体として短縮すると共に、高精度な同期状態を保つ
位相同期方式を実現することができる効果を奏する。
【００６２】また、以上説明した第１ないし第３の実施
形態によれば、フォーマット上のＳＹＮＣフィールド領
域の低減を可能にして磁気ディスク装置のフォーマット
効率（アンフォーマット容量に対するフォーマット容量
の比率）を向上して磁気ディスク装置の大容量化を可能
にすることができる効果を奏する。
形態によれば、フォーマット上のＳＹＮＣフィールド領
域の低減を可能にして磁気ディスク装置のフォーマット
効率（アンフォーマット容量に対するフォーマット容量
の比率）を向上して磁気ディスク装置の大容量化を可能
にすることができる効果を奏する。
【００６３】次に、図１４ないし図２０により、本発明
の中心となるクロック制御回路の構成及び動作をより具
体的に詳しく説明する。
の中心となるクロック制御回路の構成及び動作をより具
体的に詳しく説明する。
【００６４】図１４は、本発明のディジタル情報信号再
生回路の一つの実施の形態を、クロック制御回路１０１
７を中心として示すものである。クロック制御回路１０
１７は、記憶媒体から読み出された差動信号の交差する
タイミングを抽出するクロス検出器１０１３と、クロッ
クを分周する分周器１０１２と、クロス検出器１０１３
の出力信号と分周器１０１２の出力信号との位相誤差を
検出するアナログ位相比較器１０１４と、アナログ位相
比較器１０１４の出力信号に適切な電流量を与える電流
出力回路１０１５と、高周波成分を除去するループフィ
ルタ１０１０と、ル−プフィルタ１０１０の出力信号が
クロックの発振周波数を制御する電圧制御発振器（ＶＣ
Ｏ）１０１１と、デジタル波形等化器（ＤＥＱ）１００
６の出力信号を用いて位相誤差を検出するデジタル位相
比較器１００８と、デジタル位相比較器１００８の出力
信号を適切な電流量に変換するディジタル−アナログ変
換器（ＤＡＣ）１００９と、で構成される。
生回路の一つの実施の形態を、クロック制御回路１０１
７を中心として示すものである。クロック制御回路１０
１７は、記憶媒体から読み出された差動信号の交差する
タイミングを抽出するクロス検出器１０１３と、クロッ
クを分周する分周器１０１２と、クロス検出器１０１３
の出力信号と分周器１０１２の出力信号との位相誤差を
検出するアナログ位相比較器１０１４と、アナログ位相
比較器１０１４の出力信号に適切な電流量を与える電流
出力回路１０１５と、高周波成分を除去するループフィ
ルタ１０１０と、ル−プフィルタ１０１０の出力信号が
クロックの発振周波数を制御する電圧制御発振器（ＶＣ
Ｏ）１０１１と、デジタル波形等化器（ＤＥＱ）１００
６の出力信号を用いて位相誤差を検出するデジタル位相
比較器１００８と、デジタル位相比較器１００８の出力
信号を適切な電流量に変換するディジタル−アナログ変
換器（ＤＡＣ）１００９と、で構成される。
【００６５】シ−ケンサ１０１８がアナログ位相比較器
１０１４と電流出力回路を動作させ、デジタル位相比較
器１００８とディジタル−アナログ変換器（ＤＡＣ）１
００９を停止させたとき、分周器１０１２、アナログ位
相比較器１０１４、電流出力回路１０１５、ループフィ
ルタ１０１０、電圧制御発振器１０１１はアナログ制御
ル−プを構成する。以降、これをアナログＰＬＬと呼ぶ
ことにする。
１０１４と電流出力回路を動作させ、デジタル位相比較
器１００８とディジタル−アナログ変換器（ＤＡＣ）１
００９を停止させたとき、分周器１０１２、アナログ位
相比較器１０１４、電流出力回路１０１５、ループフィ
ルタ１０１０、電圧制御発振器１０１１はアナログ制御
ル−プを構成する。以降、これをアナログＰＬＬと呼ぶ
ことにする。
【００６６】また、シーケンサ１０１８がデジタル位相
比較器１００８とディジタル−アナログ変換器（ＤＡ
Ｃ）１００９を動作させ、アナログ位相比較器１０１
４、電流出力回路１０１５を停止したとき、デジタル位
相比較器１００８、ディジタル−アナログ変換器（ＤＡ
Ｃ）１００９、ル−プフィルタ１０１０、電圧制御発振
器１０１１、Ａ／Ｄ変換器、波形等化器１００６はデジ
タルＰＬＬを構成する。
比較器１００８とディジタル−アナログ変換器（ＤＡ
Ｃ）１００９を動作させ、アナログ位相比較器１０１
４、電流出力回路１０１５を停止したとき、デジタル位
相比較器１００８、ディジタル−アナログ変換器（ＤＡ
Ｃ）１００９、ル−プフィルタ１０１０、電圧制御発振
器１０１１、Ａ／Ｄ変換器、波形等化器１００６はデジ
タルＰＬＬを構成する。
【００６７】アナログＰＬＬは、デジタルＰＬＬに比べ
てループ遅延が極めて少なく、安定した系で高いゲイン
の設定ができるので、周波数引込み範囲の拡大と引き込
み時間の短縮が可能になる。
てループ遅延が極めて少なく、安定した系で高いゲイン
の設定ができるので、周波数引込み範囲の拡大と引き込
み時間の短縮が可能になる。
【００６８】ただし、アナログＰＬＬのクロス検出器１
０１３は、差動の再生信号が交差する点を検出するた
め、クロス点の周期が再生信号の周期に一致している
［１，１，−１，−１］など一定パタ−ンのＳＹＮＣデ
−タを再生する時は、アナログ位相比較器１０１４で正
常な位相比較ができるが、波形等化をしていないランダ
ムデ−タではクロス点の周期が再生信号の周期に一致し
ないので正常な位相比較ができない。
０１３は、差動の再生信号が交差する点を検出するた
め、クロス点の周期が再生信号の周期に一致している
［１，１，−１，−１］など一定パタ−ンのＳＹＮＣデ
−タを再生する時は、アナログ位相比較器１０１４で正
常な位相比較ができるが、波形等化をしていないランダ
ムデ−タではクロス点の周期が再生信号の周期に一致し
ないので正常な位相比較ができない。
【００６９】そこで、ランダムデ−タでのクロック再生
はデジタルＰＬＬの位相比較器を用い、等化器の出力信
号の振幅値から位相誤差を検出する。
はデジタルＰＬＬの位相比較器を用い、等化器の出力信
号の振幅値から位相誤差を検出する。
【００７０】よって、ＳＹＮＣデ−タ再生時にアナログ
ＰＬＬにより周波数を高速に引き込んだ後は、ランダム
データを再生する前にデジタルＰＬＬに切換える。
ＰＬＬにより周波数を高速に引き込んだ後は、ランダム
データを再生する前にデジタルＰＬＬに切換える。
【００７１】このように、アナログＰＬＬとデジタルＰ
ＬＬを切り換えることにより、周波数引込み範囲の拡大
と引込み時間の短縮が可能になる。
ＬＬを切り換えることにより、周波数引込み範囲の拡大
と引込み時間の短縮が可能になる。
【００７２】また、引き込み時間の短縮によりＳＹＮＣ
データを短くすることができ、その分、ユーザデータの
記録容量を増大することができる。
データを短くすることができ、その分、ユーザデータの
記録容量を増大することができる。
【００７３】図１５は、図１４に示した実施の形態によ
るディジタル情報信号再生回路を用いた磁気ディスク装
置の第１の実施例の具体的なブロック図である。図１５
に示すように、本実施例によるクロック制御回路１０２
０は、アナログＰＬＬ１０２１とデジタルＰＬＬ１０２
２とで構成される。アナログＰＬＬ１０２１は、アクテ
ィブフィルタ１００４から出力された差動信号が交差す
るタイミングを抽出するクロス検出器１０１３と、クロ
ックを２分周する２分周回路１０２３と、クロス検出器
１０１３の出力信号と２分周回路１０２３の出力信号と
の位相誤差を検出するアナログ位相比較器１０１４と、
アナログ位相比較器１０１４の出力信号に適切な電流量
を与えるチャージポンプ（ＣＰ）１０２４と、ループフ
ィルタ１０１０と、電圧制御発振器１０１１とで構成さ
れる。
るディジタル情報信号再生回路を用いた磁気ディスク装
置の第１の実施例の具体的なブロック図である。図１５
に示すように、本実施例によるクロック制御回路１０２
０は、アナログＰＬＬ１０２１とデジタルＰＬＬ１０２
２とで構成される。アナログＰＬＬ１０２１は、アクテ
ィブフィルタ１００４から出力された差動信号が交差す
るタイミングを抽出するクロス検出器１０１３と、クロ
ックを２分周する２分周回路１０２３と、クロス検出器
１０１３の出力信号と２分周回路１０２３の出力信号と
の位相誤差を検出するアナログ位相比較器１０１４と、
アナログ位相比較器１０１４の出力信号に適切な電流量
を与えるチャージポンプ（ＣＰ）１０２４と、ループフ
ィルタ１０１０と、電圧制御発振器１０１１とで構成さ
れる。
【００７４】一方、デジタルＰＬＬ１０２２は、デジタ
ル波形等化器１００６の出力信号の隣合った２点の振幅
値の勾配を位相誤差として検出するデジタル位相比較器
１００８と、この位相誤差に対して適切な電流量を流す
ディジタル−アナログ変換器（ＤＡＣ）１００９と、高
周波成分を除去するル−プフィルタ１０１０と、ル−プ
フィルタ１０１０の出力信号がクロックの周波数を制御
する電圧制御発振器（ＶＣＯ）１０１１とで構成され
る。
ル波形等化器１００６の出力信号の隣合った２点の振幅
値の勾配を位相誤差として検出するデジタル位相比較器
１００８と、この位相誤差に対して適切な電流量を流す
ディジタル−アナログ変換器（ＤＡＣ）１００９と、高
周波成分を除去するル−プフィルタ１０１０と、ル−プ
フィルタ１０１０の出力信号がクロックの周波数を制御
する電圧制御発振器（ＶＣＯ）１０１１とで構成され
る。
【００７５】ただし、ループフィルタ１０１０と（ＶＣ
Ｏ）１０１１とはアナログＰＬＬ１０２１とデジタルＰ
ＬＬ１０２２とで共有し、アナログＰＬＬ１０２１を動
作させるときは、シーケンサ１０１８によりアナログ位
相比較器１０１４と電流出力回路１０１５を動作させ、
デジタル位相比較器１００８とディジタル−アナログ変
換器（ＤＡＣ）を停止させる。またデジタルＰＬＬ１０
２１を動作させるときは、デジタル位相比較器１００８
とディジタル−アナログ変換器（ＤＡＣ）１００９を動
作させ、アナログ位相比較器１０１４と電流出力回路１
０１５を停止する。
Ｏ）１０１１とはアナログＰＬＬ１０２１とデジタルＰ
ＬＬ１０２２とで共有し、アナログＰＬＬ１０２１を動
作させるときは、シーケンサ１０１８によりアナログ位
相比較器１０１４と電流出力回路１０１５を動作させ、
デジタル位相比較器１００８とディジタル−アナログ変
換器（ＤＡＣ）を停止させる。またデジタルＰＬＬ１０
２１を動作させるときは、デジタル位相比較器１００８
とディジタル−アナログ変換器（ＤＡＣ）１００９を動
作させ、アナログ位相比較器１０１４と電流出力回路１
０１５を停止する。
【００７６】次に図１５のクロック制御回路１０２０の
動作および引込み過程について図１６で説明する。ま
ず、アナログＰＬＬ１０２１では、同図（a）に示すよ
うにクロス検出器１０１３でアクティブフィルタ１０１
４の出力の差動信号が交差する点を検出し、同図（ｂ）
のようなデータパルスを出力する。クロックＰとクロッ
クＮは位相がπずれており、２分周回路１０２３でクロ
ックＮを２分周して同図（c）のような分周クロックを
出力する。アナログ位相比較器１０１４では、データパ
ルスと分周クロックとのタイミングを比較し、同図
（ｄ）のように分周クロックが遅れているときは増加
（ＩＮＣ）パルスを出力し、分周クロックが進んでいる
ときは減少（ＤＥＣ）パルスを出力する。増加（ＩＮ
Ｃ）パルスおよび減少（ＤＥＣ）パルスは高速転送時に
幅が小さくなり、検出が難しくなる。そこで、増加（Ｉ
ＮＣ）パルス、減少（ＤＥＣ）パルスともに、それぞれ
のパルス幅をｓだけ長く出力して検出を容易にする。次
にチャ−ジポンプ１４では同図（e）のように、増加
（ＩＮＣ）パルス、減少（ＤＥＣ）パルスそれぞれのパ
ルスが出力されている時間だけ適切な電流Iを流す。こ
こでは、増加（ＩＮＣ）パルス−減少（ＤＥＣ）パルス
の減算演算を行い、追加した幅ｓを削除して位相誤差を
出力する。
動作および引込み過程について図１６で説明する。ま
ず、アナログＰＬＬ１０２１では、同図（a）に示すよ
うにクロス検出器１０１３でアクティブフィルタ１０１
４の出力の差動信号が交差する点を検出し、同図（ｂ）
のようなデータパルスを出力する。クロックＰとクロッ
クＮは位相がπずれており、２分周回路１０２３でクロ
ックＮを２分周して同図（c）のような分周クロックを
出力する。アナログ位相比較器１０１４では、データパ
ルスと分周クロックとのタイミングを比較し、同図
（ｄ）のように分周クロックが遅れているときは増加
（ＩＮＣ）パルスを出力し、分周クロックが進んでいる
ときは減少（ＤＥＣ）パルスを出力する。増加（ＩＮ
Ｃ）パルスおよび減少（ＤＥＣ）パルスは高速転送時に
幅が小さくなり、検出が難しくなる。そこで、増加（Ｉ
ＮＣ）パルス、減少（ＤＥＣ）パルスともに、それぞれ
のパルス幅をｓだけ長く出力して検出を容易にする。次
にチャ−ジポンプ１４では同図（e）のように、増加
（ＩＮＣ）パルス、減少（ＤＥＣ）パルスそれぞれのパ
ルスが出力されている時間だけ適切な電流Iを流す。こ
こでは、増加（ＩＮＣ）パルス−減少（ＤＥＣ）パルス
の減算演算を行い、追加した幅ｓを削除して位相誤差を
出力する。
【００７７】クロックＮでアナログ−ディジタル変換器
（ＡＤＣ）、その他デジタル回路の動作タイミングを制
御したとき、安定状態では、サンプリングタイミングは
ピ−ク点とゼロ点［１，０，−１］にロックする。ま
た、ＰＲＭＬ方式を採用し、クロックの安定点をピ−ク
点とゼロ点ではなくＰＲ等化のタイミングで［１，１，
−１，−１］としたいときは、図１５に示したようにク
ロックＰでアナログ−ディジタル変換器（ＡＤＣ）、そ
の他デジタル回路の動作タイミングを制御する。このと
き安定状態では、サンプリングタイミングは図１６
（e）に示すように［１，１，−１，−１］にロックす
ることになる。
（ＡＤＣ）、その他デジタル回路の動作タイミングを制
御したとき、安定状態では、サンプリングタイミングは
ピ−ク点とゼロ点［１，０，−１］にロックする。ま
た、ＰＲＭＬ方式を採用し、クロックの安定点をピ−ク
点とゼロ点ではなくＰＲ等化のタイミングで［１，１，
−１，−１］としたいときは、図１５に示したようにク
ロックＰでアナログ−ディジタル変換器（ＡＤＣ）、そ
の他デジタル回路の動作タイミングを制御する。このと
き安定状態では、サンプリングタイミングは図１６
（e）に示すように［１，１，−１，−１］にロックす
ることになる。
【００７８】アナログＰＬＬ１０２１は、ループ遅延が
およそ0.5クロック程度と極めて小さいので、高いゲイ
ンの設定ができ、広い周波数引込み範囲と短い引き込み
時間を実現できる。しかし、一度引き込んだ周波数と位
相をユーザデータに対しても追従させようとしたとき、
ユーザデータはランダムパタ−ンであるのでクロス検出
器１０１３で検出したクロス点の周期が再生信号の周期
に一致せず、アナログ位相比較器１０１４は正常に動作
しない。
およそ0.5クロック程度と極めて小さいので、高いゲイ
ンの設定ができ、広い周波数引込み範囲と短い引き込み
時間を実現できる。しかし、一度引き込んだ周波数と位
相をユーザデータに対しても追従させようとしたとき、
ユーザデータはランダムパタ−ンであるのでクロス検出
器１０１３で検出したクロス点の周期が再生信号の周期
に一致せず、アナログ位相比較器１０１４は正常に動作
しない。
【００７９】そこでユ−ザデ−タでのクロック再生は、
デジタル位相比較器１００８で、サンプリングされたデ
ジタル波形等化器１００６の出力信号の振幅値から位相
誤差を検出する。デジタル位相比較器１００８の出力信
号をディジタル−アナログ変換器（ＤＡＣ）１００９で
適切な電流量に変換し、ループフィルタ１０１０と電圧
制御発振器１０１１を介してクロックの制御を行う。
デジタル位相比較器１００８で、サンプリングされたデ
ジタル波形等化器１００６の出力信号の振幅値から位相
誤差を検出する。デジタル位相比較器１００８の出力信
号をディジタル−アナログ変換器（ＤＡＣ）１００９で
適切な電流量に変換し、ループフィルタ１０１０と電圧
制御発振器１０１１を介してクロックの制御を行う。
【００８０】次にアナログＰＬＬ１０２１とデジタルＰ
ＬＬ１０２２の切り換えタイミングについて、図１７の
データフォーマットの例で説明する。
ＬＬ１０２２の切り換えタイミングについて、図１７の
データフォーマットの例で説明する。
【００８１】図１７（a）は、ＳＹＮＣデータの再生中
にアナログＰＬＬ１０２１で周波数と位相を引き込み、
ユ−ザデータを再生する直前でデジタルＰＬＬ１０２２
に切り換えるフォーマットの例である。ＳＹＮＣデータ
はアナログＰＬＬが引き込みにかかる時間の分だけ必要
である。引き込み時間を短くするためには高いゲインの
設定をすればよいが、チャージポンプでの出力電流量が
増大するので、消費電力とのトレードオフになる。図１
５の回路を、小型磁気ディスク装置に適用する場合、引
き込み時間は、理論的には、８バイト程度の短時間にす
ることが可能である。しかしながら、アナログＰＬＬと
デジタルＰＬＬは位相誤差の検出位置が異なっているた
め、回路バラツキなどの影響により位相の安定点がズレ
てしまい、引き込み時間が延びる可能性が大きい。この
ような場合、ユ−ザデータを再生する前にアナログＰＬ
Ｌで安定した位相をデジタルＰＬＬの位相安定点とのズ
レの分だけ補正する必要がある。これを解決するために
自動位相調整回路を設けてもよいが、図１７（b）に示
すように、デジタルＰＬＬをＳＹＮＣデ−タ領域でも動
作させて、位相のズレ量を引き込み直してもよい。
にアナログＰＬＬ１０２１で周波数と位相を引き込み、
ユ−ザデータを再生する直前でデジタルＰＬＬ１０２２
に切り換えるフォーマットの例である。ＳＹＮＣデータ
はアナログＰＬＬが引き込みにかかる時間の分だけ必要
である。引き込み時間を短くするためには高いゲインの
設定をすればよいが、チャージポンプでの出力電流量が
増大するので、消費電力とのトレードオフになる。図１
５の回路を、小型磁気ディスク装置に適用する場合、引
き込み時間は、理論的には、８バイト程度の短時間にす
ることが可能である。しかしながら、アナログＰＬＬと
デジタルＰＬＬは位相誤差の検出位置が異なっているた
め、回路バラツキなどの影響により位相の安定点がズレ
てしまい、引き込み時間が延びる可能性が大きい。この
ような場合、ユ−ザデータを再生する前にアナログＰＬ
Ｌで安定した位相をデジタルＰＬＬの位相安定点とのズ
レの分だけ補正する必要がある。これを解決するために
自動位相調整回路を設けてもよいが、図１７（b）に示
すように、デジタルＰＬＬをＳＹＮＣデ−タ領域でも動
作させて、位相のズレ量を引き込み直してもよい。
【００８２】一般にＰＬＬは、ループフィルタの種類に
応じて、１次系ループ、２次系ループ、３次以上の系の
ループに分類される。１次系ループは、位相誤差のみを
高速に引き込む特徴がある。２次以上の系は、周波数と
位相誤差を引き込むことができるが位相誤差引込みの高
速性に欠ける。また、３次以上の系は解析が複雑なので
あまり利用されることはない。ランダムデータ領域で
は、デジタルＰＬＬは再生信号の周波数と位相に追従さ
せる必要があるので２次系が使われるが、ＳＹＮＣデ−
タ領域では位相のズレ量のみを引き込むことが必要なの
で図１７（c）のように１次系で対応することもでき
る。このときの位相引込み応答を図２２に示す。
応じて、１次系ループ、２次系ループ、３次以上の系の
ループに分類される。１次系ループは、位相誤差のみを
高速に引き込む特徴がある。２次以上の系は、周波数と
位相誤差を引き込むことができるが位相誤差引込みの高
速性に欠ける。また、３次以上の系は解析が複雑なので
あまり利用されることはない。ランダムデータ領域で
は、デジタルＰＬＬは再生信号の周波数と位相に追従さ
せる必要があるので２次系が使われるが、ＳＹＮＣデ−
タ領域では位相のズレ量のみを引き込むことが必要なの
で図１７（c）のように１次系で対応することもでき
る。このときの位相引込み応答を図２２に示す。
【００８３】図１８に１次系と２次系のル−プフィルタ
の例を示す。それぞれの伝達関数をＦ(s)で示した。１
次系と２次系の違いは、コンデンサの有無だけなので、
コンデンサの接続・切断を行うスイッチを設ければ簡単
に切り換えることができる。
の例を示す。それぞれの伝達関数をＦ(s)で示した。１
次系と２次系の違いは、コンデンサの有無だけなので、
コンデンサの接続・切断を行うスイッチを設ければ簡単
に切り換えることができる。
【００８４】図１９は本発明を適用した磁気ディスク装
置の第２の実施例を示す。図のクロック制御回路１０５
０は、第１の実施例を示した図１５のクロック制御回路
１０２０に対し、２分周回路１０２３を４分周回路１０
２５に置き換え、チャ−ジポンプ１０２４を平滑電流出
力回路１０２６に置き換えた構成となっている。その他
の構成要素については図１５と同様なので、ここでは説
明を省略し、アナログＰＬＬ１０５１の動作についての
み説明をする。
置の第２の実施例を示す。図のクロック制御回路１０５
０は、第１の実施例を示した図１５のクロック制御回路
１０２０に対し、２分周回路１０２３を４分周回路１０
２５に置き換え、チャ−ジポンプ１０２４を平滑電流出
力回路１０２６に置き換えた構成となっている。その他
の構成要素については図１５と同様なので、ここでは説
明を省略し、アナログＰＬＬ１０５１の動作についての
み説明をする。
【００８５】アナログＰＬＬ１０５１では、図２０
（a）に示すようにクロス検出器１０１３でＳＹＮＣデ
ータのアクティブフィルタ出力の差動信号が交差する点
を検出し、同図（ｂ）のようなデータパルスを出力す
る。４分周回路１０２５でクロックＮを４分周して同図
（c）のような分周クロックを出力する。アナログ位相
比較器１０１４では、データパルスと分周クロックとの
タイミングを比較し、同図（ｄ）のように増加（ＩＮ
Ｃ）、ＤＥＣパルスを出力する。平滑電流出力回路１０
２６では、位相誤差が出力されている時間ｔに応じて適
切な電流Ｉ’を同図（e）のように次の位相比較が始ま
るまでの４Ｔの間流し続ける。電流Ｉ’は、２分周を４
分周としたことで、図１６の電流Ｉの２倍となるが、平
滑電流出力回路１０２６を使うとｔ／４Ｔ倍になり、出
力電流を小さくできる効果がある。
（a）に示すようにクロス検出器１０１３でＳＹＮＣデ
ータのアクティブフィルタ出力の差動信号が交差する点
を検出し、同図（ｂ）のようなデータパルスを出力す
る。４分周回路１０２５でクロックＮを４分周して同図
（c）のような分周クロックを出力する。アナログ位相
比較器１０１４では、データパルスと分周クロックとの
タイミングを比較し、同図（ｄ）のように増加（ＩＮ
Ｃ）、ＤＥＣパルスを出力する。平滑電流出力回路１０
２６では、位相誤差が出力されている時間ｔに応じて適
切な電流Ｉ’を同図（e）のように次の位相比較が始ま
るまでの４Ｔの間流し続ける。電流Ｉ’は、２分周を４
分周としたことで、図１６の電流Ｉの２倍となるが、平
滑電流出力回路１０２６を使うとｔ／４Ｔ倍になり、出
力電流を小さくできる効果がある。
【００８６】図２１は本発明を適用した磁気ディスク装
置の第３の実施例を示す。この磁気ディスク装置は、図
１５で示した磁気ディスク装置に対して、デジタル等化
器１００６をサンプル／ホ−ルド型のアナログ等化器１
０７１に置き換え、アナログ等化器７１の後に配置した
アナログ−ディジタル変換器（ＡＤＣ）１００５の出力
信号をデジタル位相比較器１００８へ入力する構成とな
っている。アナログ等化器を用いた構成は、デジタル等
化器を用いた構成に比べて演算誤差は大きいが低電力化
を図ることができるので、低転送レ−トの信号処理回路
向けの技術として検討されている。図２１に示すよう
に、本発明はアナログ等化器を用いた構成に対しても簡
単に適用することができる。
置の第３の実施例を示す。この磁気ディスク装置は、図
１５で示した磁気ディスク装置に対して、デジタル等化
器１００６をサンプル／ホ−ルド型のアナログ等化器１
０７１に置き換え、アナログ等化器７１の後に配置した
アナログ−ディジタル変換器（ＡＤＣ）１００５の出力
信号をデジタル位相比較器１００８へ入力する構成とな
っている。アナログ等化器を用いた構成は、デジタル等
化器を用いた構成に比べて演算誤差は大きいが低電力化
を図ることができるので、低転送レ−トの信号処理回路
向けの技術として検討されている。図２１に示すよう
に、本発明はアナログ等化器を用いた構成に対しても簡
単に適用することができる。
【００８７】
【発明の効果】本発明のクロック制御回路によれば、周
波数引込み範囲の拡大と、引き込み時間短縮の効果があ
る。引込み時間の短縮によりＳＹＮＣデ−タを短くで
き、その分ユーザデータ領域を増大させることができ
る。
波数引込み範囲の拡大と、引き込み時間短縮の効果があ
る。引込み時間の短縮によりＳＹＮＣデ−タを短くで
き、その分ユーザデータ領域を増大させることができ
る。
【図１】本発明を適用したディジタル情報システムのブ
ロック構成図。
ロック構成図。
【図２】図１のシステムにおける磁気ディスクの記憶デ
ータのデータフォーマット図。
ータのデータフォーマット図。
【図３】本発明のディジタル情報信号再生回路の第１の
実施の形態のブロック構成図。
実施の形態のブロック構成図。
【図４】本発明のディジタル情報信号再生回路の第２の
実施の形態のブロック構成図。
実施の形態のブロック構成図。
【図５】本発明のディジタル情報信号再生回路の第３の
実施の形態のブロック構成図。
実施の形態のブロック構成図。
【図６】図３におけるアナログ位相検出回路の回路図。
【図７】図４におけるアナログ位相検出回路の回路図。
【図８】図５におけるアナログ位相検出回路の回路図。
【図９】図３ないし図５における同期クロック生成回路
の回路図。
の回路図。
【図１０】図３ないし図５におけるディジタル位相検出
回路の回路図。
回路の回路図。
【図１１】図３ないし図５におけるアナログ−ディジタ
ル変換器の回路図。
ル変換器の回路図。
【図１２】図３及び図５におけるトランスバーサルフィ
ルタの回路図。
ルタの回路図。
【図１３】図４におけるディジタルフィルタの回路図。
【図１４】本発明のディジタル情報信号再生回路の第４
の実施の形態のブロック構成図。
の実施の形態のブロック構成図。
【図１５】本発明のディジタル情報記憶装置の第１の実
施例のブロック構成図。
施例のブロック構成図。
【図１６】図１５の実施例の動作を説明する波形図。
【図１７】同期引き込み動作時におけるアナログＰＬＬ
とディジタルＰＬＬの使い分けタイミングを示す説明
図。
とディジタルＰＬＬの使い分けタイミングを示す説明
図。
【図１８】１次系ル−プフィルタの例（ａ）及び２次系
ル−プフィルタの例（ｂ）の回路図。
ル−プフィルタの例（ｂ）の回路図。
【図１９】本発明のディジタル情報記憶装置の第２の実
施例のブロック構成図。
施例のブロック構成図。
【図２０】図１９の実施例の動作を説明する波形図。
【図２１】本発明のディジタル情報記憶装置の第３の実
施例のブロック構成図。
施例のブロック構成図。
【図２２】図１７（ｃ）の位相引込み動作タイミングの
説明図。
説明図。
【図２３】従来のクロック制御回路を含む磁気ディスク
装置の再生系のブロック構成図。
装置の再生系のブロック構成図。
【図２４】図２３の磁気ディスクにおける記憶データの
データフォーマット図。
データフォーマット図。
１…アナログ位相差検出回路、２…同期クロック生成回
路 ３…ディジタル位相差検出回路、４…トランスバーサル
フィルタ ５…アナログ−ディジタル変換器ＡＤＣ、６…アナログ
信号 ７…ディジタル信号、８…同期クロック信号 １１、１２、１３…アナログ遅延素子、１４、１５…ア
ナログ掛け算機ＭＵＬ １６…アナログ加算機、１７、２３、２４…コンパレー
タＣＭＰ １８…アナログ位相差検出信号、２１…パターン認識 ２２…シーケンス制御、２５…論理ゲート、２６…アナ
ログ減算機 ２７…アナログスイッチＳＷ、２８…チャージポンプ、
２９…ループフィルタ ３０…電圧制御型発振器ＶＣＯ、３１…電流型ディジタ
ル−アナログＤＡＣ ４２…ディジタルフィルタ、４３…レジスタ １００…コンパレータＣＭＰ、１０２、１０３…遅延回
路Ｄ １０４、１０５…掛け算機ＭＵＬ、１０６…加算機ＳＵ
Ｍ ２０１…ヘッド、２０２…Ｒ／Ｗアンプ、２０３…プリ
イコライザ ２０４…ディジタルデータ再生回路、２０５…エンコー
ダ／デコーダ ２０６…ＨＤＣ、２０７…ＣＰＵ、２０８…メモリ、２
０９…Ｉ／Ｆ ２１０…ホスト、２１１…書き込み補償、２１２…プリ
コーダ ２１３…最尤復号、８０…従来のクロック制御回路 １００１…記憶媒体、１００２…磁気ヘッド、１００３
…アンプ １００４…アクティブフィルタ、１００５…Ａ／Ｄ変換
器 １００６…デジタル波形等化器、１００７…ビタビ復号
器 １００８…デジタル位相比較器、１００９…Ｄ／Ａ変換
器 １０１０…ル−プフィルタ、１０１１…電圧制御発振
器、１０１２…分周器 １０１３…クロス検出器、１０１４…アナログ位相比較
器 １０１５…電流出力回路、１０１７…クロック制御回路 １０１８…シ−ケンサ、１０２０…第１のクロック制御
回路 １０２１…アナログＰＬＬ、１０２２…デジタルＰＬＬ １０２３…２分周回路、１０２４…チャ−ジポンプ １０５０…第２のクロック制御回路、１０５１…第２の
アナログＰＬＬ １０２５…４分周回路、１０２６…可変電流出力回路 １０７１…アナログ波形等化器。
路 ３…ディジタル位相差検出回路、４…トランスバーサル
フィルタ ５…アナログ−ディジタル変換器ＡＤＣ、６…アナログ
信号 ７…ディジタル信号、８…同期クロック信号 １１、１２、１３…アナログ遅延素子、１４、１５…ア
ナログ掛け算機ＭＵＬ １６…アナログ加算機、１７、２３、２４…コンパレー
タＣＭＰ １８…アナログ位相差検出信号、２１…パターン認識 ２２…シーケンス制御、２５…論理ゲート、２６…アナ
ログ減算機 ２７…アナログスイッチＳＷ、２８…チャージポンプ、
２９…ループフィルタ ３０…電圧制御型発振器ＶＣＯ、３１…電流型ディジタ
ル−アナログＤＡＣ ４２…ディジタルフィルタ、４３…レジスタ １００…コンパレータＣＭＰ、１０２、１０３…遅延回
路Ｄ １０４、１０５…掛け算機ＭＵＬ、１０６…加算機ＳＵ
Ｍ ２０１…ヘッド、２０２…Ｒ／Ｗアンプ、２０３…プリ
イコライザ ２０４…ディジタルデータ再生回路、２０５…エンコー
ダ／デコーダ ２０６…ＨＤＣ、２０７…ＣＰＵ、２０８…メモリ、２
０９…Ｉ／Ｆ ２１０…ホスト、２１１…書き込み補償、２１２…プリ
コーダ ２１３…最尤復号、８０…従来のクロック制御回路 １００１…記憶媒体、１００２…磁気ヘッド、１００３
…アンプ １００４…アクティブフィルタ、１００５…Ａ／Ｄ変換
器 １００６…デジタル波形等化器、１００７…ビタビ復号
器 １００８…デジタル位相比較器、１００９…Ｄ／Ａ変換
器 １０１０…ル−プフィルタ、１０１１…電圧制御発振
器、１０１２…分周器 １０１３…クロス検出器、１０１４…アナログ位相比較
器 １０１５…電流出力回路、１０１７…クロック制御回路 １０１８…シ−ケンサ、１０２０…第１のクロック制御
回路 １０２１…アナログＰＬＬ、１０２２…デジタルＰＬＬ １０２３…２分周回路、１０２４…チャ−ジポンプ １０５０…第２のクロック制御回路、１０５１…第２の
アナログＰＬＬ １０２５…４分周回路、１０２６…可変電流出力回路 １０７１…アナログ波形等化器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 広岡 嗣喜 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 勝 治人 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 奈良 孝 東京都小平市上水本町五丁目20番１号株式 会社日立製作所半導体事業部内 (72)発明者 宮沢 章一 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 鈴村 伸太郎 神奈川県横浜市戸塚区吉田町292番地株式 会社日立画像情報システム内
Claims (16)
- 【請求項１】ＰＬＬ回路によるクロック制御回路を有
し、アナログ信号形態で受信したディジタル情報信号
を、上記クロック制御回路により生成されたクロックに
よりサンプリングしてディジタル信号形態のディジタル
情報信号に変換するディジタル情報信号再生回路であっ
て、上記クロック制御回路を、アナログＰＬＬ回路とデ
ィジタルＰＬＬ回路とを併用して構成したことを特徴と
するディジタル情報信号再生回路。 - 【請求項２】ＰＬＬ回路によるクロック制御回路を有
し、アナログ信号形態で受信したディジタル情報信号
を、上記クロック制御回路により生成されたクロックに
よりサンプリングしてディジタル信号形態のディジタル
情報信号に変換するディジタル情報信号再生回路であっ
て、上記クロック制御回路を、アナログＰＬＬ回路とデ
ィジタルＰＬＬ回路とを併用して構成し、上記アナログ
ＰＬＬ回路と上記ディジタルＰＬＬ回路とで、同期クロ
ック生成回路を共有させたことを特徴とするディジタル
情報信号再生回路。 - 【請求項３】ＰＬＬ回路によるクロック制御回路を有
し、アナログ信号形態で受信したディジタル情報信号
を、上記クロック制御回路により生成されたクロックに
よりサンプリングしてディジタル信号形態のディジタル
情報信号に変換するディジタル情報信号再生回路であっ
て、上記クロック制御回路を、アナログＰＬＬ回路とデ
ィジタルＰＬＬ回路とを併用して構成し、上記アナログ
ＰＬＬ回路とディジタルＰＬＬ回路とを切り換え使用す
る制御回路を設けたことを特徴とするディジタル情報信
号再生回路。 - 【請求項４】ＰＬＬ回路によるクロック制御回路を有
し、アナログ信号形態で受信したディジタル情報信号
を、上記クロック制御回路により生成されたクロックに
よりサンプリングしてディジタル信号形態のディジタル
情報信号に変換するディジタル情報信号再生回路であっ
て、上記クロック制御回路を、アナログＰＬＬ回路とデ
ィジタルＰＬＬ回路とを併用して構成し、上記アナログ
ＰＬＬ回路とディジタルＰＬＬ回路とを切り換え使用す
る制御回路を設け、上記制御回路は、ディジタル信号の
再生処理に際し、まず、上記アナログＰＬＬ回路を動作
させ、次いで上記ディジタルＰＬＬ回路を動作させる制
御を行うようにしたことを特徴とするディジタル情報信
号再生回路。 - 【請求項５】アナログ信号形態でディジタル情報信号を
供給するディジタル情報信号源と、ＰＬＬ回路によるク
ロック制御回路を有し、上記ディジタル情報信号源から
アナログ信号形態で受信したディジタル情報信号を、上
記クロック制御回路により生成されたクロックによりサ
ンプリングしてディジタル信号形態のディジタル情報信
号に変換するディジタル情報信号再生回路とからなり、
上記ディジタル情報信号源のディジタル情報信号の各デ
ータが、ＳＹＮＣデータと、それに続くユーザデータと
からなるデータフォーマットを有し、上記ディジタル情
報信号再生回路の上記クロック制御回路は、アナログＰ
ＬＬ回路とディジタルＰＬＬ回路とを併用して構成され
ていることを特徴とするディジタル情報装置。 - 【請求項６】アナログ信号形態でディジタル情報信号を
供給するディジタル情報信号源と、ＰＬＬ回路によるク
ロック制御回路を有し、上記ディジタル情報信号源から
アナログ信号形態で受信したディジタル情報信号を、上
記クロック制御回路により生成されたクロックによりサ
ンプリングしてディジタル信号形態のディジタル情報信
号に変換するディジタル情報信号再生回路とからなり、
上記ディジタル情報信号源のディジタル情報信号の各デ
ータが、ＳＹＮＣデータと、それに続くユーザデータと
からなるデータフォーマットを有し、上記ディジタル情
報信号再生回路の上記クロック制御回路は、アナログＰ
ＬＬ回路とディジタルＰＬＬ回路とを併用して構成さ
れ、上記アナログＰＬＬ回路は上記ＳＹＮＣデータの再
生時に動作し、上記ディジタルＰＬＬ回路は上記ユーザ
データの再生時に動作するように構成されていることを
特徴とするディジタル情報装置。 - 【請求項７】アナログ信号形態でディジタル情報信号を
供給するディジタル情報信号源と、ＰＬＬ回路によるク
ロック制御回路を有し、上記ディジタル情報信号源から
アナログ信号形態で受信したディジタル情報信号を、上
記クロック制御回路により生成されたクロックによりサ
ンプリングしてディジタル信号形態のディジタル情報信
号に変換するディジタル情報信号再生回路とからなり、
上記ディジタル情報信号源のディジタル情報信号の各デ
ータが、ＳＹＮＣデータと、それに続くユーザデータと
からなるデータフォーマットを有し、上記ディジタル情
報信号再生回路の上記クロック制御回路は、アナログＰ
ＬＬ回路とディジタルＰＬＬ回路とを併用して構成さ
れ、上記アナログＰＬＬ回路は上記ＳＹＮＣデータの再
生時に動作して周波数の引き込みを行い、上記ディジタ
ルＰＬＬ回路は上記ユーザデータの再生時に動作して周
波数及び位相の引き込みと追従を行うように構成されて
いることを特徴とするディジタル情報装置。 - 【請求項８】ディジタル情報信号を記憶している記憶媒
体と、上記記憶媒体から上記ディジタル情報信号をアナ
ログ信号形態で読みだす読み出し回路と、ＰＬＬ回路に
よるクロック制御回路を有し、上記読み出し回路からア
ナログ信号形態で受信したディジタル情報信号を、上記
クロック制御回路により生成されたクロックによりサン
プリングしてディジタル信号形態のディジタル情報信号
に変換するディジタル情報信号再生回路とからなり、上
記記憶媒体に記憶されている上記ディジタル情報信号の
各データが、ＳＹＮＣデータと、それに続くユーザデー
タとからなるデータフォーマットを有し、上記ディジタ
ル情報信号再生回路の上記クロック制御回路は、アナロ
グＰＬＬ回路とディジタルＰＬＬ回路とを併用して構成
され、上記アナログＰＬＬ回路は上記ＳＹＮＣデータの
再生時に動作し、上記ディジタルグＰＬＬ回路は上記ユ
ーザデータの再生時に動作するように構成されているこ
とを特徴とするディジタル情報記憶装置。 - 【請求項９】ディジタル情報信号を記憶している記憶媒
体と、上記記憶媒体から上記ディジタル情報信号をアナ
ログ信号形態で読みだす読み出し回路と、ＰＬＬ回路に
よるクロック制御回路を有し、上記読み出し回路からア
ナログ信号形態で受信したディジタル情報信号を、上記
クロック制御回路により生成されたクロックによりサン
プリングしてディジタル信号形態のディジタル情報信号
に変換するディジタル情報信号再生回路とからなり、上
記記憶媒体に記憶されている上記ディジタル情報信号の
各データが、ＳＹＮＣデータと、それに続くユーザデー
タとからなるデータフォーマットを有し、上記ディジタ
ル情報信号再生回路の上記クロック制御回路は、アナロ
グＰＬＬ回路とディジタルＰＬＬ回路とを併用して構成
され、上記アナログＰＬＬ回路は上記ＳＹＮＣデータの
再生時に動作して周波数の引き込みを行い、上記ディジ
タルＰＬＬ回路は上記ユーザデータの再生時に動作して
周波数及び位相の引き込みと追従を行うように構成され
ていることを特徴とするディジタル情報記憶装置。 - 【請求項１０】ディジタル情報信号を記憶している記憶
媒体と、上記記憶媒体から上記ディジタル情報信号をア
ナログ信号形態で読みだす読み出し回路と、ＰＬＬ回路
によるクロック制御回路を有し、上記読み出し回路から
アナログ信号形態で受信したディジタル情報信号を、上
記クロック制御回路により生成されたクロックによりサ
ンプリングしてディジタル信号形態のディジタル情報信
号に変換するディジタル情報信号再生回路とからなり、
上記記憶媒体に記憶されている上記ディジタル情報信号
の各データが、ＳＹＮＣデータと、それに続くユーザデ
ータとからなるデータフォーマットを有し、上記ディジ
タル情報信号再生回路の上記クロック制御回路は、アナ
ログＰＬＬ回路とディジタルＰＬＬ回路とを併用して構
成され、上記アナログＰＬＬ回路は上記ＳＹＮＣデータ
の再生時に動作し、上記ディジタルＰＬＬ回路は上記ユ
ーザデータの再生時に動作するように構成され、さらに
上記ＳＹＮＣデータのバイト長が高々１２バイトである
ことを特徴とするディジタル情報記憶装置。 - 【請求項１１】差動のアナログ形態のディジタル情報信
号ををデジタル信号形態のディジタル情報信号に変換す
るアナログ−ディジタル変換器と、波形等化を行う等化
器と、上記差動のアナログ形態のディジタル情報信号の
周波数と位相に対しクロックの周波数と位相を一致させ
るように制御を行うクロック制御回路とを有するディジ
タル情報信号再生回路において、上記クロック制御回路
は、サンプリング前の上記差動のアナログ形態のディジ
タル情報信号と上記クロックとの位相誤差を検出する第
１の検出手段と、上記クロックのタイミングに応じてサ
ンプリングされ、等化器で波形等化された再生信号とク
ロックとの位相誤差を検出する第２の検出手段と、高周
波成分を除去するループフィルタと、ループフィルタの
出力信号によりクロックの発振周波数が制御される電圧
制御発振器と、上記第１の検出手段及び第２の検出手段
の動作を制御するシ−ケンサとを備えていることを特徴
とするディジタル情報信号再生回路。 - 【請求項１２】前記第１の検出手段は、サンプリング前
の前記差動のアナログ形態のディジタル情報信号が交差
するタイミングでパルスを出力するクロス検出器と、前
記電圧制御発振器の出力信号であるクロックを分周する
分周器と、上記分周器の出力信号と上記クロス検出器の
出力パルスとの位相誤差を検出する位相比較器と、上記
位相比較器の出力信号に応じた電流を流す電流出力回路
とを備えていることを特徴とする請求項１１記載のディ
ジタル情報信号再生回路。 - 【請求項１３】前記第２の検出手段は、サンプリング及
び波形等化された再生信号の隣合った２点の振幅値の勾
配を位相誤差として検出する位相比較器と、上記位相比
較器により位相誤差として検出された勾配を適切な電流
量に変換するディジタル−アナログ変換器とを備えてい
ることを特徴とする請求項１１又は請求項１２記載のデ
ィジタル情報信号再生回路。 - 【請求項１４】前記第１の検出手段に入力されるクロッ
クと、前記第２の検出手段、前記アナログ−ディジタル
変換器及び前記等化器に入力されるクロックとは、位相
がπずれていることを特徴とする請求項１１ないし請求
項１３のいずれかに記載のディジタル情報信号再生回
路。 - 【請求項１５】アナログ信号形態でディジタル情報信号
を供給するディジタル情報信号源と、ＰＬＬ回路による
クロック制御回路を有し、上記ディジタル情報信号源か
ら差動のアナログ信号形態で受信したディジタル情報信
号を、上記クロック制御回路により生成されたクロック
によりサンプリングしてディジタル信号形態のディジタ
ル情報信号に変換するディジタル情報信号再生回路とか
らなり、上記ディジタル情報信号源のディジタル情報信
号の各データが、ＳＹＮＣデータと、それに続くユーザ
データとからなるデータフォーマットを有し、上記ディ
ジタル情報信号再生回路の上記クロック制御回路は、サ
ンプリング前の上記差動のアナログ形態のディジタル情
報信号と上記クロックとの位相誤差を検出する第１の検
出手段と、上記クロックのタイミングに応じてサンプリ
ングされ、等化器で波形等化された再生信号とクロック
との位相誤差を検出する第２の検出手段と、高周波成分
を除去するループフィルタと、ループフィルタの出力信
号によりクロックの発振周波数が制御される電圧制御発
振器と、上記第１の検出手段及び第２の検出手段の動作
を制御するシ−ケンサとを備えていることを特徴とする
ディジタル情報装置。 - 【請求項１６】ディジタル情報信号を記憶している記憶
媒体と、上記記憶媒体から上記ディジタル情報信号を差
動のアナログ信号形態で読みだす読み出し回路と、ＰＬ
Ｌ回路によるクロック制御回路を有し、上記読み出し回
路からアナログ信号形態で受信したディジタル情報信号
を、上記クロック制御回路により生成されたクロックに
よりサンプリングしてディジタル信号形態のディジタル
情報信号に変換するディジタル情報信号再生回路とから
なり、上記記憶媒体に記憶されている上記ディジタル情
報信号の各データが、ＳＹＮＣデータと、それに続くユ
ーザデータとからなるデータフォーマットを有し、上記
ディジタル情報信号再生回路の上記クロック制御回路は
サンプリング前の上記差動のアナログ形態のディジタル
情報信号と上記クロックとの位相誤差を検出する第１の
検出手段と、上記クロックのタイミングに応じてサンプ
リングされ、等化器で波形等化された再生信号とクロッ
クとの位相誤差を検出する第２の検出手段と、高周波成
分を除去するループフィルタと、ループフィルタの出力
信号によりクロックの発振周波数が制御される電圧制御
発振器と、上記第１の検出手段及び第２の検出手段の動
作を制御するシ−ケンサとを備えていることを特徴とす
るディジタル情報記憶装置。、
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