JPH1031868A - 位相固定ループ・システム - Google Patents

Abstract

(57)【要約】 【課題】 別々の読取及び書込みのクロックが存在する
ことによるノイズ等の問題の解消。 【解決手段】 ディスク・ドライブ大量記憶システム
（３０）において、位相固定ループ・システム（５２）
が、読取動作の間、読取チャンネル（１８）に読取クロ
ック信号を、そして書込み即ち読取以外の動作の間、書
込みチャンネル（１６）に書込みクロック信号を供給す
る。位相固定ループ・システム（５２）は、読取位相検
出器（８０）、書込み位相検出器（９０）、加算器回路
（９２）及び電圧制御発振器（９４）を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は全般的に情報記憶
装置の分野、更に具体的に言えば、読取クロック信号及
び書込みクロック信号を供給する為にデータ・チャンネ
ルに使われる位相固定ループ・システム及び方法に関す
る。

【０００２】

【従来の技術及び発明が解決しようとする課題】コンピ
ュータのハードウェア及びソフトウェア技術が進歩し続
けるのにつれて、コンピュータのソフトウェア及びデー
タを記憶する為の一層大型で一層高速の大量記憶装置に
対する需要が増加し続けている。マルチメディア用のよ
うな電子データベース及びコンピュータ・アプリケーシ
ョンは大量のディスク記憶空間を必要とする。メモリ及
びディスク記憶空間に十分という事はないというのがコ
ンピュータ産業に於ける格言である。

【０００３】このようにたえず増大する要求に応える
為、ハード・ディスク・ドライブが引続いて開発され、
進歩している。初期の或るディスク・ドライブは最大記
憶容量が５メガバイトで１４吋のプラッタを使っていた
が、今日のハード・ディスク・ドライブは１ギガバイト
を越え、３．５吋のプラッタを使うのが普通である。こ
れに対応して、単位面積当りに記憶されるデータ量、即
ち、面積密度の進歩は劇的に加速されている。例えば、
１９８０年代には、面積密度が毎年約３０％増加した
が、１９９０年代には、年間の面積密度の増加は約６０
％である。ハード・ディスク・ドライブの１メガバイト
当りのコストはその面積密度に反比例の関係にある。

【０００４】大量記憶装置の製造業者は、大きなデータ
容量を持つ高速のハード・ディスク・ドライブをどんど
ん安いコストで生産しようと努めている。高速ハード・
ディスク・ドライブは、速い速度でデータを記憶並びに
再生する事が出来るものである。ディスクの駆動速度及
び容量を増加するという事の一面は、面積密度を改善又
は増加する事である。データを記憶並びに再生する方法
を改善する事により、面積密度を高める事が出来る。

【０００５】一般的に、ハード・ディスク・ドライブの
ような大量記憶装置及びシステムは、回転ディスク又は
プラッタのような磁気記憶媒質、スピンドル・モータ、
読取／書込みヘッド、アクチュエータ、プリアンプ、読
取チャンネル、書込みチャンネル、サーボ制御装置、及
びハード・ディスク・ドライブの動作を制御すると共に
ハード・ディスク・ドライブをホスト又はシステム・バ
スに正しくインターフェース接続する為の制御回路を含
んでいる。読取チャンネル、書込みチャンネル、サーボ
制御装置及びメモリは全て１つの集積回路として構成す
る事が出来、これがデータ・チャンネルと呼ばれる。制
御回路は、ハード・ディスク・ドライブの動作の間、制
御プログラム又は命令を実行する為のマイクロプロセッ
サを含んでいる場合が多い。

【０００６】ハード・ディスク・ドライブ（ＨＤＤ）
は、データを記憶及び再生する時に書込み及び読取動作
を行なう。典型的なＨＤＤは、ホスト・インターフェー
スからその制御回路にデータを転送する事により、書込
み動作を実施する。その後、制御回路がデータを局部的
なダイナミック・ランダムアクセス・メモリ（ＤＲＡ
Ｍ）に記憶する。制御回路プロセッサが、情報を書込み
チャンネルを介してディスク・プラッタに転送する事が
出来るようにする一連の事象の計画を立てる。制御回路
が読取／書込みヘッドを正しいトラック迄移動し、トラ
ックの正しいセクタを突き止める。最後に、ＨＤＤ制御
回路がＤＲＡＭからのデータを書込みチャンネルを介し
てディスク・プラッタの突き止められたセクタへ転送す
る。書込みクロックが、書込みチャンネルに於ける書込
み動作のタイミングを制御する。書込みチャンネルは、
後でそのデータをより確実に再生する事が出来るよう
に、データを符号化する事がある。一般的にセクタは、
セクタ当りユーザ・データの５１２バイトというような
一定のデータ記憶容量を持っている。

【０００７】読取動作では、読取るべき正しいセクタが
突き止められ、前にディスクに書込まれていたデータが
読取られる。読取／書込みヘッドが、ディスク・プラッ
タの磁束の変化を感知し、対応するアナログ読取信号を
発生する。読取チャンネルはアナログ読取信号を受取
り、その信号を条件づけ、この信号から“０”及び
“１”を検出する。読取チャンネルは、自動利得制御
（ＡＧＣ）方式を使って、信号を適当なレベル迄増幅す
る事により、信号を条件づける。その後、読取チャンネ
ルは、望ましくない高周波雑音を除く為に、信号をフィ
ルタ作用にかけ、チャンネルを等化し、信号から“０”
及び“１”を検出し、制御回路に対して２進データのフ
ォーマットを作る。この後、２進データ又はディジタル
・データが読取チャンネルから制御回路へ転送され、制
御回路のＤＲＡＭに記憶される。この後、プロセッサ
が、データを転送する用意が出来た事をホストに知らせ
る。読取クロックが読取チャンネルに於ける読取動作の
タイミングを制御する。

【０００８】ディスク・プラッタが移動している時、読
取／書込みヘッドは特定のトラックと整合して、即ち、
その上にとどまっていなければならない。これは、サー
ボ・ウェッジと呼ばれるディスクからの情報を読取る事
によって達成される。一般的に、各々のセクタは対応す
るサーボ・ウェッジを持っている。サーボ・ウェッジ
は、ヘッドの位置を示す。データ・チャンネルがこの位
置情報を受取り、この為、サーボ制御装置はヘッドをト
ラック上に正しく位置ぎめし続ける事が出来る。

【０００９】従来のＨＤＤ読取チャンネルは、磁気媒質
に記憶されたアナログ情報からディジタル情報を抽出又
は検出する為にピーク検波と呼ばれる方法を用いてい
た。この方法では、波形を単純にレベル検出し、波形の
レベルが標本化窓の間、閾値より高ければ、データを
“１”とみなす。更に最近になって、ディスクに書込ま
れたもとのデータを再生する為に離散的な時間信号処理
（ＤＴＳＰ）を利用する更に進んだ方法が、面積密度を
改善する為に、読取チャンネルの電子回路に使われてい
る。この方法では、データ回復クロックを使って、デー
タが同期的に標本化される。この後、信号処理理論を用
いた一連の数学的な操作によってサンプルを処理する。

【００１０】同期的に標本化されるデータ（ＳＳＤ）チ
ャンネルには幾つかの種類がある。部分応答最大尤度
（ＰＲＭＬ）、拡張ＰＲＭＬ（ＥＰＲＭＬ）、強化拡張
ＰＲＭＬ（ＥＥＰＲＭＬ）、固定遅延トリー探索（ＦＤ
ＴＳ）及び判定フィードバック等化（ＤＦＥ）がＤＴＳ
Ｐ方法を用いるＳＳＤチャンネルの異なる種類の幾つか
の例である。幾つかのこういうシステムで実施される最
大尤度検出は、１９６７年にそれを開発したアンドルー
・ヴィテルビの名前に因んで名付けられたビテルビ・ア
ルゴリズムを実施するビテルビ復号器によって実施され
るのが普通である。

【００１１】一般的にＳＳＤチャンネル又は読取チャン
ネルは、読取動作を行なう為に混合モード回路を必要と
する。この回路は、アナログ信号増幅、自動利得制御
（ＡＧＣ）、連続時間フィルタ作用、信号の標本化、Ｄ
ＴＳＰ操作、タイミング回復、信号検出及びフォーマッ
ト形成のような機能を実施する事が出来る。全てのＳＳ
Ｄチャンネルで、読取動作中の主な目標は、最大の雑音
の環境内でビット誤り率（ＢＥ）を最低にしてデータを
正確に再生する事である。読取チャンネル及び書込みチ
ャンネルの両方を含むデータ・チャンネル回路は、種々
の入力及び出力（Ｉ／Ｏ）ピンを含む１個の集積回路パ
ッケージで構成する事が出来る。

【００１２】ＳＳＤチャンネルは読取動作を制御する為
の読取クロックと、書込み動作並びに読取以外のその他
の動作を制御する為の書込みクロックを使う。書込み動
作の間、書込みクロック又は書込みタイミング信号が書
込みチャンネルに供給されて、ディスク・プラッタに対
するデータの書込み又は記憶を同期させる。読取動作の
間、読取クロック又はデータ回復クロックが読取チャン
ネルに供給されて、ディスク・プラッタから読取られる
データの標本化を同期させる。読取及び書込みクロック
は、スピンドル・モータの速度の若干の変更を考慮に入
れて、異なる周波数で発生される事がある。

【００１３】別々の読取及び書込みクロックが存在する
事により、幾つかの欠点及び問題が生ずる。読取及び書
込みクロックのように、同じような周波数を持つ２つの
高周波信号源が存在すると、２つの信号の間に干渉が生
ずる場合が多い。この干渉により、システム雑音及びデ
ータの誤りが一層大きくなる。別々の読取及び書込みク
ロックは、回路が増大し、シリコンが増加し、製造コス
トが高くなり、ノートブック型又はラップトップ型コン
ピュータのようなポータブル式又は電池を電源とする用
途で特に問題となる事であるが、消費電力が増加すると
いう別の欠点を伴う。

【００１４】

【課題を解決するための手段】上に述べたところから、
大量記憶システムのデータ・チャンネルに使う位相固定
ループ・システムの必要が生じている事が理解されよ
う。この発明では、何れもそれ自身の電圧制御発振器を
持つ別々の位相固定ループを使って読取クロック及び書
込みクロックを供給する事に伴う欠点及び問題を実質的
になくし並びに減らす位相固定ループ・システムを提供
する。この位相固定ループ・システムは、互いに干渉す
る惧れのあるような、同じような周波数を持つ２つの高
周波信号が存在する事に伴う問題をなくする。これによ
って雑音が減少すると共に、データの誤りの可能性が小
さくなる。更にこの位相固定ループ・システムは回路を
少なくし、製造コストを下げ、消費電力を減らす。

【００１５】この発明では、読取クロック及び書込みク
ロックを供給する為に使う位相固定ループ・システムを
提供する。位相固定ループ・システムが、同期的に標本
化されたデータ信号及び電圧制御発振器出力クロック信
号を受取って、それに応答して読取制御電圧を発生する
読取位相検出器を含む。基準クロック信号及び前記電圧
制御発振器出力クロック信号を受取って、読取以外の動
作の間、書込み制御電圧を発生する書込み位相検出器を
設ける。読取動作の間、書込み位相検出器が、読取以外
の動作から読取動作に切り換わる前に供給された最後の
書込み制御電圧を供給する。読取制御電圧及び書込み制
御電圧を受取って、電圧制御発振器入力電圧を発生する
加算器回路を設ける。最後に、電圧制御発振器入力電圧
を受取って、電圧制御発振器出力クロック信号を発生す
る電圧制御発振器を設ける。電圧制御発振器出力クロッ
ク信号が、読取動作の間は読取クロックとして作用し、
読取以外の動作の間は書込みクロックとして作用する。

【００１６】この発明は、大量記憶システムに使われる
従来開発された位相固定ループに比べて、種々の技術的
な利点を持つ。例えば、この発明の技術的な利点の中に
は、同じ事を達成する為に幾つかの位相固定ループを使
う代りに、位相固定ループ・システムをデータ・チャン
ネルに使って、時間ベースを発生すると共に読取の同期
を行なう事が含まれる。位相固定ループ・システムは１
つの電圧制御発振器を必要とするだけであり、その結
果、回路が減少し、シリコンが減少し、製造コストが下
がり、所要電力が減少する。位相固定ループ・システム
を使った事による別の技術的な利点は、２番目の高周波
信号源がなくなる事である。２番目の高周波信号源があ
ると、回路に雑音及び干渉が入り込む惧れがある。これ
はデータ・チャンネルの読取及び書込みクロックの場合
のように、同じ周波数に近い周波数で２つの高周波信号
源が動作する時に特に厄介になる。その他の技術的な利
点は、以下図面について詳しく説明するところから、当
業者には容易に明らかであろう。

【００１７】この発明並びにその利点が更に良く理解さ
れるように、次に図面について詳しく説明する。図面全
体に亘り、同様な部分には同じ参照数字を用いている。

【００１８】

【実施例】図１は読取動作の間にデータを再生し、書込
み動作の間にデータを記憶する為に使われるディスク・
ドライブ大量記憶システム３０のブロック図である。デ
ィスク・ドライブ大量記憶システム３０が、読取及び書
込み動作の間、ホスト３２とインターフェース接続さ
れ、データをやりとりする。ディスク・ドライブ大量記
憶システム３０がディスク／ヘッド集成体１２、プリア
ンプ１４、同期的に標本化されるデータ（ＳＳＤ）チャ
ンネル１０及び制御回路１１を含む。ディスク／ヘッド
集成体１２及びプリアンプ１４を使って、データを磁気
的に記憶する。ＳＳＤチャンネル１０及び制御回路１１
を使って、ディスク／ヘッド集成体１２から読取られ、
並びにそれに書込まれるデータを処理すると共に、ディ
スク・ドライブ大量記憶システム３０の種々の動作を制
御する。ホスト３２が制御回路１１とディジタル・デー
タのやりとりをする。

【００１９】ディスク／ヘッド集成体１２が、磁気プラ
ッタ上の磁気的な遷移として表わされるデータを記憶す
る為に使われる多数の回転磁気ディスク又はプラッタを
含む。ディスク／ヘッド集成体１２の読取／書込みヘッ
ドを使って、磁気プラッタのそれぞれの側にデータを記
憶すると共に、そこからデータを再生する。読取／書込
みヘッドは、磁気抵抗型ヘッドのような利用し得る多数
の読取／書込みヘッドであってよい。プリアンプ１４が
ディスク／ヘッド集成体１２の読取／書込みヘッドとＳ
ＳＤチャンネル１０の間のインターフェースとなり、必
要に応じて波形データ信号に対して増幅作用をする。

【００２０】ＳＳＤチャンネル１０は、読取及び書込み
動作の間、プリアンプ１４を介してディスク／ヘッド集
成体１２とアナログ・データ信号のやりとりをすると共
に、データ／パラメータ通路１３を介して制御回路１１
とディジタル・データ信号のやりとりをする為に使われ
る。ＳＳＤチャンネル１０が書込みチャンネル１６、読
取チャンネル１８、サーボ制御装置２０及びパラメータ
・メモリ２２を含む。読取チャンネル１８及び書込みチ
ャンネル１６を囲む破線は、読取チャンネル１８及び書
込みチャンネル１６の組合せであるデータ・チャンネル
３６を示す。データ・チャンネル３６は、図２に更に詳
しく示されているが、１個の集積回路として構成する事
が出来る。読取及び書込み動作の間の両方の間、データ
・チャンネル３６のタイミングは、図１には示してない
が、後で更に詳しく説明する位相固定ループ・システム
によって制御される。

【００２１】書込み動作の間、書込みチャンネル１６
が、データ／パラメータ通路１３を介して、制御回路１
１から、並列フォーマットのディジタル・データを受取
る。ディジタル・データが記憶用にフォーマットが変え
られて、ディスク／ヘッド集成体１２に供給される。書
込みチャンネル１６はレジスタ、スクランブラ、符号
器、直列化器及び書込み予備補償回路を含んでいてよ
い。書込みチャンネルの動作及びタイミングが、これか
ら詳しく説明する位相固定ループ・システムによって制
御される。

【００２２】読取動作の間、読取チャンネル１８がプリ
アンプ１４を介してディスク／ヘッド集成体１２からア
ナログ・データ信号を受取る。読取チャンネルがアナロ
グ・データ信号を条件づけ、復号し、フォーマットを定
め、並列フォーマットのディジタル・データ信号をデー
タ／パラメータ通路１３を介して制御回路１１に供給す
る。読取チャンネル１８は、自動利得制御回路、低域フ
ィルタ、標本化回路、有限インパルス応答フィルタのよ
うな等化器、最大尤度部分応答検出器、直−並列変換
器、同期フィールド検出回路のような種々の回路モジュ
ールの任意のものを含んでいる。読取チャンネル１８の
タイミング及び動作が、これから詳しく説明する位相固
定ループ・システムによって制御される。読取チャンネ
ル１８及び書込みチャンネル１６が図２に更に詳しく示
されている。

【００２３】ＳＳＤチャンネル１０の種々の回路モジュ
ールは、性能を高める為又は最適にする為の動作パラメ
ータを受取る事が出来る。こういう動作パラメータは一
般的にバーンインの際に計算されるが、他の時に計算し
てもよい。動作パラメータを使って、ＳＳＤチャンネル
１０の動作をよくする。動作パラメータは、システム毎
に変化して動作性能に影響するような、ディスク・ドラ
イブ大量記憶システム３０の種々の物理的及び磁気的な
特性を考慮に入れるようにも設計されている。始動の
際、動作パラメータが制御回路１１からデータ／パラメ
ータ通路１３を介してＳＳＤチャンネル１０に供給され
る。パラメータ・メモリ２２が動作パラメータを記憶す
る。その後、種々の回路モジュールがパラメータ・メモ
リ２２から動作パラメータをアクセスする。

【００２４】サーボ制御装置２０が、読取及び書込み動
作の間、制御回路１１に位置誤差信号（ＰＥＳ）を供給
する。ＰＥＳは、読取及び書込み動作の両方の間、ヘッ
ドを正しく位置ぎめする事が出来るように、ディスク／
ヘッド集成体１２のヘッドの位置に関係している。

【００２５】制御回路１１を使って、ディスク・ドライ
ブ大量記憶システム３０の種々の動作を制御すると共
に、ＳＳＤチャンネル１０及びホスト３２とディジタル
・データのやりとりをする。制御回路１１は、マイクロ
プロセッサ２８、ディスク制御装置２４、ランダムアク
セス・メモリ（ＲＡＭ）２６、及び固定メモリ（ＲＯ
Ｍ）２９を含む。マイクロプロセッサ２８、ディスク制
御装置２４、ＲＡＭ ２６及びＲＯＭ ２９が一緒にな
って、ホスト３２からデータを受取り、記憶し、後で再
生して、ホスト３２に供給する事が出来るように、ディ
スク・ドライブ大量記憶システム３０の制御及び論理機
能をする。ＲＯＭ ２９が、ディスク・ドライブ大量記
憶システム３０を動作させ且つ制御する時、マイクロプ
ロセッサ２８によって使われる予めロードされたマイク
ロプロセッサ命令を記憶している。ＲＯＭ ２９は、始
動の際、パラメータ・メモリ２２に供給される動作パラ
メータをも記憶する事が出来る。ＲＡＭ ２６は、書込
み動作でディジタル・データを記憶する為、並びに読取
動作の結果として発生されたディジタル・データを記憶
する為に使われる。ディスク制御装置２４は、ディスク
・ドライブ大量記憶システム３０をホスト３２に正しく
インターフェース接続する為、及び内部で制御回路１１
をＳＳＤチャンネル１０にインターフェース接続する為
に使われる種々の論理及びバス調停回路を含む。回路の
構成によって、種々の回路の内のどれでもディスク制御
装置２４に使う事が出来る。

【００２６】動作について説明すると、最初に電源が投
入された時、ティスク・ドライブ大量記憶システム３０
は初期設定又は始動ルーチンを経由する。このような１
つのルーチンがマイクロプロセッサ２８に命令して、前
もってＲＯＭ ２９に記憶されている動作パラメータを
データ／パラメータ通路１３を介してパラメータ・メモ
リ２２に供給する。その後、読取動作の間、読取チャン
ネル１８によって使う為に、動作パラメータがパラメー
タ・メモリ２２のメモリ・レジスタに記憶される。

【００２７】初期設定ルーチンが完了した後、データを
ディスク／ヘッド集成体１２から読取り又はこの集成体
に書込む事が出来る。サーボ制御装置２０が位置情報を
供給して、読取／書込みヘッドをディスク上に正しく位
置ぎめして、データを読取並びに書込む事が出来るよう
にする。全般的に言うと、ディスク・ドライブ大量記憶
システム３０の動作は読取動作及び読取以外の動作に分
ける事が出来る。読取動作は、ディスク・ヘッド集成体
１２のディスクからデータを読取る事を含み、読取以外
の動作は、書込み動作、サーボ動作及びシステムの遊休
時間を含む。位相固定ループ・システムからは、読取動
作及び読取以外の動作の両方を制御する為のクロック信
号が供給される。

【００２８】読取動作の間、ホスト３２がデータの要請
を開始する。ディスク／ヘッド集成体１２の読取／書込
みヘッドが正しく位置ぎめされた後、アナログ・データ
信号がプリアンプ１４に供給される。読取チャンネル１
８がプリアンプ１４からのアナログ・データ信号を受取
り、このアナログ・データ信号を処理し、対応するディ
ジタル・データ信号を供給する。この為には、種々の回
路モジュールと、アナログ・データ信号を同期的に標本
化してディジタル信号を検出する方式が使われる。位相
固定ループ・システムは、データ信号が正しく同期的に
標本化されるように保証する為の読取クロック信号を供
給する。読取チャンネル１８が、データ／パラメータ通
路１３を介してディジタル・データ信号をディスク制御
装置２４に供給する。ディスク制御装置２４が、読取及
び書込み動作の両方の間、ＳＳＤチャンネル１０、ホス
ト３２、ＲＡＭ ２６、マイクロプロセッサ２８及びＲ
ＯＭ ２９の間の種々のディジタル論理制御及び調停回
路になる。この後、データを転送する用意が出来た事を
マイクロプロセッサ２８がホスト３２に知らせる迄、デ
ィジタル・データがＲＡＭ ２６に記憶される。ホスト
３２は、パーソナル・コンピュータのシステム・バスの
ようなシステム・バスであってよい。

【００２９】書込み動作の間、ディジタル・データ信号
をホスト３２から受取り、最終的にディスク／ヘッド集
成体１２に記憶する。ディジタル・データは、最初、ホ
スト３２から制御回路１１に供給される。制御回路１１
がディジタル・データをＲＡＭ ２６に記憶する。マイ
クロプロセッサ２８は、この後データをＲＡＭ ２６か
ら書込みチャンネル１６を介してディスク／ヘッド集成
体１２に転送する事が出来るようにする一連の事象の計
画を立てる。このデータのやりとりがデータ／パラメー
タ通路１３を介して行なわれる。書込みチャンネル１６
がディジタル・データを符号化し、データを直列フォー
マットにする。その後、ディスク上の正しい位置にデー
タを書込み又は記憶するようにディスク／ヘッド集成体
１２のヘッドが正しく位置ぎめされた後、書込みチャン
ネル１６がデータをディスク／ヘッド集成体１２に供給
する。書込みチャンネル１６の動作及びタイミングが、
位相固定ループ・システムから供給される書込みクロッ
ク信号によって制御される。

【００３０】図２はデータ・チャンネル３６のブロック
図である。データ・チャンネル３６が、図１に示したよ
うに、読取チャンネル１８及び書込みチャンネル１６を
含む。データ・チャンネル３６は読取動作及び書込み動
作を実施する為に使われる。読取動作の間、データ・チ
ャンネル３６がディスク／ヘッド集成体１２からのアナ
ログ読取信号を可変利得増幅器（ＶＧＡ）４０で受取
る。データ・チャンネル３６が読取信号を同期的に標本
化して処理し、対応するディジタル・データ出力信号を
直−並列変換器６０から供給する。書込み動作の間、書
込みチャンネル１６がディジタル・データ信号を受取
り、この信号を処理して符号化し、磁気的に記憶する
為、ディスク／ヘッド集成体１２にデータ信号を供給す
る。位相固定ループ・システム（ＰＬＬ）５２が、読取
及び書込み動作のタイミングを制御する読取クロック及
び書込みクロックを供給する。

【００３１】図１にブロックで示した読取チャンネル１
８は、読取動作の間、アナログ読取信号を同期的に標本
化し、処理し、条件づける為に使われる種々の回路モジ
ュールを含んでいる。読取チャンネル１８がＶＧＡ ４
０、自動利得制御回路（ＡＧＣ）４４、低域フィルター
（ＬＰＦ）４２、ＰＬＬ ５２、標本化回路４６、等化
器４８、誤り回路５０、検出器５４、同期検出回路（ｓ
ｙｎｃ検出）６２、及び直−並列変換器６０を含む。こ
れらの回路モジュールの全てが、読取動作の間、アナロ
グ読取信号を条件づけて解析し、対応するディジタルデ
ータ信号を発生する為に使われる。これらの全ての回路
モジュールの組合せ又は一部分の組合せを、読取チャン
ネル処理回路と呼ぶ事が出来る。ＲＥＡＤ信号が付能さ
れ、読取動作を実施すべき事を示す時、読取動作が実施
される。

【００３２】ＶＧＡ ４０がプリアンプ１４を通ったデ
ィスク／ヘッド集成体１２からのアナログ読取信号を受
取って増幅する。ＶＧＡ ４０はＡＧＣ ４４と共に、
アナログ読取信号に適当な増幅をするように作用する。
ＡＧＣ ４４が誤り回路５０からのフィードバック信号
を受取り、ＶＧＡ ４０によってアナログ読取信号に加
えられる増幅又は利得を適当に調節する事が出来るよう
にする。

【００３３】増幅されたアナログ読取信号がＶＧＡ ４
０からＬＰＦ ４２に供給されて、更に処理が行なわれ
る。ＬＰＦ ４２は増幅されたアナログ読取信号を受取
り、この信号をフィルタ作用にかけて、望ましくない高
周波雑音を除去する。ＬＰＦ４２は、振幅の増強を伴う
波形整形をも行なう。ＬＰＦ ４２は、Ｇｍ／Ｃ部品を
用いて設計された連続時間７次フィルタであってよい。
ＬＰＦ ４２のカットオフ周波数及び増強度はプログラ
ム可能にする事が出来る。ＬＰＦ ４２のフィルタ作用
にかけられた出力信号が標本化回路４６に供給される。

【００３４】標本化回路４６がＬＰＦ ４２からのフィ
ルタ作用にかけられた出力信号を標本化し、離散的な値
を持つ離散的なアナログ出力信号を発生する。標本化回
路４６はフィルタ作用にかけられた出力信号を連続時間
から離散的な時間に変換する。フィルタ作用にかけられ
た出力信号は、ディスク／ヘッド集成体１２に記憶され
た種々の磁気的な遷移に対応する時刻に同期的に標本化
される。こういう磁気的な遷移が、ディスク／ヘッド集
成体１２に記憶されたデータに対応する。標本化回路４
６が、次のサンプルが発生する迄、信号を標本化してそ
の値を保持する。ＰＬＬ ５２は、標本化回路４６が何
時フィルタ作用にかけられた出力信号を標本化して保持
すべきかを示す読取クロック信号を標本化回路４６に供
給する事により、標本化回路４６でサンプルが発生する
時を制御する。離散的なアナログ出力信号の各々の離散
的な値が、標本化回路４６によって信号が標本化された
時のフィルタ作用にかけられた出力信号の値又は振幅に
対応する。標本化回路４６は、正しい時間順序の値が等
化器４８に送られるように、等化器４８に対して時系列
で多重化された円形サンプルホールド回路のようなサン
プルホールド回路であってよい。

【００３５】等化器４８が標本化回路４６からの離散的
なアナログ出力信号を受取り、ディスク／ヘッド集成体
１２上の磁気的な遷移に対応する離散的なレベルを持つ
離散的な等化読取信号を供給する。等化器４８は、複数
個のフィルタ係数又はタップを受取る事によって信号を
等化し、信号の等化作用又はフィルタ作用にそれらを用
いる。離散的なアナログ出力信号が検出器５４の目標関
数に対して等化される。等化器４８は複数個の乗算器を
含む。各々の乗算器が、複数個のフィルタ係数の内の１
つと、離散的なアナログ出力信号の相次ぐ離散的な値を
受取る。その後、各々の乗算器の出力がアナログ加算器
のような加算器の入力として供給され、この加算器が入
力を加算し、離散的な等化された読取信号を供給する。
離散的なアナログ出力信号が変化する時、各々の乗算器
に供給される離散的なアナログ出力信号の相次ぐ離散的
な値が次の乗算器にシフトし、この時、新しい離散的な
値が最初の乗算器に供給され、１番古い離散的な値が最
後の乗算器から脱落する。

【００３６】等化器４８は、プログラム可能なディジタ
ル回路によって設定された係数を持つ５タップ・フィル
タを持つ有限インパルス応答フィルタであってよい。こ
の時、等化器４８は５つのディジタル係数又はフィルタ
・タップの重みを受取り、これらがディジタル・アナロ
グ変換器を介してアナログ値に変換される。その後、各
々の係数が別々の乗算器に供給される。５個全部の乗算
器の出力がアナログ加算器に供給されて、離散的な等化
された読取信号になる。５つの係数又はタップの場合を
説明したが、係数又はタップの数並びに乗算器の対応す
る数は変えてもよい。

【００３７】検出器５４が等化器４８から離散的な等化
された読取信号を受取る。検出器５４がこの信号を解析
して、ディスク／ヘッド集成体１２に記憶されたデータ
に対応するディジタル・データ出力を発生する。１実施
例では、検出器５４は最大尤度検出器又はビテルビ・ア
ルゴリズムを実施するビテルビ復号器であってよい。検
出器５４がビテルビ復号器として構成されていると仮定
すると、検出器５４は計量回路及び信号を解析する為の
格子回路を含む。計量回路が、等化器４８からの離散的
な等化された読取信号を受取り、ディスク上で磁気的な
遷移が起っているかいなかったかを判定する為の加算、
比較及び選択作用を実施する。計量回路の出力が、順序
復号の為の判定トリーとして作用する格子回路に供給さ
れる。格子回路がディジタル・データ出力信号を発生
し、これが検出器５４の出力として作用する。

【００３８】同期検出回路６２がディジタル・データ出
力信号を受取り、同期検出信号を発生する。同期検出回
路６２は、ディジタル・データ出力信号に同期フィール
ド又はバイトが存在するかどうかを捜し、同期バイトが
検出された時、同期検出信号を付能する。同期検出回路
６２は、同期バイトが存在している筈の予め定められた
期間又は時間の「窓」に亘って、同期バイトを捜す事が
出来る。同期検出回路６２は、予め定められた同期バイ
トを記憶するレジスタと、ディジタル・データ出力を予
め定められた同期バイトと比較するディジタル論理回路
を含んでいてよい。

【００３９】直−並列変換器６０が、ディジタル・デー
タ出力信号及び同期検出信号を受取る。同期検出信号が
同期検出回路６２によって付能される時、ディジタル・
データ出力信号が並列フォーマットの出力として供給さ
れる。直−並列変換器６０がディジタル・データ出力信
号を、８又は９ビット・フォーマットのような適切な並
列フォーマットにする。

【００４０】誤り回路５０が等化器４８からの離散的な
等化された読取信号を受取り、それに応答して誤り信号
を発生する。誤り信号がＰＬＬ ５２及びＡＧＣ ４４
に対する入力として作用する。誤り信号は、離散的な等
化された読取信号の離散的な値が、どの位理想的な目標
値と異なっているかを示す。誤り信号は２つの信号とし
て供給する事が出来る。１番目の信号は、離散的な等化
された読取信号がどの帯域にあるかを示すレベル又は帯
域信号であり、２番目の信号は、離散的な等化された読
取信号と、その信号がある帯域の目標値の間の差を示す
差信号である。誤り信号を計算するのに使う為、正及び
負の目標値と、正及び負の閾値を誤り回路５０に供給す
る事が出来る。誤り回路５０は、誤り信号を発生する種
々の回路の内のどれを用いてもよい。こういう回路は、
離散的な等化された信号の離散的な値を閾値と比較する
比較器を含む。サンプルホールド回路及び加算器回路を
用いて、離散的な等化された信号を標本化し、標本化さ
れた値と目標値を加算又は目標値から標本化された値を
減算する事が出来る。

【００４１】ＰＬＬ ５２は、読取動作の間は読取クロ
ック信号として、そして読取以外の動作の間は書込みク
ロック信号として作用する出力クロック信号を供給す
る。読取動作の間、ＰＬＬ ５２は、何時標本化回路４
６がＬＰＦ ４２から供給されたフィルタ作用にかけら
れた出力信号を標本化するかを制御する。ＰＬＬ ５２
が誤り信号、水晶クロック信号（ＸＴＡＬ）、読取付能
信号、及びＬＰＦ ４２のフィルタ作用にかけられた出
力信号を受取り、読取動作の間、読取チャンネル１８全
体に亘る読取クロック信号を供給する。図３及び４に示
すＰＬＬ ５２は、読取動作の間、読取クロック信号を
発生すると共に、書込み動作の間、書込みクロック信号
を発生する。

【００４２】書込みチャンネル１６が、ディジタル・デ
ータ信号を処理する種々の回路を含む。ＲＥＡＤ信号が
付能されておらず、書込み動作又は読取以外の動作を実
施すべき事を示す時、書込みチャンネル１６の書込み動
作が実施される。読取チャンネル１８における読取動作
と同様に、書込み動作のタイミングが、ＰＬＬ ５２か
ら供給される出力クロック信号によって制御される。書
込み又は読取以外の動作の間、ＰＬＬ ５２の出力とし
て書込みクロック信号が発生される。

【００４３】書込みチャンネル１６は、ディジタル・デ
ータ信号を処理する為の任意の数の回路モジュール又は
素子を含む事が出来る。こういう回路は、データをラン
ダム化するスクランブラー回路、符号器、直列化器及び
書込み予備補償回路を含む事がある。例えば、通常、書
込みチャンネル１６はディジタル・データ信号を符号化
する回路を含む。ディジタル・データ信号は、（０，
４，４）拘束を強制して、記憶する前に、ディジタル・
データ信号を８ビットから９ビットに変換するランレン
グス制限（ＲＬＬ）符号器を使って符号化する事が出来
る。その後、直列化器が並列データを直列フォーマット
にし、この直列データを書込み予備補償回路に供給し、
この回路がデータに遅延を加える事が出来る。書込み予
備補償回路はＰＬＬ ５２から供給された書込みクロッ
ク信号を使って、書込み動作の間、ディスク／ヘッド集
成体１２にデータを適時に供給する。

【００４４】図３はＰＬＬ ５２の全体的なブロック図
である。ＰＬＬ ５２は、読取動作の間、読取チャンネ
ル１８に読取クロック信号を供給し、読取以外の動作の
間、書込みチャンネル１６に書込みクロック信号を供給
する。ＰＬＬ ５２は、読取位相回路１１０、書込み位
相回路１１２、ゼロ位相再開回路（ＺＰＲ）９６、加算
器回路９２及び電圧制御発振器（ＶＣＯ）９４を含む。
ＰＬＬ ５２は、ＲＥＡＤと記した読取付能信号、ＸＴ
ＡＬと記した基準クロック信号、誤り回路５０からの誤
り信号、及びＬＰＦ ４２からのフィルタ作用にかけら
れた出力信号を受取る。ＰＬＬ ５２の出力クロック信
号がＶＣＯ ９４の出力から供給される。

【００４５】書込み位相回路１１２が読取付能信号、基
準クロック信号及びＶＣＯ ９４の出力クロック信号を
受取り、読取以外の動作の間、書込み制御電圧を発生す
る。書込み位相回路１１２は、基準クロック信号と出力
クロック信号の間の位相差を決定する事により、書込み
制御電圧を発生する。書込み制御電圧が加算器回路９２
に供給される。読取動作の間、書込み位相回路１１２
は、読取動作から読取以外の動作への切り換えの前に供
給された最後の書込み制御電圧を保持する。この値も加
算器回路９２に供給される。

【００４６】読取位相回路１１０は読取付能信号、誤り
信号及びＶＣＯ ９４の出力クロック信号を受取り、そ
れに応答して読取制御電圧を発生する。読取位相回路１
１０は、誤り信号と出力クロック信号の間の位相差を決
定する事により、読取制御電圧を発生する。読取動作の
間、読取制御電圧が加算器回路９２に供給される。

【００４７】ＺＰＲ ９６は、読取動作から読取以外へ
の動作、並びに読取以外の動作から読取動作への切り換
えが起った時、出力クロック信号をリセットする。ＺＰ
Ｒ９６は、出力クロック信号と別の信号の間の位相差を
最小限に押える為に、ＶＣＯ ９４を停止して再開させ
る。読取動作から読取以外の動作への切り換えが起った
時、出力クロック信号とＬＰＦ ４２からのフィルタ作
用にかけられた出力信号に間の位相差を最小限に押え
る。読取以外の動作から読取動作への切り換えが起った
時、電圧制御発振器出力クロック信号と基準クロック信
号の間の位相差を最小限に押える。

【００４８】動作について説明すると、加算器回路９２
が、読取動作の間、読取制御電圧及び最後の書込み制御
電圧を受取り、これらの２つの電圧の和に対応する出力
電圧を発生する。前に述べたように、最後の読取以外の
動作の後、最後の書込み制御電圧が書込み位相回路１１
２によって保持されている。加算器回路９２はその出力
をＶＣＯ ９４に供給し、ＶＣＯがそれに応答して出力
クロック信号の周波数を調節する。出力クロック信号
は、読取動作の間、読取クロック信号として作用する。

【００４９】書込み動作のように、読取以外の動作の
間、加算器回路９２は書込み制御電圧を受取り、この電
圧をＶＣＯ ９４に供給し、ＶＣＯはそれに応答して出
力クロック信号を発生すると共に調節する。この出力ク
ロック信号が、読取以外の動作の間、書込みクロック信
号として作用する。

【００５０】図４は、１実施例の位相固定ループ・シス
テムを示すＰＬＬ ５２の拡大ブロック図である。ＰＬ
Ｌ ５２が、読取動作の間、読取チャンネル１８に読取
クロック信号を供給し、読取以外の動作の間、書込みチ
ャンネル１６に書込みクロック信号を供給する。同じ書
込みクロック信号が、サーボ動作のような他の読取以外
の動作の間並びに遊休時間の間に供給される。ＰＬＬ
５２は、読取位相検出器８０、読取制御電圧回路８２、
書込み位相検出器９０、書込み制御電圧回路９３、ＺＰ
Ｒ ９６、加算器回路９２及びＶＣＯ ９４を含む。読
取動作及び読取以外の動作の間、ＶＣＯ ９４に正しい
電圧が印加されるように保証する為に、ＰＬＬ ５２に
は、読取スイッチ８３、書込みスイッチ８１、読取付能
インバータ８４、除数Ｍの除算回路８６及び除数Ｎの除
算回路８８も使われる。ＶＣＯ９４が、ＰＬＬ ５２の
出力として作用する出力クロック信号を発生する。この
出力クロック信号が、読取動作の間は読取クロック信号
として作用し、読取以外の間は書込みクロック信号とし
て作用する。

【００５１】ＰＬＬ ５２が読取動作から読取以外の動
作に切り換わる時、読取付能信号が付能状態から非付能
状態に切り換わる。この切り換えの結果として、ＺＰＲ
９６がＶＣＯ ９４を停止して再開させ、書込み位相
検出器９０に対する入力における位相誤差を最小限に押
えるようにする。この切り換えの結果、読取スイッチ８
３が開き、読取付能インバータ８４の出力に付能信号が
出る為、書込みスイッチ８１が閉じる。その結果、書込
み制御電圧回路９３の出力だけが加算器回路９２の入力
として供給される。読取スイッチ８３が開路状態にある
為、読取制御電圧回路８２の出力は加算器回路９２に供
給されない。書込みスイッチ８１が閉路状態にある為、
書込み位相検出器９０の出力が書込み制御電圧回路９３
に対する入力として供給される。

【００５２】書込み動作の間又は読取以外の他の任意の
動作の間、基準クロック信号が除数Ｍの除算回路８６に
供給される。ＶＣＯ ９４の出力クロック信号が除数Ｎ
の除算回路８８に供給される。除数Ｍの除算回路８６及
び除数Ｎの除算回路８８は分周回路であって、入力周波
数の入力信号を受取り、入力周波数の整数分の一に等し
い出力周波数の出力信号を発生する。除数Ｍの除算回路
８６及び除数Ｎの除算回路８８は、除数を決定する為に
ランダム・シーケンス発生器を使う。Ｎ及びＭは整数で
あって、プログラム可能なメモリ・レジスタに記憶し、
与える事が出来る。書込み位相検出９０が除数Ｍの除算
回路８６及び除数Ｎの除算回路８８の出力信号を受取
り、これら２つの信号を比較して、これらの２つの入力
信号の間の位相差に対応する出力信号を発生する。除数
Ｍの除算回路８６及び除数Ｎの除算回路８８から入力を
受取った結果として、書込み位相検出器９０によって発
生された出力信号の周波数は、次の式によって決定され
る。

【数１】ｆ₉₀＝（Ｎ／Ｍ）×ｆ_XTAL ここでｆ₉₀は書込み位相検出器９０の出力信号の周波
数、Ｎ及びＭは整数、ｆ_{XT AL}は基準クロック信号の周波
数である。

【００５３】書込み位相検出器９０の出力信号が、書込
みスイッチ８１が閉じる書込み動作の間、書込み制御電
圧回路９３に供給される。書込み制御電圧回路９３が、
それに応答して書込み制御電圧を発生し又はそれを調節
し、この電圧を加算器回路９２に供給する。書込み制御
電圧回路９３は、書込み制御電圧を発生して、それを正
確に保持する為に使われる２次ループ・フィルタ・キャ
パシタであってよい。書込み制御電圧が、書込み動作の
間、加算器回路９２に対する入力として供給される。加
算器回路９２はこの電圧をＶＣＯ ９４に対する入力と
して供給する。この為、書込み動作の間、ＶＣＯ ９４
に供給される入力電圧は、書込み位相検出器９０に供給
された２つの信号の間の位相差に対応する。ＶＣＯ ９
４が、この入力電圧に基づいて、その出力クロック信号
の周波数を調節する。書込み動作の間、出力クロック信
号が書込みチャンネル１６に供給され、書込みクロック
信号として作用する。この信号は除数Ｎの除算回路８８
に対するフィードバック信号としても供給され、書込み
動作全体に亘って、書込みクロック信号を調節する為
に、この位相差を書込み位相検出器９０によってたえず
発生する事が出来るようにする。

【００５４】ＰＬＬ ５２が書込み動作から読取動作に
切り換わる時、読取付能信号が非付能状態から付能状態
に切り換わる。この切り換えの結果、ＺＰＲ ９６がＶ
ＣＯ９４でゼロ位相再開を開始する。ＺＰＲ ９６はＶ
ＣＯ ９４を停止して再開させ、読取位相検出器８０に
対する入力の位相誤差が最小限に押えられるようにす
る。ＬＰＦ ４２が、読取位相検出器８０の入力におけ
る位相誤差を最小限に押える為にＶＣＯ ９４が使う信
号をゼロ位相再開回路９６に供給する。この切り換えの
結果、書込みスイッチ８１が開き、読取スイッチ８３が
閉じるので、読取制御電圧回路８２の出力及び書込み制
御電圧回路９３の出力が加算器回路９２に結合される。

【００５５】書込みスイッチ８１が開く事によって、書
込み位相検出器９０が書込み制御電圧回路９３から切離
される。書込み制御電圧回路９３は、読取動作では、最
早書込み位相検出器９０に結合されていないが、書込み
制御電圧回路９３が、書込みスイッチ８１が開く前に発
生された最後の書込み制御電圧を正確に保持している。

【００５６】読取動作の間、読取位相検出器８０が、誤
り回路５０によって供給された誤り信号及びＶＣＯ ９
４の出力クロック信号を受取る。読取位相検出器８０が
これら２つの信号を比較し、これら２つの信号の間の位
相差に対応する出力信号を発生する。誤り信号は、同期
的に標本化された実際のデータの値と理想的な値又は目
標値の間の差に関係する情報を含んでいる。誤り信号の
代りに、読取チャンネル１８からのこの他の同期的に標
本化されたデータ信号を供給してもよい。

【００５７】読取位相検出器８０の出力信号が読取制御
電圧回路８２に供給される。読取制御電圧回路８２が、
それに応答して読取制御電圧を発生し又は調節し、この
電圧を加算器回路９２に供給する。読取制御電圧回路８
２は、この出力信号を保持し且つ供給する為に、ＲＣ回
路のようなループ・フィルタを使う事が出来る。

【００５８】読取動作の間、読取制御電圧が、書込み制
御電圧回路９３から供給される、保持されていた最後の
書込み制御電圧と共に加算器回路９２に供給される。読
取動作の間、最後の書込み制御電圧は一定のままであ
る。加算器回路９２が２つの電圧の和を計算し、その結
果得られた出力電圧をＶＣＯ ９４に供給する。ＶＣＯ
９４がこの出力電圧を受取り、その出力信号の周波数
を、この出力電圧の値に対応する分だけ調節する。ＶＣ
Ｏ ９４の出力信号が読取クロック信号として作用し、
読取チャンネル１８に供給される。読取クロック信号が
読取チャンネル１８に供給されて、読取信号の同期的な
標本化を制御する。ＶＣＯ ９４の出力が読取位相検出
器８０に逆に供給されて、この信号と誤り信号の間の位
相差をたえず計算して、読取動作全体に亘り、読取クロ
ック信号の調節が出来るようにする。

【００５９】従って、この発明に従って、前に述べた利
点を満たす大量記憶システムのデータ・チャンネルに使
う位相固定ループ・システム及び方法が提供された事は
明らかである。この発明を詳しく説明したが、この説明
で種々の変更、置き換えを行なう事が出来る事を承知さ
れたい。例えば、読取及び書込み動作の両方の間、デー
タ信号を処理する為の大量記憶システムのデータ・チャ
ンネルに種々の方式及び回路を使っても、この発明を用
いる事によって、このような任意のデータ・チャンネル
の読取クロック信号及び書込みクロック信号を作る事が
出来る。更に、当業者であれば、この明細書で例示した
直結を変更して、２つの装置が直結ではなく、中間の装
置（１つ又は複数）を介して互いに結合しても、この発
明で得られる所望の結果を達成し得る事が理解されよ
う。当業者であれば、この発明の範囲を逸脱する事な
く、変更、置換のこの他の例も容易に確認する事が出来
よう。この発明を以上の詳しい説明によって具体的に示
して説明したが、当業者であれば、特許請求の範囲によ
って定められたこの発明の範囲を逸脱せずに、形及び細
部にこの他の種々の変更を加える事が出来る事が理解さ
れよう。

【００６０】以上の説明に関し、更に以下の項目を開示
する。 （１） 読取チャンネルに読取クロックを、そして書込
みチャンネルに書込みクロックを供給する位相固定ルー
プ・システムに於いて、読取チャンネルからの同期的に
標本化されたデータ信号及び電圧制御発振器出力クロッ
ク信号を受取るように作用し得ると共に、それに応答し
て読取制御電圧を発生するように動作可能であって、読
取動作の間、読取制御電圧を供給するように作用し得る
読取位相検出器と、基準クロック信号及び電圧制御発振
器出力クロック信号を受取るように作用し得ると共に、
読取以外の動作の間、書込み制御電圧を発生して供給す
るように作用する事が出来、読取以外の動作の間は、発
生された最後の書込み制御電圧を保持すると共に、読取
動作の間、最後の書込み制御電圧を供給するように作用
し得る書込み位相検出器と、前記読取制御電圧及び前記
書込制御電圧を受取って、それに応答して電圧制御発振
器入力電圧を発生するように作用し得る加算器回路と、
電圧制御発振器入力電圧を受取って、それに応答して電
圧制御発振器出力クロック信号を発生するように作用し
得ると共に、該電圧制御発振器出力クロック信号が、読
取動作の間は読取クロックとして、そして読取以外の動
作の間は書込みクロックとして作用する電圧制御発振器
とを有する位相固定ループ・システム。

【００６１】（２） 第１項記載の位相固定ループ・シ
ステムに於いて、同期的に標本化されたデータ信号がデ
ータ誤り信号である位相固定ループ・システム。 （３） 第２項記載の位相固定ループ・システムに於い
て、データ誤り信号が、標本化された読取信号と目標値
の間の差に対応する値を含む位相固定ループ・システ
ム。 （４） 第１項記載の位相固定ループ・システムに於い
て、前記読取位相検出器からの読取制御電圧を受取っ
て、読取動作の間、前記加算器回路に前記読取制御電圧
を供給するように作用し得る読取制御電圧回路を有する
位相固定ループ・システム。 （５） 第４項記載の位相固定ループ・システムに於い
て、前記読取制御電圧回路及び前記加算器回路が、読取
動作の間は結合されていて、読取以外の動作の間は切離
されている位相固定ループ・システム。 （６） 第１項記載の位相固定ループ・システムに於い
て、前記書込み位相検出器からの書込み制御電圧を受取
って、読取以外の動作の間、前記書込み制御電圧を前記
加算器回路に供給するように作用し得ると共に、更に、
読取以外の動作の間、書込み位相検出器によって供給さ
れた最後の書込み制御電圧を保持し、読取動作の間、前
記最後の書込み制御電圧を前記加算器回路に供給するよ
うに作用し得る書込み制御電圧回路を有する位相固定・
ループ・システム。 （７） 第６項記載の位相固定ループ・システムに於い
て、前記書込み制御電圧回路及び書込み位相検出器が、
読取以外の動作の間は結合されていて、読取動作の間は
切離されている位相固定ループ・システム。 （８） 第７項記載の位相固定ループ・システムに於い
て、基準クロック信号を受取って、前記書込み位相検出
器に対して周波数を調節した基準クロック信号を供給す
るように作用し得る除数Ｍの除算回路と、前記電圧制御
発振器出力クロック信号を受取って、前記書込み位相検
出器に対して周波数が調節された電圧制御発振器出力ク
ロック信号を供給するように作用し得る除数Ｎの除算回
路とを有する位相固定ループ・システム。 （９） 第６項記載の位相固定ループ・システムに於い
て、書込み制御電圧回路が、書込み制御電圧を記憶並び
に保持するループ・フィルタ・キャパシタを有する位相
固定ループ・システム。 （１０） 第１項記載の位相固定ループ・システムに於
いて、基準クロック信号及び読取付能信号を受取るよう
に作用し得るゼロ位相再開回路を有し、該ゼロ位相再開
回路は読取動作から読取以外の動作への切り換えが起っ
た時、前記電圧制御発振器出力クロック信号の位相を基
準クロック信号の位相にリセットするように作用し得る
位相固定ループ・システム。

【００６２】（１１） データ記憶媒質並びに制御回路
を持つ大量記憶装置に用いるデータ・チャンネルに於い
て、書込みクロック信号によって制御され、読取以外の
動作の間、前記制御回路から供給されたディジタル・デ
ータ信号を受取って処理する様に作用し得ると共に、そ
れに応答して、対応する書込み信号をデータ記憶媒質に
供給するように作用し得る書込みチャンネルと、読取ク
ロック信号によって制御され、読取動作の間、前記デー
タ記憶媒質から読取信号を受取り、受取った読取信号を
処理する様に作用し得ると共に、それに応答して、前記
制御回路に対応するディジタル・データ信号を供給する
ように作用し得る読取チャンネルと、読取位相検出器、
書込み位相検出器、加算器回路及び電圧制御発振器を持
つ位相固定ループ・システムとを有し、該位相固定ルー
プ・システムは、読取以外の動作の間、書込みクロック
を発生し、電圧制御発振器の出力から書込みチャンネル
に前記書込みクロック信号を供給するように作用し得る
と共に、読取動作の間、読取クロック信号を発生し、前
記電圧制御発振器の出力から読取チャンネルに前記読取
クロック信号を供給するように作用し得るデータ・チャ
ンネル。

【００６３】（１２） 第１１項記載のデータ・チャン
ネルに於いて、前記位相固定ループ・システムが、読取
チャンネルからの同期的に標本化されたデータ信号及び
電圧制御発振器出力クロック信号を受取るように作用し
得ると共に、それに応答して読取制御電圧を発生するよ
うに作用可能であって、読取動作の間、読取制御電圧を
供給するように作用し得る読取位相検出器と、基準クロ
ック信号及び電圧制御発振器出力クロック信号を受取る
ように作用し得ると共に、読取以外の動作の間、書込み
制御電圧を発生して供給するように作用する事が出来、
読取以外の動作の間は、発生された最後の書込み制御電
圧を保持すると共に、読取動作の間は最後の書込み制御
電圧を供給するように作用し得る書込み位相検出器と、
前記読取制御電圧及び前記書込制御電圧を受取って、そ
れに応答して電圧制御発振器入力電圧を発生するように
作用し得る加算器回路と、前記電圧制御発振器入力電圧
を受取って、それに応答して電圧制御発振器出力クロッ
ク信号を発生するように作用する事が出来、該電圧制御
発振器出力クロック信号が、読取動作の間は読取クロッ
ク信号として、そして読取以外の動作の間は書込みクロ
ック信号として作用する電圧制御発振器とで構成されて
いるデータ・チャンネル。

【００６４】（１３） 第１２項記載のデータ・チャン
ネルに於いて、位相固定ループ・システムの読取制御電
圧回路及び加算器回路が、読取動作の間は結合されてい
て、読取以外の動作の間は切離されているデータ・チャ
ンネル。 （１４） 第１３項記載のデータ・チャンネルに於い
て、位相固定ループ・システムが、読取以外の動作の
間、書込み位相検出器からの書込み制御電圧を受取っ
て、加算器回路に対して該書込み制御電圧を供給するよ
うに作用し得る書込み制御電圧回路を有し、該書込み制
御電圧回路は更に、読取以外の動作の間、書込み位相検
出器から供給された最後の書込み制御電圧を保持し、読
取動作の間、前記最後の書込み制御電圧を前記加算器回
路に供給するように作用し得るデータ・チャンネル。 （１５） 第１４項記載のデータ・チャンネルに於い
て、書込み制御電圧回路及び書込み位相検出器が、読取
以外の動作の間は結合されていて、読取動作の間は切離
されているデータ・チャンネル。 （１６） 第１５項記載のデータ・チャンネルに於い
て、更に、基準クロック信号を受取って、周波数を調節
した基準クロック信号を前記書込み位相検出器に供給す
るように作用し得る除数Ｍの除算回路と、前記電圧制御
発振器出力クロック信号を受取って、周波数を調節した
電圧制御発振器出力クロック信号を前記書込み位相検出
器に供給するように作用し得る除数Ｎの除算回路とを有
するデータ・チャンネル。

【００６５】（１７） 読取以外の動作の間、書込みチ
ャンネルに書込みクロック信号を、そして読取動作の
間、読取チャンネルに読取クロック信号を供給する方法
に於いて、基準クロック信号及び同期的に標本化された
データ信号を受取り、読取以外の動作の間、書込み制御
電圧を発生し、該書込み制御電圧は、基準クロック信号
と、読取以外の動作の間に、電圧制御発振器の出力とし
て供給された書込みクロック信号との間の位相差に対応
し、読取以外の動作の間、前記書込み制御電圧を電圧制
御発振器に供給し、読取以外の動作の間、前記電圧制御
発振器の出力として書込みクロック信号を発生し、読取
以外の動作から読取動作に切り換え、読取以外の動作か
ら読取動作に切り換える前に発生された最後の書込み制
御電圧を保持し、読取動作の間、読取制御電圧を発生
し、該読取制御電圧は、同期的に標本化されたデータ信
号と、読取動作の間に前記電圧制御発振器の出力として
供給された読取クロック信号との間の位相差に対応し、
保持していた最後の書込み制御電圧及び前記読取制御電
圧を前記電圧制御発振器に供給し、読取動作の間、前記
電圧制御発振器の出力として読取クロック信号を発生す
る工程を含む方法。 （１８） 第１７項記載の方法に於いて、更に、書込み
制御電圧を発生する工程の前に、基準クロック信号を整
数Ｍで除算し、書込み制御電圧を発生する工程の前に、
書込みクロック信号を整数Ｎで除算する工程を含む方
法。 （１９） 第１７項記載の方法に於いて、更に、読取以
外の動作から読取動作へ切り換える工程の後、読取クロ
ック信号にゼロ位相の再開を行なわせる工程を含む方
法。 （２０） 第１７項記載の方法に於いて、読取以外の動
作から読取動作へ切り換える工程が、読取クロック信号
にゼロ位相の再開を行なわせる事を含む方法。

【００６６】（２１） ディスク・ドライブ大量記憶シ
ステム３０の同期的に標本化されるデータ・チャンネル
１０に使われる位相固定ループ・システム５２及び方法
を説明した。位相固定ループ・システム５２が、読取動
作の間、読取チャンネル１８に読取クロック信号を、そ
して書込み又は読取以外の動作の間、書込みチャンネル
１６に書込みクロック信号を供給する。位相固定ループ
・システム５２は、読取位相検出器８０、書込み位相検
出器９０、加算器回路９２及び電圧制御発振器９４を含
む。読取以外の動作の間、書込み位相検出器９０が基準
クロック信号と電圧制御発振器９４の出力クロック信号
を受取る。書込み位相検出器９０はこれら２つの信号の
位相差を決定し、対応する書込み制御電圧を加算器回路
９２に供給する。加算器回路９２はこの信号を電圧制御
発振器９４に供給し、発振器は、書込みチャンネル１６
に対して、書込みクロック信号として作用する出力クロ
ック信号を供給する。読取動作の間、書込み位相検出器
９０が、読取以外の動作の間に供給された最後の書込み
制御電圧を保持し、これを加算器回路９２に供給する。
読取位相検出器８０が読取チャンネル１８からの誤り信
号と電圧制御発振器９４の出力クロック信号を受取る。
読取位相検出器８０がこれら２つの信号の位相差を決定
し、対応する読取制御電圧を加算器回路９２に供給す
る。加算器回路９２はこれらの信号を加算し、それを電
圧制御発振器９４に供給して、読取チャンネル１８に対
する読取クロック信号を発生する。

【図面の簡単な説明】

【図１】ディスク・ドライブ大量記憶システムのブロッ
ク図。

【図２】ディスク・ドライブ大量記憶システムのデータ
・チャンネルのブロック図。

【図３】データ・チャンネルに使われる位相固定ループ
・システムの全体的なブロック図。

【図４】データ・チャンネルの位相固定ループ・システ
ムの拡大ブロック図。

【符号の説明】

１６ 書込みチャンネル １８ 読取チャンネル ８０ 読取位相検出器 ８２ 読取制御電圧回路 ９０ 書込み位相検出器 ９２ 加算器回路 ９３ 書込み制御電圧回路 ９４ 電圧制御発振器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 読取チャンネルに読取クロックを、そし
   て書込みチャンネルに書込みクロックを供給する位相固
   定ループ・システムに於いて、 読取チャンネルからの同期的に標本化されたデータ信号
   及び電圧制御発振器出力クロック信号を受取るように作
   用し得ると共に、それに応答して読取制御電圧を発生す
   るように動作可能であって、読取動作の間、読取制御電
   圧を供給するように作用し得る読取位相検出器と、 基準クロック信号及び電圧制御発振器出力クロック信号
   を受取るように作用し得ると共に、読取以外の動作の
   間、書込み制御電圧を発生して供給するように作用する
   事が出来、読取以外の動作の間は、発生された最後の書
   込み制御電圧を保持すると共に、読取動作の間、最後の
   書込み制御電圧を供給するように作用し得る書込み位相
   検出器と、 前記読取制御電圧及び前記書込制御電圧を受取って、そ
   れに応答して電圧制御発振器入力電圧を発生するように
   作用し得る加算器回路と、 電圧制御発振器入力電圧を受取って、それに応答して電
   圧制御発振器出力クロック信号を発生するように作用し
   得ると共に、該電圧制御発振器出力クロック信号が、読
   取動作の間は読取クロックとして、そして読取以外の動
   作の間は書込みクロックとして作用する電圧制御発振器
   とを有する位相固定ループ・システム。
2. 【請求項２】 読取以外の動作の間、書込みチャンネル
   に書込みクロック信号を、そして読取動作の間、読取チ
   ャンネルに読取クロック信号を供給する方法に於いて、 基準クロック信号及び同期的に標本化されたデータ信号
   を受取り、 読取以外の動作の間、書込み制御電圧を発生し、該書込
   み制御電圧は、基準クロック信号と、読取以外の動作の
   間に、電圧制御発振器の出力として供給された書込みク
   ロック信号との間の位相差に対応し、 読取以外の動作の間、前記書込み制御電圧を電圧制御発
   振器に供給し、 読取以外の動作の間、前記電圧制御発振器の出力として
   書込みクロック信号を発生し、 読取以外の動作から読取動作に切り換え、 読取以外の動作から読取動作に切り換える前に発生され
   た最後の書込み制御電圧を保持し、 読取動作の間、読取制御電圧を発生し、該読取制御電圧
   は、同期的に標本化されたデータ信号と、読取動作の間
   に前記電圧制御発振器の出力として供給された読取クロ
   ック信号との間の位相差に対応し、 保持していた最後の書込み制御電圧及び前記読取制御電
   圧を前記電圧制御発振器に供給し、 読取動作の間、前記電圧制御発振器の出力として読取ク
   ロック信号を発生する工程を含む方法。