JP4480191B2 - 位相固定ループ・システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は全般的に情報記憶装置の分野、更に具体的に言えば、読取クロック信号及び書込みクロック信号を供給する為にデータ・チャンネルに使われる位相固定ループ・システム及び方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
コンピュータのハードウェア及びソフトウェア技術が進歩し続けるのにつれて、コンピュータのソフトウェア及びデータを記憶する為の一層大型で一層高速の大量記憶装置に対する需要が増加し続けている。マルチメディア用のような電子データベース及びコンピュータ・アプリケーションは大量のディスク記憶空間を必要とする。メモリ及びディスク記憶空間に十分という事はないというのがコンピュータ産業に於ける格言である。
【０００３】
このようにたえず増大する要求に応える為、ハード・ディスク・ドライブが引続いて開発され、進歩している。初期の或るディスク・ドライブは最大記憶容量が５メガバイトで１４吋のプラッタを使っていたが、今日のハード・ディスク・ドライブは１ギガバイトを越え、３．５吋のプラッタを使うのが普通である。これに対応して、単位面積当りに記憶されるデータ量、即ち、面積密度の進歩は劇的に加速されている。例えば、１９８０年代には、面積密度が毎年約３０％増加したが、１９９０年代には、年間の面積密度の増加は約６０％である。ハード・ディスク・ドライブの１メガバイト当りのコストはその面積密度に反比例の関係にある。
【０００４】
大量記憶装置の製造業者は、大きなデータ容量を持つ高速のハード・ディスク・ドライブをどんどん安いコストで生産しようと努めている。高速ハード・ディスク・ドライブは、速い速度でデータを記憶並びに再生する事が出来るものである。ディスクの駆動速度及び容量を増加するという事の一面は、面積密度を改善又は増加する事である。データを記憶並びに再生する方法を改善する事により、面積密度を高める事が出来る。
【０００５】
一般的に、ハード・ディスク・ドライブのような大量記憶装置及びシステムは、回転ディスク又はプラッタのような磁気記憶媒質、スピンドル・モータ、読取／書込みヘッド、アクチュエータ、プリアンプ、読取チャンネル、書込みチャンネル、サーボ制御装置、及びハード・ディスク・ドライブの動作を制御すると共にハード・ディスク・ドライブをホスト又はシステム・バスに正しくインターフェース接続する為の制御回路を含んでいる。読取チャンネル、書込みチャンネル、サーボ制御装置及びメモリは全て１つの集積回路として構成する事が出来、これがデータ・チャンネルと呼ばれる。制御回路は、ハード・ディスク・ドライブの動作の間、制御プログラム又は命令を実行する為のマイクロプロセッサを含んでいる場合が多い。
【０００６】
ハード・ディスク・ドライブ（ＨＤＤ）は、データを記憶及び再生する時に書込み及び読取動作を行なう。典型的なＨＤＤは、ホスト・インターフェースからその制御回路にデータを転送する事により、書込み動作を実施する。その後、制御回路がデータを局部的なダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）に記憶する。制御回路プロセッサが、情報を書込みチャンネルを介してディスク・プラッタに転送する事が出来るようにする一連の事象の計画を立てる。制御回路が読取／書込みヘッドを正しいトラック迄移動し、トラックの正しいセクタを突き止める。最後に、ＨＤＤ制御回路がＤＲＡＭからのデータを書込みチャンネルを介してディスク・プラッタの突き止められたセクタへ転送する。書込みクロックが、書込みチャンネルに於ける書込み動作のタイミングを制御する。書込みチャンネルは、後でそのデータをより確実に再生する事が出来るように、データを符号化する事がある。一般的にセクタは、セクタ当りユーザ・データの５１２バイトというような一定のデータ記憶容量を持っている。
【０００７】
読取動作では、読取るべき正しいセクタが突き止められ、前にディスクに書込まれていたデータが読取られる。読取／書込みヘッドが、ディスク・プラッタの磁束の変化を感知し、対応するアナログ読取信号を発生する。読取チャンネルはアナログ読取信号を受取り、その信号を条件づけ、この信号から“０”及び“１”を検出する。読取チャンネルは、自動利得制御（ＡＧＣ）方式を使って、信号を適当なレベル迄増幅する事により、信号を条件づける。その後、読取チャンネルは、望ましくない高周波雑音を除く為に、信号をフィルタ作用にかけ、チャンネルを等化し、信号から“０”及び“１”を検出し、制御回路に対して２進データのフォーマットを作る。この後、２進データ又はディジタル・データが読取チャンネルから制御回路へ転送され、制御回路のＤＲＡＭに記憶される。この後、プロセッサが、データを転送する用意が出来た事をホストに知らせる。読取クロックが読取チャンネルに於ける読取動作のタイミングを制御する。
【０００８】
ディスク・プラッタが移動している時、読取／書込みヘッドは特定のトラックと整合して、即ち、その上にとどまっていなければならない。これは、サーボ・ウェッジと呼ばれるディスクからの情報を読取る事によって達成される。一般的に、各々のセクタは対応するサーボ・ウェッジを持っている。サーボ・ウェッジは、ヘッドの位置を示す。データ・チャンネルがこの位置情報を受取り、この為、サーボ制御装置はヘッドをトラック上に正しく位置ぎめし続ける事が出来る。
【０００９】
従来のＨＤＤ読取チャンネルは、磁気媒質に記憶されたアナログ情報からディジタル情報を抽出又は検出する為にピーク検波と呼ばれる方法を用いていた。この方法では、波形を単純にレベル検出し、波形のレベルが標本化窓の間、閾値より高ければ、データを“１”とみなす。更に最近になって、ディスクに書込まれたもとのデータを再生する為に離散的な時間信号処理（ＤＴＳＰ）を利用する更に進んだ方法が、面積密度を改善する為に、読取チャンネルの電子回路に使われている。この方法では、データ回復クロックを使って、データが同期的に標本化される。この後、信号処理理論を用いた一連の数学的な操作によってサンプルを処理する。
【００１０】
同期的に標本化されるデータ（ＳＳＤ）チャンネルには幾つかの種類がある。部分応答最大尤度（ＰＲＭＬ）、拡張ＰＲＭＬ（ＥＰＲＭＬ）、強化拡張ＰＲＭＬ（ＥＥＰＲＭＬ）、固定遅延トリー探索（ＦＤＴＳ）及び判定フィードバック等化（ＤＦＥ）がＤＴＳＰ方法を用いるＳＳＤチャンネルの異なる種類の幾つかの例である。幾つかのこういうシステムで実施される最大尤度検出は、１９６７年にそれを開発したアンドルー・ヴィテルビの名前に因んで名付けられたビテルビ・アルゴリズムを実施するビテルビ復号器によって実施されるのが普通である。
【００１１】
一般的にＳＳＤチャンネル又は読取チャンネルは、読取動作を行なう為に混合モード回路を必要とする。この回路は、アナログ信号増幅、自動利得制御（ＡＧＣ）、連続時間フィルタ作用、信号の標本化、ＤＴＳＰ操作、タイミング回復、信号検出及びフォーマット形成のような機能を実施する事が出来る。全てのＳＳＤチャンネルで、読取動作中の主な目標は、最大の雑音の環境内でビット誤り率（ＢＥ）を最低にしてデータを正確に再生する事である。読取チャンネル及び書込みチャンネルの両方を含むデータ・チャンネル回路は、種々の入力及び出力（Ｉ／Ｏ）ピンを含む１個の集積回路パッケージで構成する事が出来る。
【００１２】
ＳＳＤチャンネルは読取動作を制御する為の読取クロックと、書込み動作並びに読取以外のその他の動作を制御する為の書込みクロックを使う。書込み動作の間、書込みクロック又は書込みタイミング信号が書込みチャンネルに供給されて、ディスク・プラッタに対するデータの書込み又は記憶を同期させる。読取動作の間、読取クロック又はデータ回復クロックが読取チャンネルに供給されて、ディスク・プラッタから読取られるデータの標本化を同期させる。読取及び書込みクロックは、スピンドル・モータの速度の若干の変更を考慮に入れて、異なる周波数で発生される事がある。
【００１３】
別々の読取及び書込みクロックが存在する事により、幾つかの欠点及び問題が生ずる。読取及び書込みクロックのように、同じような周波数を持つ２つの高周波信号源が存在すると、２つの信号の間に干渉が生ずる場合が多い。この干渉により、システム雑音及びデータの誤りが一層大きくなる。別々の読取及び書込みクロックは、回路が増大し、シリコンが増加し、製造コストが高くなり、ノートブック型又はラップトップ型コンピュータのようなポータブル式又は電池を電源とする用途で特に問題となる事であるが、消費電力が増加するという別の欠点を伴う。
【００１４】
【課題を解決するための手段】
上に述べたところから、大量記憶システムのデータ・チャンネルに使う位相固定ループ・システムの必要が生じている事が理解されよう。この発明では、何れもそれ自身の電圧制御発振器を持つ別々の位相固定ループを使って読取クロック及び書込みクロックを供給する事に伴う欠点及び問題を実質的になくし並びに減らす位相固定ループ・システムを提供する。この位相固定ループ・システムは、互いに干渉する惧れのあるような、同じような周波数を持つ２つの高周波信号が存在する事に伴う問題をなくする。これによって雑音が減少すると共に、データの誤りの可能性が小さくなる。更にこの位相固定ループ・システムは回路を少なくし、製造コストを下げ、消費電力を減らす。
【００１５】
この発明では、読取クロック及び書込みクロックを供給する為に使う位相固定ループ・システムを提供する。位相固定ループ・システムが、同期的に標本化されたデータ信号及び電圧制御発振器出力クロック信号を受取って、それに応答して読取制御電圧を発生する読取位相検出器を含む。基準クロック信号及び前記電圧制御発振器出力クロック信号を受取って、読取以外の動作の間、書込み制御電圧を発生する書込み位相検出器を設ける。読取動作の間、書込み位相検出器が、読取以外の動作から読取動作に切り換わる前に供給された最後の書込み制御電圧を供給する。読取制御電圧及び書込み制御電圧を受取って、電圧制御発振器入力電圧を発生する加算器回路を設ける。最後に、電圧制御発振器入力電圧を受取って、電圧制御発振器出力クロック信号を発生する電圧制御発振器を設ける。電圧制御発振器出力クロック信号が、読取動作の間は読取クロックとして作用し、読取以外の動作の間は書込みクロックとして作用する。
【００１６】
この発明は、大量記憶システムに使われる従来開発された位相固定ループに比べて、種々の技術的な利点を持つ。例えば、この発明の技術的な利点の中には、同じ事を達成する為に幾つかの位相固定ループを使う代りに、位相固定ループ・システムをデータ・チャンネルに使って、時間ベースを発生すると共に読取の同期を行なう事が含まれる。位相固定ループ・システムは１つの電圧制御発振器を必要とするだけであり、その結果、回路が減少し、シリコンが減少し、製造コストが下がり、所要電力が減少する。位相固定ループ・システムを使った事による別の技術的な利点は、２番目の高周波信号源がなくなる事である。２番目の高周波信号源があると、回路に雑音及び干渉が入り込む惧れがある。これはデータ・チャンネルの読取及び書込みクロックの場合のように、同じ周波数に近い周波数で２つの高周波信号源が動作する時に特に厄介になる。その他の技術的な利点は、以下図面について詳しく説明するところから、当業者には容易に明らかであろう。
【００１７】
この発明並びにその利点が更に良く理解されるように、次に図面について詳しく説明する。図面全体に亘り、同様な部分には同じ参照数字を用いている。
【００１８】
【実施例】
図１は読取動作の間にデータを再生し、書込み動作の間にデータを記憶する為に使われるディスク・ドライブ大量記憶システム３０のブロック図である。ディスク・ドライブ大量記憶システム３０が、読取及び書込み動作の間、ホスト３２とインターフェース接続され、データをやりとりする。ディスク・ドライブ大量記憶システム３０がディスク／ヘッド集成体１２、プリアンプ１４、同期的に標本化されるデータ（ＳＳＤ）チャンネル１０及び制御回路１１を含む。ディスク／ヘッド集成体１２及びプリアンプ１４を使って、データを磁気的に記憶する。ＳＳＤチャンネル１０及び制御回路１１を使って、ディスク／ヘッド集成体１２から読取られ、並びにそれに書込まれるデータを処理すると共に、ディスク・ドライブ大量記憶システム３０の種々の動作を制御する。ホスト３２が制御回路１１とディジタル・データのやりとりをする。
【００１９】
ディスク／ヘッド集成体１２が、磁気プラッタ上の磁気的な遷移として表わされるデータを記憶する為に使われる多数の回転磁気ディスク又はプラッタを含む。ディスク／ヘッド集成体１２の読取／書込みヘッドを使って、磁気プラッタのそれぞれの側にデータを記憶すると共に、そこからデータを再生する。読取／書込みヘッドは、磁気抵抗型ヘッドのような利用し得る多数の読取／書込みヘッドであってよい。プリアンプ１４がディスク／ヘッド集成体１２の読取／書込みヘッドとＳＳＤチャンネル１０の間のインターフェースとなり、必要に応じて波形データ信号に対して増幅作用をする。
【００２０】
ＳＳＤチャンネル１０は、読取及び書込み動作の間、プリアンプ１４を介してディスク／ヘッド集成体１２とアナログ・データ信号のやりとりをすると共に、データ／パラメータ通路１３を介して制御回路１１とディジタル・データ信号のやりとりをする為に使われる。ＳＳＤチャンネル１０が書込みチャンネル１６、読取チャンネル１８、サーボ制御装置２０及びパラメータ・メモリ２２を含む。読取チャンネル１８及び書込みチャンネル１６を囲む破線は、読取チャンネル１８及び書込みチャンネル１６の組合せであるデータ・チャンネル３６を示す。データ・チャンネル３６は、図２に更に詳しく示されているが、１個の集積回路として構成する事が出来る。読取及び書込み動作の間の両方の間、データ・チャンネル３６のタイミングは、図１には示してないが、後で更に詳しく説明する位相固定ループ・システムによって制御される。
【００２１】
書込み動作の間、書込みチャンネル１６が、データ／パラメータ通路１３を介して、制御回路１１から、並列フォーマットのディジタル・データを受取る。ディジタル・データが記憶用にフォーマットが変えられて、ディスク／ヘッド集成体１２に供給される。書込みチャンネル１６はレジスタ、スクランブラ、符号器、直列化器及び書込み予備補償回路を含んでいてよい。書込みチャンネルの動作及びタイミングが、これから詳しく説明する位相固定ループ・システムによって制御される。
【００２２】
読取動作の間、読取チャンネル１８がプリアンプ１４を介してディスク／ヘッド集成体１２からアナログ・データ信号を受取る。読取チャンネルがアナログ・データ信号を条件づけ、復号し、フォーマットを定め、並列フォーマットのディジタル・データ信号をデータ／パラメータ通路１３を介して制御回路１１に供給する。読取チャンネル１８は、自動利得制御回路、低域フィルタ、標本化回路、有限インパルス応答フィルタのような等化器、最大尤度部分応答検出器、直−並列変換器、同期フィールド検出回路のような種々の回路モジュールの任意のものを含んでいる。読取チャンネル１８のタイミング及び動作が、これから詳しく説明する位相固定ループ・システムによって制御される。読取チャンネル１８及び書込みチャンネル１６が図２に更に詳しく示されている。
【００２３】
ＳＳＤチャンネル１０の種々の回路モジュールは、性能を高める為又は最適にする為の動作パラメータを受取る事が出来る。こういう動作パラメータは一般的にバーンインの際に計算されるが、他の時に計算してもよい。動作パラメータを使って、ＳＳＤチャンネル１０の動作をよくする。動作パラメータは、システム毎に変化して動作性能に影響するような、ディスク・ドライブ大量記憶システム３０の種々の物理的及び磁気的な特性を考慮に入れるようにも設計されている。始動の際、動作パラメータが制御回路１１からデータ／パラメータ通路１３を介してＳＳＤチャンネル１０に供給される。パラメータ・メモリ２２が動作パラメータを記憶する。その後、種々の回路モジュールがパラメータ・メモリ２２から動作パラメータをアクセスする。
【００２４】
サーボ制御装置２０が、読取及び書込み動作の間、制御回路１１に位置誤差信号（ＰＥＳ）を供給する。ＰＥＳは、読取及び書込み動作の両方の間、ヘッドを正しく位置ぎめする事が出来るように、ディスク／ヘッド集成体１２のヘッドの位置に関係している。
【００２５】
制御回路１１を使って、ディスク・ドライブ大量記憶システム３０の種々の動作を制御すると共に、ＳＳＤチャンネル１０及びホスト３２とディジタル・データのやりとりをする。制御回路１１は、マイクロプロセッサ２８、ディスク制御装置２４、ランダムアクセス・メモリ（ＲＡＭ）２６、及び固定メモリ（ＲＯＭ）２９を含む。マイクロプロセッサ２８、ディスク制御装置２４、ＲＡＭ ２６及びＲＯＭ ２９が一緒になって、ホスト３２からデータを受取り、記憶し、後で再生して、ホスト３２に供給する事が出来るように、ディスク・ドライブ大量記憶システム３０の制御及び論理機能をする。ＲＯＭ ２９が、ディスク・ドライブ大量記憶システム３０を動作させ且つ制御する時、マイクロプロセッサ２８によって使われる予めロードされたマイクロプロセッサ命令を記憶している。ＲＯＭ ２９は、始動の際、パラメータ・メモリ２２に供給される動作パラメータをも記憶する事が出来る。ＲＡＭ ２６は、書込み動作でディジタル・データを記憶する為、並びに読取動作の結果として発生されたディジタル・データを記憶する為に使われる。ディスク制御装置２４は、ディスク・ドライブ大量記憶システム３０をホスト３２に正しくインターフェース接続する為、及び内部で制御回路１１をＳＳＤチャンネル１０にインターフェース接続する為に使われる種々の論理及びバス調停回路を含む。回路の構成によって、種々の回路の内のどれでもディスク制御装置２４に使う事が出来る。
【００２６】
動作について説明すると、最初に電源が投入された時、ティスク・ドライブ大量記憶システム３０は初期設定又は始動ルーチンを経由する。このような１つのルーチンがマイクロプロセッサ２８に命令して、前もってＲＯＭ ２９に記憶されている動作パラメータをデータ／パラメータ通路１３を介してパラメータ・メモリ２２に供給する。その後、読取動作の間、読取チャンネル１８によって使う為に、動作パラメータがパラメータ・メモリ２２のメモリ・レジスタに記憶される。
【００２７】
初期設定ルーチンが完了した後、データをディスク／ヘッド集成体１２から読取り又はこの集成体に書込む事が出来る。サーボ制御装置２０が位置情報を供給して、読取／書込みヘッドをディスク上に正しく位置ぎめして、データを読取並びに書込む事が出来るようにする。全般的に言うと、ディスク・ドライブ大量記憶システム３０の動作は読取動作及び読取以外の動作に分ける事が出来る。読取動作は、ディスク・ヘッド集成体１２のディスクからデータを読取る事を含み、読取以外の動作は、書込み動作、サーボ動作及びシステムの遊休時間を含む。位相固定ループ・システムからは、読取動作及び読取以外の動作の両方を制御する為のクロック信号が供給される。
【００２８】
読取動作の間、ホスト３２がデータの要請を開始する。ディスク／ヘッド集成体１２の読取／書込みヘッドが正しく位置ぎめされた後、アナログ・データ信号がプリアンプ１４に供給される。読取チャンネル１８がプリアンプ１４からのアナログ・データ信号を受取り、このアナログ・データ信号を処理し、対応するディジタル・データ信号を供給する。この為には、種々の回路モジュールと、アナログ・データ信号を同期的に標本化してディジタル信号を検出する方式が使われる。位相固定ループ・システムは、データ信号が正しく同期的に標本化されるように保証する為の読取クロック信号を供給する。読取チャンネル１８が、データ／パラメータ通路１３を介してディジタル・データ信号をディスク制御装置２４に供給する。ディスク制御装置２４が、読取及び書込み動作の両方の間、ＳＳＤチャンネル１０、ホスト３２、ＲＡＭ ２６、マイクロプロセッサ２８及びＲＯＭ ２９の間の種々のディジタル論理制御及び調停回路になる。この後、データを転送する用意が出来た事をマイクロプロセッサ２８がホスト３２に知らせる迄、ディジタル・データがＲＡＭ ２６に記憶される。ホスト３２は、パーソナル・コンピュータのシステム・バスのようなシステム・バスであってよい。
【００２９】
書込み動作の間、ディジタル・データ信号をホスト３２から受取り、最終的にディスク／ヘッド集成体１２に記憶する。ディジタル・データは、最初、ホスト３２から制御回路１１に供給される。制御回路１１がディジタル・データをＲＡＭ ２６に記憶する。マイクロプロセッサ２８は、この後データをＲＡＭ ２６から書込みチャンネル１６を介してディスク／ヘッド集成体１２に転送する事が出来るようにする一連の事象の計画を立てる。このデータのやりとりがデータ／パラメータ通路１３を介して行なわれる。書込みチャンネル１６がディジタル・データを符号化し、データを直列フォーマットにする。その後、ディスク上の正しい位置にデータを書込み又は記憶するようにディスク／ヘッド集成体１２のヘッドが正しく位置ぎめされた後、書込みチャンネル１６がデータをディスク／ヘッド集成体１２に供給する。書込みチャンネル１６の動作及びタイミングが、位相固定ループ・システムから供給される書込みクロック信号によって制御される。
【００３０】
図２はデータ・チャンネル３６のブロック図である。データ・チャンネル３６が、図１に示したように、読取チャンネル１８及び書込みチャンネル１６を含む。データ・チャンネル３６は読取動作及び書込み動作を実施する為に使われる。読取動作の間、データ・チャンネル３６がディスク／ヘッド集成体１２からのアナログ読取信号を可変利得増幅器（ＶＧＡ）４０で受取る。データ・チャンネル３６が読取信号を同期的に標本化して処理し、対応するディジタル・データ出力信号を直−並列変換器６０から供給する。書込み動作の間、書込みチャンネル１６がディジタル・データ信号を受取り、この信号を処理して符号化し、磁気的に記憶する為、ディスク／ヘッド集成体１２にデータ信号を供給する。位相固定ループ・システム（ＰＬＬ）５２が、読取及び書込み動作のタイミングを制御する読取クロック及び書込みクロックを供給する。
【００３１】
図１にブロックで示した読取チャンネル１８は、読取動作の間、アナログ読取信号を同期的に標本化し、処理し、条件づける為に使われる種々の回路モジュールを含んでいる。読取チャンネル１８がＶＧＡ ４０、自動利得制御回路（ＡＧＣ）４４、低域フィルター（ＬＰＦ）４２、ＰＬＬ ５２、標本化回路４６、等化器４８、誤り回路５０、検出器５４、同期検出回路（ｓｙｎｃ検出）６２、及び直−並列変換器６０を含む。これらの回路モジュールの全てが、読取動作の間、アナログ読取信号を条件づけて解析し、対応するディジタルデータ信号を発生する為に使われる。これらの全ての回路モジュールの組合せ又は一部分の組合せを、読取チャンネル処理回路と呼ぶ事が出来る。ＲＥＡＤ信号が付能され、読取動作を実施すべき事を示す時、読取動作が実施される。
【００３２】
ＶＧＡ ４０がプリアンプ１４を通ったディスク／ヘッド集成体１２からのアナログ読取信号を受取って増幅する。ＶＧＡ ４０はＡＧＣ ４４と共に、アナログ読取信号に適当な増幅をするように作用する。ＡＧＣ ４４が誤り回路５０からのフィードバック信号を受取り、ＶＧＡ ４０によってアナログ読取信号に加えられる増幅又は利得を適当に調節する事が出来るようにする。
【００３３】
増幅されたアナログ読取信号がＶＧＡ ４０からＬＰＦ ４２に供給されて、更に処理が行なわれる。ＬＰＦ ４２は増幅されたアナログ読取信号を受取り、この信号をフィルタ作用にかけて、望ましくない高周波雑音を除去する。ＬＰＦ４２は、振幅の増強を伴う波形整形をも行なう。ＬＰＦ ４２は、Ｇｍ／Ｃ部品を用いて設計された連続時間７次フィルタであってよい。ＬＰＦ ４２のカットオフ周波数及び増強度はプログラム可能にする事が出来る。ＬＰＦ ４２のフィルタ作用にかけられた出力信号が標本化回路４６に供給される。
【００３４】
標本化回路４６がＬＰＦ ４２からのフィルタ作用にかけられた出力信号を標本化し、離散的な値を持つ離散的なアナログ出力信号を発生する。標本化回路４６はフィルタ作用にかけられた出力信号を連続時間から離散的な時間に変換する。フィルタ作用にかけられた出力信号は、ディスク／ヘッド集成体１２に記憶された種々の磁気的な遷移に対応する時刻に同期的に標本化される。こういう磁気的な遷移が、ディスク／ヘッド集成体１２に記憶されたデータに対応する。標本化回路４６が、次のサンプルが発生する迄、信号を標本化してその値を保持する。ＰＬＬ ５２は、標本化回路４６が何時フィルタ作用にかけられた出力信号を標本化して保持すべきかを示す読取クロック信号を標本化回路４６に供給する事により、標本化回路４６でサンプルが発生する時を制御する。離散的なアナログ出力信号の各々の離散的な値が、標本化回路４６によって信号が標本化された時のフィルタ作用にかけられた出力信号の値又は振幅に対応する。標本化回路４６は、正しい時間順序の値が等化器４８に送られるように、等化器４８に対して時系列で多重化された円形サンプルホールド回路のようなサンプルホールド回路であってよい。
【００３５】
等化器４８が標本化回路４６からの離散的なアナログ出力信号を受取り、ディスク／ヘッド集成体１２上の磁気的な遷移に対応する離散的なレベルを持つ離散的な等化読取信号を供給する。等化器４８は、複数個のフィルタ係数又はタップを受取る事によって信号を等化し、信号の等化作用又はフィルタ作用にそれらを用いる。離散的なアナログ出力信号が検出器５４の目標関数に対して等化される。等化器４８は複数個の乗算器を含む。各々の乗算器が、複数個のフィルタ係数の内の１つと、離散的なアナログ出力信号の相次ぐ離散的な値を受取る。その後、各々の乗算器の出力がアナログ加算器のような加算器の入力として供給され、この加算器が入力を加算し、離散的な等化された読取信号を供給する。離散的なアナログ出力信号が変化する時、各々の乗算器に供給される離散的なアナログ出力信号の相次ぐ離散的な値が次の乗算器にシフトし、この時、新しい離散的な値が最初の乗算器に供給され、１番古い離散的な値が最後の乗算器から脱落する。
【００３６】
等化器４８は、プログラム可能なディジタル回路によって設定された係数を持つ５タップ・フィルタを持つ有限インパルス応答フィルタであってよい。この時、等化器４８は５つのディジタル係数又はフィルタ・タップの重みを受取り、これらがディジタル・アナログ変換器を介してアナログ値に変換される。その後、各々の係数が別々の乗算器に供給される。５個全部の乗算器の出力がアナログ加算器に供給されて、離散的な等化された読取信号になる。５つの係数又はタップの場合を説明したが、係数又はタップの数並びに乗算器の対応する数は変えてもよい。
【００３７】
検出器５４が等化器４８から離散的な等化された読取信号を受取る。検出器５４がこの信号を解析して、ディスク／ヘッド集成体１２に記憶されたデータに対応するディジタル・データ出力を発生する。１実施例では、検出器５４は最大尤度検出器又はビテルビ・アルゴリズムを実施するビテルビ復号器であってよい。検出器５４がビテルビ復号器として構成されていると仮定すると、検出器５４は計量回路及び信号を解析する為の格子回路を含む。計量回路が、等化器４８からの離散的な等化された読取信号を受取り、ディスク上で磁気的な遷移が起っているかいなかったかを判定する為の加算、比較及び選択作用を実施する。計量回路の出力が、順序復号の為の判定トリーとして作用する格子回路に供給される。格子回路がディジタル・データ出力信号を発生し、これが検出器５４の出力として作用する。
【００３８】
同期検出回路６２がディジタル・データ出力信号を受取り、同期検出信号を発生する。同期検出回路６２は、ディジタル・データ出力信号に同期フィールド又はバイトが存在するかどうかを捜し、同期バイトが検出された時、同期検出信号を付能する。同期検出回路６２は、同期バイトが存在している筈の予め定められた期間又は時間の「窓」に亘って、同期バイトを捜す事が出来る。同期検出回路６２は、予め定められた同期バイトを記憶するレジスタと、ディジタル・データ出力を予め定められた同期バイトと比較するディジタル論理回路を含んでいてよい。
【００３９】
直−並列変換器６０が、ディジタル・データ出力信号及び同期検出信号を受取る。同期検出信号が同期検出回路６２によって付能される時、ディジタル・データ出力信号が並列フォーマットの出力として供給される。直−並列変換器６０がディジタル・データ出力信号を、８又は９ビット・フォーマットのような適切な並列フォーマットにする。
【００４０】
誤り回路５０が等化器４８からの離散的な等化された読取信号を受取り、それに応答して誤り信号を発生する。誤り信号がＰＬＬ ５２及びＡＧＣ ４４に対する入力として作用する。誤り信号は、離散的な等化された読取信号の離散的な値が、どの位理想的な目標値と異なっているかを示す。誤り信号は２つの信号として供給する事が出来る。１番目の信号は、離散的な等化された読取信号がどの帯域にあるかを示すレベル又は帯域信号であり、２番目の信号は、離散的な等化された読取信号と、その信号がある帯域の目標値の間の差を示す差信号である。誤り信号を計算するのに使う為、正及び負の目標値と、正及び負の閾値を誤り回路５０に供給する事が出来る。誤り回路５０は、誤り信号を発生する種々の回路の内のどれを用いてもよい。こういう回路は、離散的な等化された信号の離散的な値を閾値と比較する比較器を含む。サンプルホールド回路及び加算器回路を用いて、離散的な等化された信号を標本化し、標本化された値と目標値を加算又は目標値から標本化された値を減算する事が出来る。
【００４１】
ＰＬＬ ５２は、読取動作の間は読取クロック信号として、そして読取以外の動作の間は書込みクロック信号として作用する出力クロック信号を供給する。読取動作の間、ＰＬＬ ５２は、何時標本化回路４６がＬＰＦ ４２から供給されたフィルタ作用にかけられた出力信号を標本化するかを制御する。ＰＬＬ ５２が誤り信号、水晶クロック信号（ＸＴＡＬ）、読取イネーブル信号、及びＬＰＦ ４２のフィルタ作用にかけられた出力信号を受取り、読取動作の間、読取チャンネル１８全体に亘る読取クロック信号を供給する。図３及び４に示すＰＬＬ ５２は、読取動作の間、読取クロック信号を発生すると共に、書込み動作の間、書込みクロック信号を発生する。
【００４２】
書込みチャンネル１６が、ディジタル・データ信号を処理する種々の回路を含む。ＲＥＡＤ信号がイネーブルされておらず、書込み動作又は読取以外の動作を実施すべき事を示す時、書込みチャンネル１６の書込み動作が実施される。読取チャンネル１８における読取動作と同様に、書込み動作のタイミングが、ＰＬＬ ５２から供給される出力クロック信号によって制御される。書込み又は読取以外の動作の間、ＰＬＬ ５２の出力として書込みクロック信号が発生される。
【００４３】
書込みチャンネル１６は、ディジタル・データ信号を処理する為の任意の数の回路モジュール又は素子を含む事が出来る。こういう回路は、データをランダム化するスクランブラー回路、符号器、直列化器及び書込み予備補償回路を含む事がある。例えば、通常、書込みチャンネル１６はディジタル・データ信号を符号化する回路を含む。ディジタル・データ信号は、（０，４，４）拘束を強制して、記憶する前に、ディジタル・データ信号を８ビットから９ビットに変換するランレングス制限（ＲＬＬ）符号器を使って符号化する事が出来る。その後、直列化器が並列データを直列フォーマットにし、この直列データを書込み予備補償回路に供給し、この回路がデータに遅延を加える事が出来る。書込み予備補償回路はＰＬＬ ５２から供給された書込みクロック信号を使って、書込み動作の間、ディスク／ヘッド集成体１２にデータを適時に供給する。
【００４４】
図３はＰＬＬ ５２の全体的なブロック図である。ＰＬＬ ５２は、読取動作の間、読取チャンネル１８に読取クロック信号を供給し、読取以外の動作の間、書込みチャンネル１６に書込みクロック信号を供給する。ＰＬＬ ５２は、読取位相回路１１０、書込み位相回路１１２、ゼロ位相再開回路（ＺＰＲ）９６、加算器回路９２及び電圧制御発振器（ＶＣＯ）９４を含む。ＰＬＬ ５２は、ＲＥＡＤと記した読取イネーブル信号、ＸＴＡＬと記した基準クロック信号、誤り回路５０からの誤り信号、及びＬＰＦ ４２からのフィルタ作用にかけられた出力信号を受取る。ＰＬＬ ５２の出力クロック信号がＶＣＯ ９４の出力から供給される。
【００４５】
書込み位相回路１１２が読取イネーブル信号、基準クロック信号及びＶＣＯ ９４の出力クロック信号を受取り、読取以外の動作の間、書込み制御電圧を発生する。書込み位相回路１１２は、基準クロック信号と出力クロック信号の間の位相差を決定する事により、書込み制御電圧を発生する。書込み制御電圧が加算器回路９２に供給される。読取動作の間、書込み位相回路１１２は、読取動作から読取以外の動作への切り換えの前に供給された最後の書込み制御電圧を保持する。この値も加算器回路９２に供給される。
【００４６】
読取位相回路１１０は読取付能信号、誤り信号及びＶＣＯ ９４の出力クロック信号を受取り、それに応答して読取制御電圧を発生する。読取位相回路１１０は、誤り信号と出力クロック信号の間の位相差を決定する事により、読取制御電圧を発生する。読取動作の間、読取制御電圧が加算器回路９２に供給される。
【００４７】
ＺＰＲ ９６は、読取動作から読取以外への動作、並びに読取以外の動作から読取動作への切り換えが起った時、出力クロック信号をリセットする。ＺＰＲ９６は、出力クロック信号と別の信号の間の位相差を最小限に押える為に、ＶＣＯ ９４を停止して再開させる。読取動作から読取以外の動作への切り換えが起った時、出力クロック信号とＬＰＦ ４２からのフィルタ作用にかけられた出力信号に間の位相差を最小限に押える。読取以外の動作から読取動作への切り換えが起った時、電圧制御発振器出力クロック信号と基準クロック信号の間の位相差を最小限に押える。
【００４８】
動作について説明すると、加算器回路９２が、読取動作の間、読取制御電圧及び最後の書込み制御電圧を受取り、これらの２つの電圧の和に対応する出力電圧を発生する。前に述べたように、最後の読取以外の動作の後、最後の書込み制御電圧が書込み位相回路１１２によって保持されている。加算器回路９２はその出力をＶＣＯ ９４に供給し、ＶＣＯがそれに応答して出力クロック信号の周波数を調節する。出力クロック信号は、読取動作の間、読取クロック信号として作用する。
【００４９】
書込み動作のように、読取以外の動作の間、加算器回路９２は書込み制御電圧を受取り、この電圧をＶＣＯ ９４に供給し、ＶＣＯはそれに応答して出力クロック信号を発生すると共に調節する。この出力クロック信号が、読取以外の動作の間、書込みクロック信号として作用する。
【００５０】
図４は、１実施例の位相固定ループ・システムを示すＰＬＬ ５２の拡大ブロック図である。ＰＬＬ ５２が、読取動作の間、読取チャンネル１８に読取クロック信号を供給し、読取以外の動作の間、書込みチャンネル１６に書込みクロック信号を供給する。同じ書込みクロック信号が、サーボ動作のような他の読取以外の動作の間並びに遊休時間の間に供給される。ＰＬＬ ５２は、読取位相検出器８０、読取制御電圧回路８２、書込み位相検出器９０、書込み制御電圧回路９３、ＺＰＲ ９６、加算器回路９２及びＶＣＯ ９４を含む。読取動作及び読取以外の動作の間、ＶＣＯ ９４に正しい電圧が印加されるように保証する為に、ＰＬＬ ５２には、読取スイッチ８３、書込みスイッチ８１、読取付能インバータ８４、除数Ｍの除算回路８６及び除数Ｎの除算回路８８も使われる。ＶＣＯ９４が、ＰＬＬ ５２の出力として作用する出力クロック信号を発生する。この出力クロック信号が、読取動作の間は読取クロック信号として作用し、読取以外の間は書込みクロック信号として作用する。
【００５１】
ＰＬＬ ５２が読取動作から読取以外の動作に切り換わる時、読取イネーブル信号がイネーブル状態から非イネーブル状態に切り換わる。この切り換えの結果として、ＺＰＲ ９６がＶＣＯ ９４を停止して再開させ、書込み位相検出器９０に対する入力における位相誤差を最小限に押えるようにする。この切り換えの結果、読取スイッチ８３が開き、読取イネーブル・インバータ８４の出力にイネーブル信号が出る為、書込みスイッチ８１が閉じる。その結果、書込み制御電圧回路９３の出力だけが加算器回路９２の入力として供給される。読取スイッチ８３が開路状態にある為、読取制御電圧回路８２の出力は加算器回路９２に供給されない。書込みスイッチ８１が閉路状態にある為、書込み位相検出器９０の出力が書込み制御電圧回路９３に対する入力として供給される。
【００５２】
書込み動作の間又は読取以外の他の任意の動作の間、基準クロック信号が除数Ｍの除算回路８６に供給される。ＶＣＯ ９４の出力クロック信号が除数Ｎの除算回路８８に供給される。除数Ｍの除算回路８６及び除数Ｎの除算回路８８は分周回路であって、入力周波数の入力信号を受取り、入力周波数の整数分の一に等しい出力周波数の出力信号を発生する。除数Ｍの除算回路８６及び除数Ｎの除算回路８８は、除数を決定する為にランダム・シーケンス発生器を使う。Ｎ及びＭは整数であって、プログラム可能なメモリ・レジスタに記憶し、与える事が出来る。書込み位相検出９０が除数Ｍの除算回路８６及び除数Ｎの除算回路８８の出力信号を受取り、これら２つの信号を比較して、これらの２つの入力信号の間の位相差に対応する出力信号を発生する。除数Ｍの除算回路８６及び除数Ｎの除算回路８８から入力を受取った結果として、書込み位相検出器９０によって発生された出力信号の周波数は、次の式によって決定される。
【数１】
ｆ90＝（Ｎ／Ｍ）×ｆXTAL
ここでｆ90は書込み位相検出器９０の出力信号の周波数、Ｎ及びＭは整数、ｆXTALは基準クロック信号の周波数である。
【００５３】
書込み位相検出器９０の出力信号が、書込みスイッチ８１が閉じる書込み動作の間、書込み制御電圧回路９３に供給される。書込み制御電圧回路９３が、それに応答して書込み制御電圧を発生し又はそれを調節し、この電圧を加算器回路９２に供給する。書込み制御電圧回路９３は、書込み制御電圧を発生して、それを正確に保持する為に使われる２次ループ・フィルタ・キャパシタであってよい。書込み制御電圧が、書込み動作の間、加算器回路９２に対する入力として供給される。加算器回路９２はこの電圧をＶＣＯ ９４に対する入力として供給する。この為、書込み動作の間、ＶＣＯ ９４に供給される入力電圧は、書込み位相検出器９０に供給された２つの信号の間の位相差に対応する。ＶＣＯ ９４が、この入力電圧に基づいて、その出力クロック信号の周波数を調節する。書込み動作の間、出力クロック信号が書込みチャンネル１６に供給され、書込みクロック信号として作用する。この信号は除数Ｎの除算回路８８に対するフィードバック信号としても供給され、書込み動作全体に亘って、書込みクロック信号を調節する為に、この位相差を書込み位相検出器９０によってたえず発生する事が出来るようにする。
【００５４】
ＰＬＬ ５２が書込み動作から読取動作に切り換わる時、読取イネーブル信号が非イネーブル状態からイネーブル状態に切り換わる。この切り換えの結果、ＺＰＲ ９６がＶＣＯ ９４でゼロ位相再開を開始する。ＺＰＲ ９６はＶＣＯ ９４を停止して再開させ、読取位相検出器８０に対する入力の位相誤差が最小限に押えられるようにする。ＬＰＦ ４２が、読取位相検出器８０の入力における位相誤差を最小限に押える為にＶＣＯ ９４が使う信号をゼロ位相再開回路９６に供給する。この切り換えの結果、書込みスイッチ８１が開き、読取スイッチ８３が閉じるので、読取制御電圧回路８２の出力及び書込み制御電圧回路９３の出力が加算器回路９２に結合される。
【００５５】
書込みスイッチ８１が開く事によって、書込み位相検出器９０が書込み制御電圧回路９３から切離される。書込み制御電圧回路９３は、読取動作では、最早書込み位相検出器９０に結合されていないが、書込み制御電圧回路９３が、書込みスイッチ８１が開く前に発生された最後の書込み制御電圧を正確に保持している。
【００５６】
読取動作の間、読取位相検出器８０が、誤り回路５０によって供給された誤り信号及びＶＣＯ ９４の出力クロック信号を受取る。読取位相検出器８０がこれら２つの信号を比較し、これら２つの信号の間の位相差に対応する出力信号を発生する。誤り信号は、同期的に標本化された実際のデータの値と理想的な値又は目標値の間の差に関係する情報を含んでいる。誤り信号の代りに、読取チャンネル１８からのこの他の同期的に標本化されたデータ信号を供給してもよい。
【００５７】
読取位相検出器８０の出力信号が読取制御電圧回路８２に供給される。読取制御電圧回路８２が、それに応答して読取制御電圧を発生し又は調節し、この電圧を加算器回路９２に供給する。読取制御電圧回路８２は、この出力信号を保持し且つ供給する為に、ＲＣ回路のようなループ・フィルタを使う事が出来る。
【００５８】
読取動作の間、読取制御電圧が、書込み制御電圧回路９３から供給される、保持されていた最後の書込み制御電圧と共に加算器回路９２に供給される。読取動作の間、最後の書込み制御電圧は一定のままである。加算器回路９２が２つの電圧の和を計算し、その結果得られた出力電圧をＶＣＯ ９４に供給する。ＶＣＯ９４がこの出力電圧を受取り、その出力信号の周波数を、この出力電圧の値に対応する分だけ調節する。ＶＣＯ ９４の出力信号が読取クロック信号として作用し、読取チャンネル１８に供給される。読取クロック信号が読取チャンネル１８に供給されて、読取信号の同期的な標本化を制御する。ＶＣＯ ９４の出力が読取位相検出器８０に逆に供給されて、この信号と誤り信号の間の位相差をたえず計算して、読取動作全体に亘り、読取クロック信号の調節が出来るようにする。
【００５９】
従って、この発明に従って、前に述べた利点を満たす大量記憶システムのデータ・チャンネルに使う位相固定ループ・システム及び方法が提供された事は明らかである。この発明を詳しく説明したが、この説明で種々の変更、置き換えを行なう事が出来る事を承知されたい。例えば、読取及び書込み動作の両方の間、データ信号を処理する為の大量記憶システムのデータ・チャンネルに種々の方式及び回路を使っても、この発明を用いる事によって、このような任意のデータ・チャンネルの読取クロック信号及び書込みクロック信号を作る事が出来る。更に、当業者であれば、この明細書で例示した直結を変更して、２つの装置が直結ではなく、中間の装置（１つ又は複数）を介して互いに結合しても、この発明で得られる所望の結果を達成し得る事が理解されよう。当業者であれば、この発明の範囲を逸脱する事なく、変更、置換のこの他の例も容易に確認する事が出来よう。この発明を以上の詳しい説明によって具体的に示して説明したが、当業者であれば、特許請求の範囲によって定められたこの発明の範囲を逸脱せずに、形及び細部にこの他の種々の変更を加える事が出来る事が理解されよう。
【００６０】
以上の説明に関し、更に以下の項目を開示する。
（１） 読取チャンネルに読取クロックを、そして書込みチャンネルに書込みクロックを供給する位相固定ループ・システムに於いて、読取チャンネルからの同期的に標本化されたデータ信号及び電圧制御発振器出力クロック信号を受取るように作用し得ると共に、それに応答して読取制御電圧を発生するように動作可能であって、読取動作の間、読取制御電圧を供給するように作用し得る読取位相検出器と、基準クロック信号及び電圧制御発振器出力クロック信号を受取るように作用し得ると共に、読取以外の動作の間、書込み制御電圧を発生して供給するように作用する事が出来、読取動作の間は、発生された最後の書込み制御電圧を保持すると共に、読取動作の間、最後の書込み制御電圧を供給するように作用し得る書込み位相検出器と、前記読取制御電圧及び前記書込制御電圧を受取って、それに応答して電圧制御発振器入力電圧を発生するように作用し得る加算器回路と、電圧制御発振器入力電圧を受取って、それに応答して電圧制御発振器出力クロック信号を発生するように作用し得ると共に、該電圧制御発振器出力クロック信号が、読取動作の間は読取クロックとして、そして読取以外の動作の間は書込みクロックとして作用する電圧制御発振器とを有する位相固定ループ・システム。
【００６１】
（２） 第１項記載の位相固定ループ・システムに於いて、同期的に標本化されたデータ信号がデータ誤り信号である位相固定ループ・システム。
（３） 第２項記載の位相固定ループ・システムに於いて、データ誤り信号が、標本化された読取信号と目標値の間の差に対応する値を含む位相固定ループ・システム。
（４） 第１項記載の位相固定ループ・システムに於いて、前記読取位相検出器からの読取制御電圧を受取って、読取動作の間、前記加算器回路に前記読取制御電圧を供給するように作用し得る読取制御電圧回路を有する位相固定ループ・システム。
（５） 第４項記載の位相固定ループ・システムに於いて、前記読取制御電圧回路及び前記加算器回路が、読取動作の間は結合されていて、読取以外の動作の間は切離されている位相固定ループ・システム。
（６） 第１項記載の位相固定ループ・システムに於いて、前記書込み位相検出器からの書込み制御電圧を受取って、読取以外の動作の間、前記書込み制御電圧を前記加算器回路に供給するように作用し得ると共に、更に、読取以外の動作の間、書込み位相検出器によって供給された最後の書込み制御電圧を保持し、読取動作の間、前記最後の書込み制御電圧を前記加算器回路に供給するように作用し得る書込み制御電圧回路を有する位相固定・ループ・システム。
（７） 第６項記載の位相固定ループ・システムに於いて、前記書込み制御電圧回路及び書込み位相検出器が、読取以外の動作の間は結合されていて、読取動作の間は切離されている位相固定ループ・システム。
（８） 第７項記載の位相固定ループ・システムに於いて、基準クロック信号を受取って、前記書込み位相検出器に対して周波数を調節した基準クロック信号を供給するように作用し得る除数Ｍの除算回路と、前記電圧制御発振器出力クロック信号を受取って、前記書込み位相検出器に対して周波数が調節された電圧制御発振器出力クロック信号を供給するように作用し得る除数Ｎの除算回路とを有する位相固定ループ・システム。
（９） 第６項記載の位相固定ループ・システムに於いて、書込み制御電圧回路が、書込み制御電圧を記憶並びに保持するループ・フィルタ・キャパシタを有する位相固定ループ・システム。
（１０） 第１項記載の位相固定ループ・システムに於いて、基準クロック信号及び読取付能信号を受取るように作用し得るゼロ位相再開回路を有し、該ゼロ位相再開回路は読取動作から読取以外の動作への切り換えが起った時、前記電圧制御発振器出力クロック信号の位相を基準クロック信号の位相にリセットするように作用し得る位相固定ループ・システム。
【００６２】
（１１） データ記憶媒質並びに制御回路を持つ大量記憶装置に用いるデータ・チャンネルに於いて、書込みクロック信号によって制御され、読取以外の動作の間、前記制御回路から供給されたディジタル・データ信号を受取って処理する様に作用し得ると共に、それに応答して、対応する書込み信号をデータ記憶媒質に供給するように作用し得る書込みチャンネルと、読取クロック信号によって制御され、読取動作の間、前記データ記憶媒質から読取信号を受取り、受取った読取信号を処理する様に作用し得ると共に、それに応答して、前記制御回路に対応するディジタル・データ信号を供給するように作用し得る読取チャンネルと、読取位相検出器、書込み位相検出器、加算器回路及び電圧制御発振器を持つ位相固定ループ・システムとを有し、該位相固定ループ・システムは、読取以外の動作の間、書込みクロックを発生し、電圧制御発振器の出力から書込みチャンネルに前記書込みクロック信号を供給するように作用し得ると共に、読取動作の間、読取クロック信号を発生し、前記電圧制御発振器の出力から読取チャンネルに前記読取クロック信号を供給するように作用し得るデータ・チャンネル。
【００６３】
（１２） 第１１項記載のデータ・チャンネルに於いて、前記位相固定ループ・システムが、読取チャンネルからの同期的に標本化されたデータ信号及び電圧制御発振器出力クロック信号を受取るように作用し得ると共に、それに応答して読取制御電圧を発生するように作用可能であって、読取動作の間、読取制御電圧を供給するように作用し得る読取位相検出器と、基準クロック信号及び電圧制御発振器出力クロック信号を受取るように作用し得ると共に、読取以外の動作の間、書込み制御電圧を発生して供給するように作用する事が出来、読取動作の間は、発生された最後の書込み制御電圧を保持すると共に、読取動作の間は最後の書込み制御電圧を供給するように作用し得る書込み位相検出器と、前記読取制御電圧及び前記書込制御電圧を受取って、それに応答して電圧制御発振器入力電圧を発生するように作用し得る加算器回路と、前記電圧制御発振器入力電圧を受取って、それに応答して電圧制御発振器出力クロック信号を発生するように作用する事が出来、該電圧制御発振器出力クロック信号が、読取動作の間は読取クロック信号として、そして読取以外の動作の間は書込みクロック信号として作用する電圧制御発振器とで構成されているデータ・チャンネル。
【００６４】
（１３） 第１２項記載のデータ・チャンネルに於いて、位相固定ループ・システムの読取制御電圧回路及び加算器回路が、読取動作の間は結合されていて、読取以外の動作の間は切離されているデータ・チャンネル。
（１４） 第１３項記載のデータ・チャンネルに於いて、位相固定ループ・システムが、読取以外の動作の間、書込み位相検出器からの書込み制御電圧を受取って、加算器回路に対して該書込み制御電圧を供給するように作用し得る書込み制御電圧回路を有し、該書込み制御電圧回路は更に、読取以外の動作の間、書込み位相検出器から供給された最後の書込み制御電圧を保持し、読取動作の間、前記最後の書込み制御電圧を前記加算器回路に供給するように作用し得るデータ・チャンネル。
（１５） 第１４項記載のデータ・チャンネルに於いて、書込み制御電圧回路及び書込み位相検出器が、読取以外の動作の間は結合されていて、読取動作の間は切離されているデータ・チャンネル。
（１６） 第１５項記載のデータ・チャンネルに於いて、更に、基準クロック信号を受取って、周波数を調節した基準クロック信号を前記書込み位相検出器に供給するように作用し得る除数Ｍの除算回路と、前記電圧制御発振器出力クロック信号を受取って、周波数を調節した電圧制御発振器出力クロック信号を前記書込み位相検出器に供給するように作用し得る除数Ｎの除算回路とを有するデータ・チャンネル。
【００６５】
（１７） 読取以外の動作の間、書込みチャンネルに書込みクロック信号を、そして読取動作の間、読取チャンネルに読取クロック信号を供給する方法に於いて、基準クロック信号及び同期的に標本化されたデータ信号を受取り、読取以外の動作の間、書込み制御電圧を発生し、該書込み制御電圧は、基準クロック信号と、読取以外の動作の間に、電圧制御発振器の出力として供給された書込みクロック信号との間の位相差に対応し、読取以外の動作の間、前記書込み制御電圧を電圧制御発振器に供給し、読取以外の動作の間、前記電圧制御発振器の出力として書込みクロック信号を発生し、読取以外の動作から読取動作に切り換え、読取以外の動作から読取動作に切り換える前に発生された最後の書込み制御電圧を保持し、読取動作の間、読取制御電圧を発生し、該読取制御電圧は、同期的に標本化されたデータ信号と、読取動作の間に前記電圧制御発振器の出力として供給された読取クロック信号との間の位相差に対応し、保持していた最後の書込み制御電圧及び前記読取制御電圧を前記電圧制御発振器に供給し、読取動作の間、前記電圧制御発振器の出力として読取クロック信号を発生する工程を含む方法。
（１８） 第１７項記載の方法に於いて、更に、書込み制御電圧を発生する工程の前に、基準クロック信号を整数Ｍで除算し、書込み制御電圧を発生する工程の前に、書込みクロック信号を整数Ｎで除算する工程を含む方法。
（１９） 第１７項記載の方法に於いて、更に、読取以外の動作から読取動作へ切り換える工程の後、読取クロック信号にゼロ位相の再開を行なわせる工程を含む方法。
（２０） 第１７項記載の方法に於いて、読取以外の動作から読取動作へ切り換える工程が、読取クロック信号にゼロ位相の再開を行なわせる事を含む方法。
【００６６】
（２１） ディスク・ドライブ大量記憶システム３０の同期的に標本化されるデータ・チャンネル１０に使われる位相固定ループ・システム５２及び方法を説明した。位相固定ループ・システム５２が、読取動作の間、読取チャンネル１８に読取クロック信号を、そして書込み又は読取以外の動作の間、書込みチャンネル１６に書込みクロック信号を供給する。位相固定ループ・システム５２は、読取位相検出器８０、書込み位相検出器９０、加算器回路９２及び電圧制御発振器９４を含む。読取以外の動作の間、書込み位相検出器９０が基準クロック信号と電圧制御発振器９４の出力クロック信号を受取る。書込み位相検出器９０はこれら２つの信号の位相差を決定し、対応する書込み制御電圧を加算器回路９２に供給する。加算器回路９２はこの信号を電圧制御発振器９４に供給し、発振器は、書込みチャンネル１６に対して、書込みクロック信号として作用する出力クロック信号を供給する。読取動作の間、書込み位相検出器９０が、読取以外の動作の間に供給された最後の書込み制御電圧を保持し、これを加算器回路９２に供給する。読取位相検出器８０が読取チャンネル１８からの誤り信号と電圧制御発振器９４の出力クロック信号を受取る。読取位相検出器８０がこれら２つの信号の位相差を決定し、対応する読取制御電圧を加算器回路９２に供給する。加算器回路９２はこれらの信号を加算し、それを電圧制御発振器９４に供給して、読取チャンネル１８に対する読取クロック信号を発生する。
【図面の簡単な説明】
【図１】ディスク・ドライブ大量記憶システムのブロック図。
【図２】ディスク・ドライブ大量記憶システムのデータ・チャンネルのブロック図。
【図３】データ・チャンネルに使われる位相固定ループ・システムの全体的なブロック図。
【図４】データ・チャンネルの位相固定ループ・システムの拡大ブロック図。
【符号の説明】
１６ 書込みチャンネル
１８ 読取チャンネル
８０ 読取位相検出器
８２ 読取制御電圧回路
９０ 書込み位相検出器
９２ 加算器回路
９３ 書込み制御電圧回路
９４ 電圧制御発振器
【発明の属する技術分野】
この発明は全般的に情報記憶装置の分野、更に具体的に言えば、読取クロック信号及び書込みクロック信号を供給する為にデータ・チャンネルに使われる位相固定ループ・システム及び方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
コンピュータのハードウェア及びソフトウェア技術が進歩し続けるのにつれて、コンピュータのソフトウェア及びデータを記憶する為の一層大型で一層高速の大量記憶装置に対する需要が増加し続けている。マルチメディア用のような電子データベース及びコンピュータ・アプリケーションは大量のディスク記憶空間を必要とする。メモリ及びディスク記憶空間に十分という事はないというのがコンピュータ産業に於ける格言である。
【０００３】
このようにたえず増大する要求に応える為、ハード・ディスク・ドライブが引続いて開発され、進歩している。初期の或るディスク・ドライブは最大記憶容量が５メガバイトで１４吋のプラッタを使っていたが、今日のハード・ディスク・ドライブは１ギガバイトを越え、３．５吋のプラッタを使うのが普通である。これに対応して、単位面積当りに記憶されるデータ量、即ち、面積密度の進歩は劇的に加速されている。例えば、１９８０年代には、面積密度が毎年約３０％増加したが、１９９０年代には、年間の面積密度の増加は約６０％である。ハード・ディスク・ドライブの１メガバイト当りのコストはその面積密度に反比例の関係にある。
【０００４】
大量記憶装置の製造業者は、大きなデータ容量を持つ高速のハード・ディスク・ドライブをどんどん安いコストで生産しようと努めている。高速ハード・ディスク・ドライブは、速い速度でデータを記憶並びに再生する事が出来るものである。ディスクの駆動速度及び容量を増加するという事の一面は、面積密度を改善又は増加する事である。データを記憶並びに再生する方法を改善する事により、面積密度を高める事が出来る。
【０００５】
一般的に、ハード・ディスク・ドライブのような大量記憶装置及びシステムは、回転ディスク又はプラッタのような磁気記憶媒質、スピンドル・モータ、読取／書込みヘッド、アクチュエータ、プリアンプ、読取チャンネル、書込みチャンネル、サーボ制御装置、及びハード・ディスク・ドライブの動作を制御すると共にハード・ディスク・ドライブをホスト又はシステム・バスに正しくインターフェース接続する為の制御回路を含んでいる。読取チャンネル、書込みチャンネル、サーボ制御装置及びメモリは全て１つの集積回路として構成する事が出来、これがデータ・チャンネルと呼ばれる。制御回路は、ハード・ディスク・ドライブの動作の間、制御プログラム又は命令を実行する為のマイクロプロセッサを含んでいる場合が多い。
【０００６】
ハード・ディスク・ドライブ（ＨＤＤ）は、データを記憶及び再生する時に書込み及び読取動作を行なう。典型的なＨＤＤは、ホスト・インターフェースからその制御回路にデータを転送する事により、書込み動作を実施する。その後、制御回路がデータを局部的なダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）に記憶する。制御回路プロセッサが、情報を書込みチャンネルを介してディスク・プラッタに転送する事が出来るようにする一連の事象の計画を立てる。制御回路が読取／書込みヘッドを正しいトラック迄移動し、トラックの正しいセクタを突き止める。最後に、ＨＤＤ制御回路がＤＲＡＭからのデータを書込みチャンネルを介してディスク・プラッタの突き止められたセクタへ転送する。書込みクロックが、書込みチャンネルに於ける書込み動作のタイミングを制御する。書込みチャンネルは、後でそのデータをより確実に再生する事が出来るように、データを符号化する事がある。一般的にセクタは、セクタ当りユーザ・データの５１２バイトというような一定のデータ記憶容量を持っている。
【０００７】
読取動作では、読取るべき正しいセクタが突き止められ、前にディスクに書込まれていたデータが読取られる。読取／書込みヘッドが、ディスク・プラッタの磁束の変化を感知し、対応するアナログ読取信号を発生する。読取チャンネルはアナログ読取信号を受取り、その信号を条件づけ、この信号から“０”及び“１”を検出する。読取チャンネルは、自動利得制御（ＡＧＣ）方式を使って、信号を適当なレベル迄増幅する事により、信号を条件づける。その後、読取チャンネルは、望ましくない高周波雑音を除く為に、信号をフィルタ作用にかけ、チャンネルを等化し、信号から“０”及び“１”を検出し、制御回路に対して２進データのフォーマットを作る。この後、２進データ又はディジタル・データが読取チャンネルから制御回路へ転送され、制御回路のＤＲＡＭに記憶される。この後、プロセッサが、データを転送する用意が出来た事をホストに知らせる。読取クロックが読取チャンネルに於ける読取動作のタイミングを制御する。
【０００８】
ディスク・プラッタが移動している時、読取／書込みヘッドは特定のトラックと整合して、即ち、その上にとどまっていなければならない。これは、サーボ・ウェッジと呼ばれるディスクからの情報を読取る事によって達成される。一般的に、各々のセクタは対応するサーボ・ウェッジを持っている。サーボ・ウェッジは、ヘッドの位置を示す。データ・チャンネルがこの位置情報を受取り、この為、サーボ制御装置はヘッドをトラック上に正しく位置ぎめし続ける事が出来る。
【０００９】
従来のＨＤＤ読取チャンネルは、磁気媒質に記憶されたアナログ情報からディジタル情報を抽出又は検出する為にピーク検波と呼ばれる方法を用いていた。この方法では、波形を単純にレベル検出し、波形のレベルが標本化窓の間、閾値より高ければ、データを“１”とみなす。更に最近になって、ディスクに書込まれたもとのデータを再生する為に離散的な時間信号処理（ＤＴＳＰ）を利用する更に進んだ方法が、面積密度を改善する為に、読取チャンネルの電子回路に使われている。この方法では、データ回復クロックを使って、データが同期的に標本化される。この後、信号処理理論を用いた一連の数学的な操作によってサンプルを処理する。
【００１０】
同期的に標本化されるデータ（ＳＳＤ）チャンネルには幾つかの種類がある。部分応答最大尤度（ＰＲＭＬ）、拡張ＰＲＭＬ（ＥＰＲＭＬ）、強化拡張ＰＲＭＬ（ＥＥＰＲＭＬ）、固定遅延トリー探索（ＦＤＴＳ）及び判定フィードバック等化（ＤＦＥ）がＤＴＳＰ方法を用いるＳＳＤチャンネルの異なる種類の幾つかの例である。幾つかのこういうシステムで実施される最大尤度検出は、１９６７年にそれを開発したアンドルー・ヴィテルビの名前に因んで名付けられたビテルビ・アルゴリズムを実施するビテルビ復号器によって実施されるのが普通である。
【００１１】
一般的にＳＳＤチャンネル又は読取チャンネルは、読取動作を行なう為に混合モード回路を必要とする。この回路は、アナログ信号増幅、自動利得制御（ＡＧＣ）、連続時間フィルタ作用、信号の標本化、ＤＴＳＰ操作、タイミング回復、信号検出及びフォーマット形成のような機能を実施する事が出来る。全てのＳＳＤチャンネルで、読取動作中の主な目標は、最大の雑音の環境内でビット誤り率（ＢＥ）を最低にしてデータを正確に再生する事である。読取チャンネル及び書込みチャンネルの両方を含むデータ・チャンネル回路は、種々の入力及び出力（Ｉ／Ｏ）ピンを含む１個の集積回路パッケージで構成する事が出来る。
【００１２】
ＳＳＤチャンネルは読取動作を制御する為の読取クロックと、書込み動作並びに読取以外のその他の動作を制御する為の書込みクロックを使う。書込み動作の間、書込みクロック又は書込みタイミング信号が書込みチャンネルに供給されて、ディスク・プラッタに対するデータの書込み又は記憶を同期させる。読取動作の間、読取クロック又はデータ回復クロックが読取チャンネルに供給されて、ディスク・プラッタから読取られるデータの標本化を同期させる。読取及び書込みクロックは、スピンドル・モータの速度の若干の変更を考慮に入れて、異なる周波数で発生される事がある。
【００１３】
別々の読取及び書込みクロックが存在する事により、幾つかの欠点及び問題が生ずる。読取及び書込みクロックのように、同じような周波数を持つ２つの高周波信号源が存在すると、２つの信号の間に干渉が生ずる場合が多い。この干渉により、システム雑音及びデータの誤りが一層大きくなる。別々の読取及び書込みクロックは、回路が増大し、シリコンが増加し、製造コストが高くなり、ノートブック型又はラップトップ型コンピュータのようなポータブル式又は電池を電源とする用途で特に問題となる事であるが、消費電力が増加するという別の欠点を伴う。
【００１４】
【課題を解決するための手段】
上に述べたところから、大量記憶システムのデータ・チャンネルに使う位相固定ループ・システムの必要が生じている事が理解されよう。この発明では、何れもそれ自身の電圧制御発振器を持つ別々の位相固定ループを使って読取クロック及び書込みクロックを供給する事に伴う欠点及び問題を実質的になくし並びに減らす位相固定ループ・システムを提供する。この位相固定ループ・システムは、互いに干渉する惧れのあるような、同じような周波数を持つ２つの高周波信号が存在する事に伴う問題をなくする。これによって雑音が減少すると共に、データの誤りの可能性が小さくなる。更にこの位相固定ループ・システムは回路を少なくし、製造コストを下げ、消費電力を減らす。
【００１５】
この発明では、読取クロック及び書込みクロックを供給する為に使う位相固定ループ・システムを提供する。位相固定ループ・システムが、同期的に標本化されたデータ信号及び電圧制御発振器出力クロック信号を受取って、それに応答して読取制御電圧を発生する読取位相検出器を含む。基準クロック信号及び前記電圧制御発振器出力クロック信号を受取って、読取以外の動作の間、書込み制御電圧を発生する書込み位相検出器を設ける。読取動作の間、書込み位相検出器が、読取以外の動作から読取動作に切り換わる前に供給された最後の書込み制御電圧を供給する。読取制御電圧及び書込み制御電圧を受取って、電圧制御発振器入力電圧を発生する加算器回路を設ける。最後に、電圧制御発振器入力電圧を受取って、電圧制御発振器出力クロック信号を発生する電圧制御発振器を設ける。電圧制御発振器出力クロック信号が、読取動作の間は読取クロックとして作用し、読取以外の動作の間は書込みクロックとして作用する。
【００１６】
この発明は、大量記憶システムに使われる従来開発された位相固定ループに比べて、種々の技術的な利点を持つ。例えば、この発明の技術的な利点の中には、同じ事を達成する為に幾つかの位相固定ループを使う代りに、位相固定ループ・システムをデータ・チャンネルに使って、時間ベースを発生すると共に読取の同期を行なう事が含まれる。位相固定ループ・システムは１つの電圧制御発振器を必要とするだけであり、その結果、回路が減少し、シリコンが減少し、製造コストが下がり、所要電力が減少する。位相固定ループ・システムを使った事による別の技術的な利点は、２番目の高周波信号源がなくなる事である。２番目の高周波信号源があると、回路に雑音及び干渉が入り込む惧れがある。これはデータ・チャンネルの読取及び書込みクロックの場合のように、同じ周波数に近い周波数で２つの高周波信号源が動作する時に特に厄介になる。その他の技術的な利点は、以下図面について詳しく説明するところから、当業者には容易に明らかであろう。
【００１７】
この発明並びにその利点が更に良く理解されるように、次に図面について詳しく説明する。図面全体に亘り、同様な部分には同じ参照数字を用いている。
【００１８】
【実施例】
図１は読取動作の間にデータを再生し、書込み動作の間にデータを記憶する為に使われるディスク・ドライブ大量記憶システム３０のブロック図である。ディスク・ドライブ大量記憶システム３０が、読取及び書込み動作の間、ホスト３２とインターフェース接続され、データをやりとりする。ディスク・ドライブ大量記憶システム３０がディスク／ヘッド集成体１２、プリアンプ１４、同期的に標本化されるデータ（ＳＳＤ）チャンネル１０及び制御回路１１を含む。ディスク／ヘッド集成体１２及びプリアンプ１４を使って、データを磁気的に記憶する。ＳＳＤチャンネル１０及び制御回路１１を使って、ディスク／ヘッド集成体１２から読取られ、並びにそれに書込まれるデータを処理すると共に、ディスク・ドライブ大量記憶システム３０の種々の動作を制御する。ホスト３２が制御回路１１とディジタル・データのやりとりをする。
【００１９】
ディスク／ヘッド集成体１２が、磁気プラッタ上の磁気的な遷移として表わされるデータを記憶する為に使われる多数の回転磁気ディスク又はプラッタを含む。ディスク／ヘッド集成体１２の読取／書込みヘッドを使って、磁気プラッタのそれぞれの側にデータを記憶すると共に、そこからデータを再生する。読取／書込みヘッドは、磁気抵抗型ヘッドのような利用し得る多数の読取／書込みヘッドであってよい。プリアンプ１４がディスク／ヘッド集成体１２の読取／書込みヘッドとＳＳＤチャンネル１０の間のインターフェースとなり、必要に応じて波形データ信号に対して増幅作用をする。
【００２０】
ＳＳＤチャンネル１０は、読取及び書込み動作の間、プリアンプ１４を介してディスク／ヘッド集成体１２とアナログ・データ信号のやりとりをすると共に、データ／パラメータ通路１３を介して制御回路１１とディジタル・データ信号のやりとりをする為に使われる。ＳＳＤチャンネル１０が書込みチャンネル１６、読取チャンネル１８、サーボ制御装置２０及びパラメータ・メモリ２２を含む。読取チャンネル１８及び書込みチャンネル１６を囲む破線は、読取チャンネル１８及び書込みチャンネル１６の組合せであるデータ・チャンネル３６を示す。データ・チャンネル３６は、図２に更に詳しく示されているが、１個の集積回路として構成する事が出来る。読取及び書込み動作の間の両方の間、データ・チャンネル３６のタイミングは、図１には示してないが、後で更に詳しく説明する位相固定ループ・システムによって制御される。
【００２１】
書込み動作の間、書込みチャンネル１６が、データ／パラメータ通路１３を介して、制御回路１１から、並列フォーマットのディジタル・データを受取る。ディジタル・データが記憶用にフォーマットが変えられて、ディスク／ヘッド集成体１２に供給される。書込みチャンネル１６はレジスタ、スクランブラ、符号器、直列化器及び書込み予備補償回路を含んでいてよい。書込みチャンネルの動作及びタイミングが、これから詳しく説明する位相固定ループ・システムによって制御される。
【００２２】
読取動作の間、読取チャンネル１８がプリアンプ１４を介してディスク／ヘッド集成体１２からアナログ・データ信号を受取る。読取チャンネルがアナログ・データ信号を条件づけ、復号し、フォーマットを定め、並列フォーマットのディジタル・データ信号をデータ／パラメータ通路１３を介して制御回路１１に供給する。読取チャンネル１８は、自動利得制御回路、低域フィルタ、標本化回路、有限インパルス応答フィルタのような等化器、最大尤度部分応答検出器、直−並列変換器、同期フィールド検出回路のような種々の回路モジュールの任意のものを含んでいる。読取チャンネル１８のタイミング及び動作が、これから詳しく説明する位相固定ループ・システムによって制御される。読取チャンネル１８及び書込みチャンネル１６が図２に更に詳しく示されている。
【００２３】
ＳＳＤチャンネル１０の種々の回路モジュールは、性能を高める為又は最適にする為の動作パラメータを受取る事が出来る。こういう動作パラメータは一般的にバーンインの際に計算されるが、他の時に計算してもよい。動作パラメータを使って、ＳＳＤチャンネル１０の動作をよくする。動作パラメータは、システム毎に変化して動作性能に影響するような、ディスク・ドライブ大量記憶システム３０の種々の物理的及び磁気的な特性を考慮に入れるようにも設計されている。始動の際、動作パラメータが制御回路１１からデータ／パラメータ通路１３を介してＳＳＤチャンネル１０に供給される。パラメータ・メモリ２２が動作パラメータを記憶する。その後、種々の回路モジュールがパラメータ・メモリ２２から動作パラメータをアクセスする。
【００２４】
サーボ制御装置２０が、読取及び書込み動作の間、制御回路１１に位置誤差信号（ＰＥＳ）を供給する。ＰＥＳは、読取及び書込み動作の両方の間、ヘッドを正しく位置ぎめする事が出来るように、ディスク／ヘッド集成体１２のヘッドの位置に関係している。
【００２５】
制御回路１１を使って、ディスク・ドライブ大量記憶システム３０の種々の動作を制御すると共に、ＳＳＤチャンネル１０及びホスト３２とディジタル・データのやりとりをする。制御回路１１は、マイクロプロセッサ２８、ディスク制御装置２４、ランダムアクセス・メモリ（ＲＡＭ）２６、及び固定メモリ（ＲＯＭ）２９を含む。マイクロプロセッサ２８、ディスク制御装置２４、ＲＡＭ ２６及びＲＯＭ ２９が一緒になって、ホスト３２からデータを受取り、記憶し、後で再生して、ホスト３２に供給する事が出来るように、ディスク・ドライブ大量記憶システム３０の制御及び論理機能をする。ＲＯＭ ２９が、ディスク・ドライブ大量記憶システム３０を動作させ且つ制御する時、マイクロプロセッサ２８によって使われる予めロードされたマイクロプロセッサ命令を記憶している。ＲＯＭ ２９は、始動の際、パラメータ・メモリ２２に供給される動作パラメータをも記憶する事が出来る。ＲＡＭ ２６は、書込み動作でディジタル・データを記憶する為、並びに読取動作の結果として発生されたディジタル・データを記憶する為に使われる。ディスク制御装置２４は、ディスク・ドライブ大量記憶システム３０をホスト３２に正しくインターフェース接続する為、及び内部で制御回路１１をＳＳＤチャンネル１０にインターフェース接続する為に使われる種々の論理及びバス調停回路を含む。回路の構成によって、種々の回路の内のどれでもディスク制御装置２４に使う事が出来る。
【００２６】
動作について説明すると、最初に電源が投入された時、ティスク・ドライブ大量記憶システム３０は初期設定又は始動ルーチンを経由する。このような１つのルーチンがマイクロプロセッサ２８に命令して、前もってＲＯＭ ２９に記憶されている動作パラメータをデータ／パラメータ通路１３を介してパラメータ・メモリ２２に供給する。その後、読取動作の間、読取チャンネル１８によって使う為に、動作パラメータがパラメータ・メモリ２２のメモリ・レジスタに記憶される。
【００２７】
初期設定ルーチンが完了した後、データをディスク／ヘッド集成体１２から読取り又はこの集成体に書込む事が出来る。サーボ制御装置２０が位置情報を供給して、読取／書込みヘッドをディスク上に正しく位置ぎめして、データを読取並びに書込む事が出来るようにする。全般的に言うと、ディスク・ドライブ大量記憶システム３０の動作は読取動作及び読取以外の動作に分ける事が出来る。読取動作は、ディスク・ヘッド集成体１２のディスクからデータを読取る事を含み、読取以外の動作は、書込み動作、サーボ動作及びシステムの遊休時間を含む。位相固定ループ・システムからは、読取動作及び読取以外の動作の両方を制御する為のクロック信号が供給される。
【００２８】
読取動作の間、ホスト３２がデータの要請を開始する。ディスク／ヘッド集成体１２の読取／書込みヘッドが正しく位置ぎめされた後、アナログ・データ信号がプリアンプ１４に供給される。読取チャンネル１８がプリアンプ１４からのアナログ・データ信号を受取り、このアナログ・データ信号を処理し、対応するディジタル・データ信号を供給する。この為には、種々の回路モジュールと、アナログ・データ信号を同期的に標本化してディジタル信号を検出する方式が使われる。位相固定ループ・システムは、データ信号が正しく同期的に標本化されるように保証する為の読取クロック信号を供給する。読取チャンネル１８が、データ／パラメータ通路１３を介してディジタル・データ信号をディスク制御装置２４に供給する。ディスク制御装置２４が、読取及び書込み動作の両方の間、ＳＳＤチャンネル１０、ホスト３２、ＲＡＭ ２６、マイクロプロセッサ２８及びＲＯＭ ２９の間の種々のディジタル論理制御及び調停回路になる。この後、データを転送する用意が出来た事をマイクロプロセッサ２８がホスト３２に知らせる迄、ディジタル・データがＲＡＭ ２６に記憶される。ホスト３２は、パーソナル・コンピュータのシステム・バスのようなシステム・バスであってよい。
【００２９】
書込み動作の間、ディジタル・データ信号をホスト３２から受取り、最終的にディスク／ヘッド集成体１２に記憶する。ディジタル・データは、最初、ホスト３２から制御回路１１に供給される。制御回路１１がディジタル・データをＲＡＭ ２６に記憶する。マイクロプロセッサ２８は、この後データをＲＡＭ ２６から書込みチャンネル１６を介してディスク／ヘッド集成体１２に転送する事が出来るようにする一連の事象の計画を立てる。このデータのやりとりがデータ／パラメータ通路１３を介して行なわれる。書込みチャンネル１６がディジタル・データを符号化し、データを直列フォーマットにする。その後、ディスク上の正しい位置にデータを書込み又は記憶するようにディスク／ヘッド集成体１２のヘッドが正しく位置ぎめされた後、書込みチャンネル１６がデータをディスク／ヘッド集成体１２に供給する。書込みチャンネル１６の動作及びタイミングが、位相固定ループ・システムから供給される書込みクロック信号によって制御される。
【００３０】
図２はデータ・チャンネル３６のブロック図である。データ・チャンネル３６が、図１に示したように、読取チャンネル１８及び書込みチャンネル１６を含む。データ・チャンネル３６は読取動作及び書込み動作を実施する為に使われる。読取動作の間、データ・チャンネル３６がディスク／ヘッド集成体１２からのアナログ読取信号を可変利得増幅器（ＶＧＡ）４０で受取る。データ・チャンネル３６が読取信号を同期的に標本化して処理し、対応するディジタル・データ出力信号を直−並列変換器６０から供給する。書込み動作の間、書込みチャンネル１６がディジタル・データ信号を受取り、この信号を処理して符号化し、磁気的に記憶する為、ディスク／ヘッド集成体１２にデータ信号を供給する。位相固定ループ・システム（ＰＬＬ）５２が、読取及び書込み動作のタイミングを制御する読取クロック及び書込みクロックを供給する。
【００３１】
図１にブロックで示した読取チャンネル１８は、読取動作の間、アナログ読取信号を同期的に標本化し、処理し、条件づける為に使われる種々の回路モジュールを含んでいる。読取チャンネル１８がＶＧＡ ４０、自動利得制御回路（ＡＧＣ）４４、低域フィルター（ＬＰＦ）４２、ＰＬＬ ５２、標本化回路４６、等化器４８、誤り回路５０、検出器５４、同期検出回路（ｓｙｎｃ検出）６２、及び直−並列変換器６０を含む。これらの回路モジュールの全てが、読取動作の間、アナログ読取信号を条件づけて解析し、対応するディジタルデータ信号を発生する為に使われる。これらの全ての回路モジュールの組合せ又は一部分の組合せを、読取チャンネル処理回路と呼ぶ事が出来る。ＲＥＡＤ信号が付能され、読取動作を実施すべき事を示す時、読取動作が実施される。
【００３２】
ＶＧＡ ４０がプリアンプ１４を通ったディスク／ヘッド集成体１２からのアナログ読取信号を受取って増幅する。ＶＧＡ ４０はＡＧＣ ４４と共に、アナログ読取信号に適当な増幅をするように作用する。ＡＧＣ ４４が誤り回路５０からのフィードバック信号を受取り、ＶＧＡ ４０によってアナログ読取信号に加えられる増幅又は利得を適当に調節する事が出来るようにする。
【００３３】
増幅されたアナログ読取信号がＶＧＡ ４０からＬＰＦ ４２に供給されて、更に処理が行なわれる。ＬＰＦ ４２は増幅されたアナログ読取信号を受取り、この信号をフィルタ作用にかけて、望ましくない高周波雑音を除去する。ＬＰＦ４２は、振幅の増強を伴う波形整形をも行なう。ＬＰＦ ４２は、Ｇｍ／Ｃ部品を用いて設計された連続時間７次フィルタであってよい。ＬＰＦ ４２のカットオフ周波数及び増強度はプログラム可能にする事が出来る。ＬＰＦ ４２のフィルタ作用にかけられた出力信号が標本化回路４６に供給される。
【００３４】
標本化回路４６がＬＰＦ ４２からのフィルタ作用にかけられた出力信号を標本化し、離散的な値を持つ離散的なアナログ出力信号を発生する。標本化回路４６はフィルタ作用にかけられた出力信号を連続時間から離散的な時間に変換する。フィルタ作用にかけられた出力信号は、ディスク／ヘッド集成体１２に記憶された種々の磁気的な遷移に対応する時刻に同期的に標本化される。こういう磁気的な遷移が、ディスク／ヘッド集成体１２に記憶されたデータに対応する。標本化回路４６が、次のサンプルが発生する迄、信号を標本化してその値を保持する。ＰＬＬ ５２は、標本化回路４６が何時フィルタ作用にかけられた出力信号を標本化して保持すべきかを示す読取クロック信号を標本化回路４６に供給する事により、標本化回路４６でサンプルが発生する時を制御する。離散的なアナログ出力信号の各々の離散的な値が、標本化回路４６によって信号が標本化された時のフィルタ作用にかけられた出力信号の値又は振幅に対応する。標本化回路４６は、正しい時間順序の値が等化器４８に送られるように、等化器４８に対して時系列で多重化された円形サンプルホールド回路のようなサンプルホールド回路であってよい。
【００３５】
等化器４８が標本化回路４６からの離散的なアナログ出力信号を受取り、ディスク／ヘッド集成体１２上の磁気的な遷移に対応する離散的なレベルを持つ離散的な等化読取信号を供給する。等化器４８は、複数個のフィルタ係数又はタップを受取る事によって信号を等化し、信号の等化作用又はフィルタ作用にそれらを用いる。離散的なアナログ出力信号が検出器５４の目標関数に対して等化される。等化器４８は複数個の乗算器を含む。各々の乗算器が、複数個のフィルタ係数の内の１つと、離散的なアナログ出力信号の相次ぐ離散的な値を受取る。その後、各々の乗算器の出力がアナログ加算器のような加算器の入力として供給され、この加算器が入力を加算し、離散的な等化された読取信号を供給する。離散的なアナログ出力信号が変化する時、各々の乗算器に供給される離散的なアナログ出力信号の相次ぐ離散的な値が次の乗算器にシフトし、この時、新しい離散的な値が最初の乗算器に供給され、１番古い離散的な値が最後の乗算器から脱落する。
【００３６】
等化器４８は、プログラム可能なディジタル回路によって設定された係数を持つ５タップ・フィルタを持つ有限インパルス応答フィルタであってよい。この時、等化器４８は５つのディジタル係数又はフィルタ・タップの重みを受取り、これらがディジタル・アナログ変換器を介してアナログ値に変換される。その後、各々の係数が別々の乗算器に供給される。５個全部の乗算器の出力がアナログ加算器に供給されて、離散的な等化された読取信号になる。５つの係数又はタップの場合を説明したが、係数又はタップの数並びに乗算器の対応する数は変えてもよい。
【００３７】
検出器５４が等化器４８から離散的な等化された読取信号を受取る。検出器５４がこの信号を解析して、ディスク／ヘッド集成体１２に記憶されたデータに対応するディジタル・データ出力を発生する。１実施例では、検出器５４は最大尤度検出器又はビテルビ・アルゴリズムを実施するビテルビ復号器であってよい。検出器５４がビテルビ復号器として構成されていると仮定すると、検出器５４は計量回路及び信号を解析する為の格子回路を含む。計量回路が、等化器４８からの離散的な等化された読取信号を受取り、ディスク上で磁気的な遷移が起っているかいなかったかを判定する為の加算、比較及び選択作用を実施する。計量回路の出力が、順序復号の為の判定トリーとして作用する格子回路に供給される。格子回路がディジタル・データ出力信号を発生し、これが検出器５４の出力として作用する。
【００３８】
同期検出回路６２がディジタル・データ出力信号を受取り、同期検出信号を発生する。同期検出回路６２は、ディジタル・データ出力信号に同期フィールド又はバイトが存在するかどうかを捜し、同期バイトが検出された時、同期検出信号を付能する。同期検出回路６２は、同期バイトが存在している筈の予め定められた期間又は時間の「窓」に亘って、同期バイトを捜す事が出来る。同期検出回路６２は、予め定められた同期バイトを記憶するレジスタと、ディジタル・データ出力を予め定められた同期バイトと比較するディジタル論理回路を含んでいてよい。
【００３９】
直−並列変換器６０が、ディジタル・データ出力信号及び同期検出信号を受取る。同期検出信号が同期検出回路６２によって付能される時、ディジタル・データ出力信号が並列フォーマットの出力として供給される。直−並列変換器６０がディジタル・データ出力信号を、８又は９ビット・フォーマットのような適切な並列フォーマットにする。
【００４０】
誤り回路５０が等化器４８からの離散的な等化された読取信号を受取り、それに応答して誤り信号を発生する。誤り信号がＰＬＬ ５２及びＡＧＣ ４４に対する入力として作用する。誤り信号は、離散的な等化された読取信号の離散的な値が、どの位理想的な目標値と異なっているかを示す。誤り信号は２つの信号として供給する事が出来る。１番目の信号は、離散的な等化された読取信号がどの帯域にあるかを示すレベル又は帯域信号であり、２番目の信号は、離散的な等化された読取信号と、その信号がある帯域の目標値の間の差を示す差信号である。誤り信号を計算するのに使う為、正及び負の目標値と、正及び負の閾値を誤り回路５０に供給する事が出来る。誤り回路５０は、誤り信号を発生する種々の回路の内のどれを用いてもよい。こういう回路は、離散的な等化された信号の離散的な値を閾値と比較する比較器を含む。サンプルホールド回路及び加算器回路を用いて、離散的な等化された信号を標本化し、標本化された値と目標値を加算又は目標値から標本化された値を減算する事が出来る。
【００４１】
ＰＬＬ ５２は、読取動作の間は読取クロック信号として、そして読取以外の動作の間は書込みクロック信号として作用する出力クロック信号を供給する。読取動作の間、ＰＬＬ ５２は、何時標本化回路４６がＬＰＦ ４２から供給されたフィルタ作用にかけられた出力信号を標本化するかを制御する。ＰＬＬ ５２が誤り信号、水晶クロック信号（ＸＴＡＬ）、読取イネーブル信号、及びＬＰＦ ４２のフィルタ作用にかけられた出力信号を受取り、読取動作の間、読取チャンネル１８全体に亘る読取クロック信号を供給する。図３及び４に示すＰＬＬ ５２は、読取動作の間、読取クロック信号を発生すると共に、書込み動作の間、書込みクロック信号を発生する。
【００４２】
書込みチャンネル１６が、ディジタル・データ信号を処理する種々の回路を含む。ＲＥＡＤ信号がイネーブルされておらず、書込み動作又は読取以外の動作を実施すべき事を示す時、書込みチャンネル１６の書込み動作が実施される。読取チャンネル１８における読取動作と同様に、書込み動作のタイミングが、ＰＬＬ ５２から供給される出力クロック信号によって制御される。書込み又は読取以外の動作の間、ＰＬＬ ５２の出力として書込みクロック信号が発生される。
【００４３】
書込みチャンネル１６は、ディジタル・データ信号を処理する為の任意の数の回路モジュール又は素子を含む事が出来る。こういう回路は、データをランダム化するスクランブラー回路、符号器、直列化器及び書込み予備補償回路を含む事がある。例えば、通常、書込みチャンネル１６はディジタル・データ信号を符号化する回路を含む。ディジタル・データ信号は、（０，４，４）拘束を強制して、記憶する前に、ディジタル・データ信号を８ビットから９ビットに変換するランレングス制限（ＲＬＬ）符号器を使って符号化する事が出来る。その後、直列化器が並列データを直列フォーマットにし、この直列データを書込み予備補償回路に供給し、この回路がデータに遅延を加える事が出来る。書込み予備補償回路はＰＬＬ ５２から供給された書込みクロック信号を使って、書込み動作の間、ディスク／ヘッド集成体１２にデータを適時に供給する。
【００４４】
図３はＰＬＬ ５２の全体的なブロック図である。ＰＬＬ ５２は、読取動作の間、読取チャンネル１８に読取クロック信号を供給し、読取以外の動作の間、書込みチャンネル１６に書込みクロック信号を供給する。ＰＬＬ ５２は、読取位相回路１１０、書込み位相回路１１２、ゼロ位相再開回路（ＺＰＲ）９６、加算器回路９２及び電圧制御発振器（ＶＣＯ）９４を含む。ＰＬＬ ５２は、ＲＥＡＤと記した読取イネーブル信号、ＸＴＡＬと記した基準クロック信号、誤り回路５０からの誤り信号、及びＬＰＦ ４２からのフィルタ作用にかけられた出力信号を受取る。ＰＬＬ ５２の出力クロック信号がＶＣＯ ９４の出力から供給される。
【００４５】
書込み位相回路１１２が読取イネーブル信号、基準クロック信号及びＶＣＯ ９４の出力クロック信号を受取り、読取以外の動作の間、書込み制御電圧を発生する。書込み位相回路１１２は、基準クロック信号と出力クロック信号の間の位相差を決定する事により、書込み制御電圧を発生する。書込み制御電圧が加算器回路９２に供給される。読取動作の間、書込み位相回路１１２は、読取動作から読取以外の動作への切り換えの前に供給された最後の書込み制御電圧を保持する。この値も加算器回路９２に供給される。
【００４６】
読取位相回路１１０は読取付能信号、誤り信号及びＶＣＯ ９４の出力クロック信号を受取り、それに応答して読取制御電圧を発生する。読取位相回路１１０は、誤り信号と出力クロック信号の間の位相差を決定する事により、読取制御電圧を発生する。読取動作の間、読取制御電圧が加算器回路９２に供給される。
【００４７】
ＺＰＲ ９６は、読取動作から読取以外への動作、並びに読取以外の動作から読取動作への切り換えが起った時、出力クロック信号をリセットする。ＺＰＲ９６は、出力クロック信号と別の信号の間の位相差を最小限に押える為に、ＶＣＯ ９４を停止して再開させる。読取動作から読取以外の動作への切り換えが起った時、出力クロック信号とＬＰＦ ４２からのフィルタ作用にかけられた出力信号に間の位相差を最小限に押える。読取以外の動作から読取動作への切り換えが起った時、電圧制御発振器出力クロック信号と基準クロック信号の間の位相差を最小限に押える。
【００４８】
動作について説明すると、加算器回路９２が、読取動作の間、読取制御電圧及び最後の書込み制御電圧を受取り、これらの２つの電圧の和に対応する出力電圧を発生する。前に述べたように、最後の読取以外の動作の後、最後の書込み制御電圧が書込み位相回路１１２によって保持されている。加算器回路９２はその出力をＶＣＯ ９４に供給し、ＶＣＯがそれに応答して出力クロック信号の周波数を調節する。出力クロック信号は、読取動作の間、読取クロック信号として作用する。
【００４９】
書込み動作のように、読取以外の動作の間、加算器回路９２は書込み制御電圧を受取り、この電圧をＶＣＯ ９４に供給し、ＶＣＯはそれに応答して出力クロック信号を発生すると共に調節する。この出力クロック信号が、読取以外の動作の間、書込みクロック信号として作用する。
【００５０】
図４は、１実施例の位相固定ループ・システムを示すＰＬＬ ５２の拡大ブロック図である。ＰＬＬ ５２が、読取動作の間、読取チャンネル１８に読取クロック信号を供給し、読取以外の動作の間、書込みチャンネル１６に書込みクロック信号を供給する。同じ書込みクロック信号が、サーボ動作のような他の読取以外の動作の間並びに遊休時間の間に供給される。ＰＬＬ ５２は、読取位相検出器８０、読取制御電圧回路８２、書込み位相検出器９０、書込み制御電圧回路９３、ＺＰＲ ９６、加算器回路９２及びＶＣＯ ９４を含む。読取動作及び読取以外の動作の間、ＶＣＯ ９４に正しい電圧が印加されるように保証する為に、ＰＬＬ ５２には、読取スイッチ８３、書込みスイッチ８１、読取付能インバータ８４、除数Ｍの除算回路８６及び除数Ｎの除算回路８８も使われる。ＶＣＯ９４が、ＰＬＬ ５２の出力として作用する出力クロック信号を発生する。この出力クロック信号が、読取動作の間は読取クロック信号として作用し、読取以外の間は書込みクロック信号として作用する。
【００５１】
ＰＬＬ ５２が読取動作から読取以外の動作に切り換わる時、読取イネーブル信号がイネーブル状態から非イネーブル状態に切り換わる。この切り換えの結果として、ＺＰＲ ９６がＶＣＯ ９４を停止して再開させ、書込み位相検出器９０に対する入力における位相誤差を最小限に押えるようにする。この切り換えの結果、読取スイッチ８３が開き、読取イネーブル・インバータ８４の出力にイネーブル信号が出る為、書込みスイッチ８１が閉じる。その結果、書込み制御電圧回路９３の出力だけが加算器回路９２の入力として供給される。読取スイッチ８３が開路状態にある為、読取制御電圧回路８２の出力は加算器回路９２に供給されない。書込みスイッチ８１が閉路状態にある為、書込み位相検出器９０の出力が書込み制御電圧回路９３に対する入力として供給される。
【００５２】
書込み動作の間又は読取以外の他の任意の動作の間、基準クロック信号が除数Ｍの除算回路８６に供給される。ＶＣＯ ９４の出力クロック信号が除数Ｎの除算回路８８に供給される。除数Ｍの除算回路８６及び除数Ｎの除算回路８８は分周回路であって、入力周波数の入力信号を受取り、入力周波数の整数分の一に等しい出力周波数の出力信号を発生する。除数Ｍの除算回路８６及び除数Ｎの除算回路８８は、除数を決定する為にランダム・シーケンス発生器を使う。Ｎ及びＭは整数であって、プログラム可能なメモリ・レジスタに記憶し、与える事が出来る。書込み位相検出９０が除数Ｍの除算回路８６及び除数Ｎの除算回路８８の出力信号を受取り、これら２つの信号を比較して、これらの２つの入力信号の間の位相差に対応する出力信号を発生する。除数Ｍの除算回路８６及び除数Ｎの除算回路８８から入力を受取った結果として、書込み位相検出器９０によって発生された出力信号の周波数は、次の式によって決定される。
【数１】
ｆ90＝（Ｎ／Ｍ）×ｆXTAL
ここでｆ90は書込み位相検出器９０の出力信号の周波数、Ｎ及びＭは整数、ｆXTALは基準クロック信号の周波数である。
【００５３】
書込み位相検出器９０の出力信号が、書込みスイッチ８１が閉じる書込み動作の間、書込み制御電圧回路９３に供給される。書込み制御電圧回路９３が、それに応答して書込み制御電圧を発生し又はそれを調節し、この電圧を加算器回路９２に供給する。書込み制御電圧回路９３は、書込み制御電圧を発生して、それを正確に保持する為に使われる２次ループ・フィルタ・キャパシタであってよい。書込み制御電圧が、書込み動作の間、加算器回路９２に対する入力として供給される。加算器回路９２はこの電圧をＶＣＯ ９４に対する入力として供給する。この為、書込み動作の間、ＶＣＯ ９４に供給される入力電圧は、書込み位相検出器９０に供給された２つの信号の間の位相差に対応する。ＶＣＯ ９４が、この入力電圧に基づいて、その出力クロック信号の周波数を調節する。書込み動作の間、出力クロック信号が書込みチャンネル１６に供給され、書込みクロック信号として作用する。この信号は除数Ｎの除算回路８８に対するフィードバック信号としても供給され、書込み動作全体に亘って、書込みクロック信号を調節する為に、この位相差を書込み位相検出器９０によってたえず発生する事が出来るようにする。
【００５４】
ＰＬＬ ５２が書込み動作から読取動作に切り換わる時、読取イネーブル信号が非イネーブル状態からイネーブル状態に切り換わる。この切り換えの結果、ＺＰＲ ９６がＶＣＯ ９４でゼロ位相再開を開始する。ＺＰＲ ９６はＶＣＯ ９４を停止して再開させ、読取位相検出器８０に対する入力の位相誤差が最小限に押えられるようにする。ＬＰＦ ４２が、読取位相検出器８０の入力における位相誤差を最小限に押える為にＶＣＯ ９４が使う信号をゼロ位相再開回路９６に供給する。この切り換えの結果、書込みスイッチ８１が開き、読取スイッチ８３が閉じるので、読取制御電圧回路８２の出力及び書込み制御電圧回路９３の出力が加算器回路９２に結合される。
【００５５】
書込みスイッチ８１が開く事によって、書込み位相検出器９０が書込み制御電圧回路９３から切離される。書込み制御電圧回路９３は、読取動作では、最早書込み位相検出器９０に結合されていないが、書込み制御電圧回路９３が、書込みスイッチ８１が開く前に発生された最後の書込み制御電圧を正確に保持している。
【００５６】
読取動作の間、読取位相検出器８０が、誤り回路５０によって供給された誤り信号及びＶＣＯ ９４の出力クロック信号を受取る。読取位相検出器８０がこれら２つの信号を比較し、これら２つの信号の間の位相差に対応する出力信号を発生する。誤り信号は、同期的に標本化された実際のデータの値と理想的な値又は目標値の間の差に関係する情報を含んでいる。誤り信号の代りに、読取チャンネル１８からのこの他の同期的に標本化されたデータ信号を供給してもよい。
【００５７】
読取位相検出器８０の出力信号が読取制御電圧回路８２に供給される。読取制御電圧回路８２が、それに応答して読取制御電圧を発生し又は調節し、この電圧を加算器回路９２に供給する。読取制御電圧回路８２は、この出力信号を保持し且つ供給する為に、ＲＣ回路のようなループ・フィルタを使う事が出来る。
【００５８】
読取動作の間、読取制御電圧が、書込み制御電圧回路９３から供給される、保持されていた最後の書込み制御電圧と共に加算器回路９２に供給される。読取動作の間、最後の書込み制御電圧は一定のままである。加算器回路９２が２つの電圧の和を計算し、その結果得られた出力電圧をＶＣＯ ９４に供給する。ＶＣＯ９４がこの出力電圧を受取り、その出力信号の周波数を、この出力電圧の値に対応する分だけ調節する。ＶＣＯ ９４の出力信号が読取クロック信号として作用し、読取チャンネル１８に供給される。読取クロック信号が読取チャンネル１８に供給されて、読取信号の同期的な標本化を制御する。ＶＣＯ ９４の出力が読取位相検出器８０に逆に供給されて、この信号と誤り信号の間の位相差をたえず計算して、読取動作全体に亘り、読取クロック信号の調節が出来るようにする。
【００５９】
従って、この発明に従って、前に述べた利点を満たす大量記憶システムのデータ・チャンネルに使う位相固定ループ・システム及び方法が提供された事は明らかである。この発明を詳しく説明したが、この説明で種々の変更、置き換えを行なう事が出来る事を承知されたい。例えば、読取及び書込み動作の両方の間、データ信号を処理する為の大量記憶システムのデータ・チャンネルに種々の方式及び回路を使っても、この発明を用いる事によって、このような任意のデータ・チャンネルの読取クロック信号及び書込みクロック信号を作る事が出来る。更に、当業者であれば、この明細書で例示した直結を変更して、２つの装置が直結ではなく、中間の装置（１つ又は複数）を介して互いに結合しても、この発明で得られる所望の結果を達成し得る事が理解されよう。当業者であれば、この発明の範囲を逸脱する事なく、変更、置換のこの他の例も容易に確認する事が出来よう。この発明を以上の詳しい説明によって具体的に示して説明したが、当業者であれば、特許請求の範囲によって定められたこの発明の範囲を逸脱せずに、形及び細部にこの他の種々の変更を加える事が出来る事が理解されよう。
【００６０】
以上の説明に関し、更に以下の項目を開示する。
（１） 読取チャンネルに読取クロックを、そして書込みチャンネルに書込みクロックを供給する位相固定ループ・システムに於いて、読取チャンネルからの同期的に標本化されたデータ信号及び電圧制御発振器出力クロック信号を受取るように作用し得ると共に、それに応答して読取制御電圧を発生するように動作可能であって、読取動作の間、読取制御電圧を供給するように作用し得る読取位相検出器と、基準クロック信号及び電圧制御発振器出力クロック信号を受取るように作用し得ると共に、読取以外の動作の間、書込み制御電圧を発生して供給するように作用する事が出来、読取動作の間は、発生された最後の書込み制御電圧を保持すると共に、読取動作の間、最後の書込み制御電圧を供給するように作用し得る書込み位相検出器と、前記読取制御電圧及び前記書込制御電圧を受取って、それに応答して電圧制御発振器入力電圧を発生するように作用し得る加算器回路と、電圧制御発振器入力電圧を受取って、それに応答して電圧制御発振器出力クロック信号を発生するように作用し得ると共に、該電圧制御発振器出力クロック信号が、読取動作の間は読取クロックとして、そして読取以外の動作の間は書込みクロックとして作用する電圧制御発振器とを有する位相固定ループ・システム。
【００６１】
（２） 第１項記載の位相固定ループ・システムに於いて、同期的に標本化されたデータ信号がデータ誤り信号である位相固定ループ・システム。
（３） 第２項記載の位相固定ループ・システムに於いて、データ誤り信号が、標本化された読取信号と目標値の間の差に対応する値を含む位相固定ループ・システム。
（４） 第１項記載の位相固定ループ・システムに於いて、前記読取位相検出器からの読取制御電圧を受取って、読取動作の間、前記加算器回路に前記読取制御電圧を供給するように作用し得る読取制御電圧回路を有する位相固定ループ・システム。
（５） 第４項記載の位相固定ループ・システムに於いて、前記読取制御電圧回路及び前記加算器回路が、読取動作の間は結合されていて、読取以外の動作の間は切離されている位相固定ループ・システム。
（６） 第１項記載の位相固定ループ・システムに於いて、前記書込み位相検出器からの書込み制御電圧を受取って、読取以外の動作の間、前記書込み制御電圧を前記加算器回路に供給するように作用し得ると共に、更に、読取以外の動作の間、書込み位相検出器によって供給された最後の書込み制御電圧を保持し、読取動作の間、前記最後の書込み制御電圧を前記加算器回路に供給するように作用し得る書込み制御電圧回路を有する位相固定・ループ・システム。
（７） 第６項記載の位相固定ループ・システムに於いて、前記書込み制御電圧回路及び書込み位相検出器が、読取以外の動作の間は結合されていて、読取動作の間は切離されている位相固定ループ・システム。
（８） 第７項記載の位相固定ループ・システムに於いて、基準クロック信号を受取って、前記書込み位相検出器に対して周波数を調節した基準クロック信号を供給するように作用し得る除数Ｍの除算回路と、前記電圧制御発振器出力クロック信号を受取って、前記書込み位相検出器に対して周波数が調節された電圧制御発振器出力クロック信号を供給するように作用し得る除数Ｎの除算回路とを有する位相固定ループ・システム。
（９） 第６項記載の位相固定ループ・システムに於いて、書込み制御電圧回路が、書込み制御電圧を記憶並びに保持するループ・フィルタ・キャパシタを有する位相固定ループ・システム。
（１０） 第１項記載の位相固定ループ・システムに於いて、基準クロック信号及び読取付能信号を受取るように作用し得るゼロ位相再開回路を有し、該ゼロ位相再開回路は読取動作から読取以外の動作への切り換えが起った時、前記電圧制御発振器出力クロック信号の位相を基準クロック信号の位相にリセットするように作用し得る位相固定ループ・システム。
【００６２】
（１１） データ記憶媒質並びに制御回路を持つ大量記憶装置に用いるデータ・チャンネルに於いて、書込みクロック信号によって制御され、読取以外の動作の間、前記制御回路から供給されたディジタル・データ信号を受取って処理する様に作用し得ると共に、それに応答して、対応する書込み信号をデータ記憶媒質に供給するように作用し得る書込みチャンネルと、読取クロック信号によって制御され、読取動作の間、前記データ記憶媒質から読取信号を受取り、受取った読取信号を処理する様に作用し得ると共に、それに応答して、前記制御回路に対応するディジタル・データ信号を供給するように作用し得る読取チャンネルと、読取位相検出器、書込み位相検出器、加算器回路及び電圧制御発振器を持つ位相固定ループ・システムとを有し、該位相固定ループ・システムは、読取以外の動作の間、書込みクロックを発生し、電圧制御発振器の出力から書込みチャンネルに前記書込みクロック信号を供給するように作用し得ると共に、読取動作の間、読取クロック信号を発生し、前記電圧制御発振器の出力から読取チャンネルに前記読取クロック信号を供給するように作用し得るデータ・チャンネル。
【００６３】
（１２） 第１１項記載のデータ・チャンネルに於いて、前記位相固定ループ・システムが、読取チャンネルからの同期的に標本化されたデータ信号及び電圧制御発振器出力クロック信号を受取るように作用し得ると共に、それに応答して読取制御電圧を発生するように作用可能であって、読取動作の間、読取制御電圧を供給するように作用し得る読取位相検出器と、基準クロック信号及び電圧制御発振器出力クロック信号を受取るように作用し得ると共に、読取以外の動作の間、書込み制御電圧を発生して供給するように作用する事が出来、読取動作の間は、発生された最後の書込み制御電圧を保持すると共に、読取動作の間は最後の書込み制御電圧を供給するように作用し得る書込み位相検出器と、前記読取制御電圧及び前記書込制御電圧を受取って、それに応答して電圧制御発振器入力電圧を発生するように作用し得る加算器回路と、前記電圧制御発振器入力電圧を受取って、それに応答して電圧制御発振器出力クロック信号を発生するように作用する事が出来、該電圧制御発振器出力クロック信号が、読取動作の間は読取クロック信号として、そして読取以外の動作の間は書込みクロック信号として作用する電圧制御発振器とで構成されているデータ・チャンネル。
【００６４】
（１３） 第１２項記載のデータ・チャンネルに於いて、位相固定ループ・システムの読取制御電圧回路及び加算器回路が、読取動作の間は結合されていて、読取以外の動作の間は切離されているデータ・チャンネル。
（１４） 第１３項記載のデータ・チャンネルに於いて、位相固定ループ・システムが、読取以外の動作の間、書込み位相検出器からの書込み制御電圧を受取って、加算器回路に対して該書込み制御電圧を供給するように作用し得る書込み制御電圧回路を有し、該書込み制御電圧回路は更に、読取以外の動作の間、書込み位相検出器から供給された最後の書込み制御電圧を保持し、読取動作の間、前記最後の書込み制御電圧を前記加算器回路に供給するように作用し得るデータ・チャンネル。
（１５） 第１４項記載のデータ・チャンネルに於いて、書込み制御電圧回路及び書込み位相検出器が、読取以外の動作の間は結合されていて、読取動作の間は切離されているデータ・チャンネル。
（１６） 第１５項記載のデータ・チャンネルに於いて、更に、基準クロック信号を受取って、周波数を調節した基準クロック信号を前記書込み位相検出器に供給するように作用し得る除数Ｍの除算回路と、前記電圧制御発振器出力クロック信号を受取って、周波数を調節した電圧制御発振器出力クロック信号を前記書込み位相検出器に供給するように作用し得る除数Ｎの除算回路とを有するデータ・チャンネル。
【００６５】
（１７） 読取以外の動作の間、書込みチャンネルに書込みクロック信号を、そして読取動作の間、読取チャンネルに読取クロック信号を供給する方法に於いて、基準クロック信号及び同期的に標本化されたデータ信号を受取り、読取以外の動作の間、書込み制御電圧を発生し、該書込み制御電圧は、基準クロック信号と、読取以外の動作の間に、電圧制御発振器の出力として供給された書込みクロック信号との間の位相差に対応し、読取以外の動作の間、前記書込み制御電圧を電圧制御発振器に供給し、読取以外の動作の間、前記電圧制御発振器の出力として書込みクロック信号を発生し、読取以外の動作から読取動作に切り換え、読取以外の動作から読取動作に切り換える前に発生された最後の書込み制御電圧を保持し、読取動作の間、読取制御電圧を発生し、該読取制御電圧は、同期的に標本化されたデータ信号と、読取動作の間に前記電圧制御発振器の出力として供給された読取クロック信号との間の位相差に対応し、保持していた最後の書込み制御電圧及び前記読取制御電圧を前記電圧制御発振器に供給し、読取動作の間、前記電圧制御発振器の出力として読取クロック信号を発生する工程を含む方法。
（１８） 第１７項記載の方法に於いて、更に、書込み制御電圧を発生する工程の前に、基準クロック信号を整数Ｍで除算し、書込み制御電圧を発生する工程の前に、書込みクロック信号を整数Ｎで除算する工程を含む方法。
（１９） 第１７項記載の方法に於いて、更に、読取以外の動作から読取動作へ切り換える工程の後、読取クロック信号にゼロ位相の再開を行なわせる工程を含む方法。
（２０） 第１７項記載の方法に於いて、読取以外の動作から読取動作へ切り換える工程が、読取クロック信号にゼロ位相の再開を行なわせる事を含む方法。
【００６６】
（２１） ディスク・ドライブ大量記憶システム３０の同期的に標本化されるデータ・チャンネル１０に使われる位相固定ループ・システム５２及び方法を説明した。位相固定ループ・システム５２が、読取動作の間、読取チャンネル１８に読取クロック信号を、そして書込み又は読取以外の動作の間、書込みチャンネル１６に書込みクロック信号を供給する。位相固定ループ・システム５２は、読取位相検出器８０、書込み位相検出器９０、加算器回路９２及び電圧制御発振器９４を含む。読取以外の動作の間、書込み位相検出器９０が基準クロック信号と電圧制御発振器９４の出力クロック信号を受取る。書込み位相検出器９０はこれら２つの信号の位相差を決定し、対応する書込み制御電圧を加算器回路９２に供給する。加算器回路９２はこの信号を電圧制御発振器９４に供給し、発振器は、書込みチャンネル１６に対して、書込みクロック信号として作用する出力クロック信号を供給する。読取動作の間、書込み位相検出器９０が、読取以外の動作の間に供給された最後の書込み制御電圧を保持し、これを加算器回路９２に供給する。読取位相検出器８０が読取チャンネル１８からの誤り信号と電圧制御発振器９４の出力クロック信号を受取る。読取位相検出器８０がこれら２つの信号の位相差を決定し、対応する読取制御電圧を加算器回路９２に供給する。加算器回路９２はこれらの信号を加算し、それを電圧制御発振器９４に供給して、読取チャンネル１８に対する読取クロック信号を発生する。
【図面の簡単な説明】
【図１】ディスク・ドライブ大量記憶システムのブロック図。
【図２】ディスク・ドライブ大量記憶システムのデータ・チャンネルのブロック図。
【図３】データ・チャンネルに使われる位相固定ループ・システムの全体的なブロック図。
【図４】データ・チャンネルの位相固定ループ・システムの拡大ブロック図。
【符号の説明】
１６ 書込みチャンネル
１８ 読取チャンネル
８０ 読取位相検出器
８２ 読取制御電圧回路
９０ 書込み位相検出器
９２ 加算器回路
９３ 書込み制御電圧回路
９４ 電圧制御発振器
Claims (2)
- 読取チャンネルに読取クロックを、そして書込みチャンネルに書込みクロックを供給する位相固定ループ・システムに於いて、
読取チャンネルからの同期的に標本化されたデータ信号及び電圧制御発振器出力クロック信号を受取るように作用し得ると共に、それに応答して読取制御電圧を発生するように動作可能であって、読取動作の間、読取制御電圧を供給するように作用し得る読取位相検出器と、
基準クロック信号及び電圧制御発振器出力クロック信号を受取るように作用し得ると共に、読取以外の動作の間、書込み制御電圧を発生して供給するように作用する事が出来、読取動作の間は、発生された最後の書込み制御電圧を保持すると共に、読取動作の間、最後の書込み制御電圧を供給するように作用し得る書込み位相検出器と、
前記読取制御電圧及び前記書込制御電圧を受取って、それに応答して電圧制御発振器入力電圧を発生するように作用し得る加算器回路と、
電圧制御発振器入力電圧を受取って、それに応答して電圧制御発振器出力クロック信号を発生するように作用し得ると共に、該電圧制御発振器出力クロック信号が、読取動作の間は読取クロックとして、そして読取以外の動作の間は書込みクロックとして作用する電圧制御発振器と、
読取動作と読取以外の動作との間で動作の切り換えが起こったとき、前記電圧制御発振器出力クロック信号をリセットするように作用し得るゼロ位相再開回路と、を有する位相固定ループ・システム。 - 読取以外の動作の間、書込みチャンネルに書込みクロック信号を、そして読取動作の間、読取チャンネルに読取クロック信号を供給する方法に於いて、
基準クロック信号及び同期的に標本化されたデータ信号を受取り、
読取以外の動作の間、書込み制御電圧を発生し、該書込み制御電圧は、基準クロック信号と、読取以外の動作の間に、電圧制御発振器の出力として供給された書込みクロック信号との間の位相差に対応し、
読取以外の動作の間、前記書込み制御電圧を電圧制御発振器に供給し、
読取以外の動作の間、前記電圧制御発振器の出力として書込みクロック信号を発生し、
読取以外の動作から読取動作に切り換え、
読取以外の動作から読取動作に切り換える前に発生された最後の書込み制御電圧を保持し、
読取動作の間、読取制御電圧を発生し、該読取制御電圧は、同期的に標本化されたデータ信号と、読取動作の間に前記電圧制御発振器の出力として供給された読取クロック信号との間の位相差に対応し、
保持していた最後の書込み制御電圧及び前記読取制御電圧を前記電圧制御発振器に供給し、
読取動作の間、前記電圧制御発振器の出力として読取クロック信号を発生し、
読取動作と読取以外の動作との間で動作の切り換えが起こったとき、前記電圧制御発信器出力クロック信号をリセットしそして位相差を最小とするために該電圧制御発振器を再開する工程を含む方法。
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