KR20000076722A

KR20000076722A - 병렬 구조를 이용하는 고속 디지털 타이밍 및 이득 변화율회로

Info

Publication number: KR20000076722A
Application number: KR1020000008998A
Authority: KR
Inventors: 스타스제우스키로버트비.
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1999-02-24
Filing date: 2000-02-24
Publication date: 2000-12-26
Also published as: SG96545A1; JP2000261292A; US6636572B1; TW457413B

Abstract

신호의 다른 부분을 처리하는 병렬 경로(105, 106)를 채용하는 것에 의해 피드백 제어 신호를 구현하는 시스템 및 방법이다. 이 방법은 2개의 처리 경로(102, 103)를 마련하는 것에 의해, 피드백 회로의 동작 속도를 효과적으로 두배로 한다. 이들 두 개의 경로가 사용될 때, 각각은 입력 데이터 신호(516)의 데이터 레이트의 대략 절반으로 동작한다. 이 방법은 또 하나이상의 모드가 사용되는 애플리케이션에서의 처리에 자신을 제공한다. 예를 들면, 디스크 드리이브(500)의 판독 채널(513)에 사용될 때, 3개의 모드, 즉, FIR-바이패스(201), 획득(202) 및 데이터-트래킹(203)가 바람직하다. 디스크 드라이브(500)의 판독 채널에 마련된 시스템(200)의 3가지 모드를 용이하게 전환할 수 있는 것은 높은 스루풋 레이트를 채용하는 시스템에 사용되는 넓은 등급의 피드백 회로에 대한 지원 구조 및 방법의 적응성을 설명한다.

Description

병렬 구조를 이용하는 고속 디지털 타이밍 및 이득 변화율 회로{HIGH-SPEED DIGITAL TIMING AND GAIN GRADIENT CIRCUIT EMPLOYING A PARALLEL ARCHITECTURE}

본 발명은 신호 프로세서(signal processor)의 스루풋 레이트(throughput rate)를 증가시키는 시스템 및 방법에 관한 것으로, 특히 타이밍 또는 이득 변화율(gradient) 회로 또는 그들 둘 등의 고속 변화율 회로를 사용하여 디지털 피드백 신호를 병렬 처리하는 시스템 및 방법에 관한 것이다.

"디지털 신호"는 불연속적 시간에 이산 수치의 값을 운반하는 신호이다. 이것은 "아날로그 신호", 즉 시간 연속적으로 무한한 수치의 값을 전달하는 신호와 대비된다. 디지털 형태의 신호는 아날로그 신호로부터 그것을 샘플링하고 양자화하는 것에 의해 발생될 수 있다. 아날로그 신호를 샘플링하는 것은 신호를 이산 기간으로 "초핑(chopping)"하고 그들 기간중 선택된 기간에 있어서 신호로부터 진폭값을 포획하는 것이다. 포획된 값은 그 샘플링 기간중 디지털 신호의 값으로 된다. 그러한 포획된 값은 샘플이라고 한다.

양자화는 유시한 디지털 신호로 표현될 수 있는 값으로 샘플을 어림잡는 것이다. 예를 들면, 샘플은 디지털 신호에 따라 특징지어진 두 개의 값 사이에 있다. 그 샘플에 가장 가까운 값(절대값)은 샘플을 표현하도록 사용될 수 있다. 또한, 샘플은 존재하는 샘플 사이에서 두 개의 값중 더 낮은 것에 의해 표현될 수 있다. 양자화 이후 아날로그 신호로부터의 샘플은 디지털 신호로서 전달된다. 이것은 디지털 회로가 동작할 때의 최종 신호이다.

디지털 신호 프로세서(DSP)는 입력 디지털 신호를 출력 디지털 신호로 변환한다. 디지털 필터에 대하여, 그 변환은 수신된 디지털 신호 중 원하지않는 부분을 필터링하는 것을 수반한다. 원 아날로그 신호는 다수의 시누소이드(sinusoid)의 합으로서 표현될 수 있다. 각각의 시누소이드는 특정하고 유일한 주파수로 발진한다. 필터링은 입력 신호에서 다른 주파수는 그냥 놔 두면서 어떤 주파수를 제거하는 데 사용된다.

디지털 회로에서 실행되는 프로그램은 때때로 그러한 것을 "실시간"으로 실행한다. 실시간 프로그램은 어떤 기간내에 실행해야만 하는 프로그램이다. 프로그램이 장기간에 또는 짧은 기간에 실행되는 가에 관계없이, 프로그램 실행의 결과는 동일하다. 그러나, 실시간 프로그램이 필요한 기간보다 더 긴 양의 시간에 실행되고자 하면, 그들은 더 이상 바라는 결과를 산출하지 않는다.

디지털 회로에서 실행하는 프로그램은 다음 샘플의 수신하기전의 구간동안 디지털 신호의 샘플을 명령이 조작하는 실시간 프로그램이다. 프로그램이 다음 샘플이 제공되기 전에 샘플을 완전히 조작할 수 없으면, 프로그램은 결국 샘플을 "놓치기(lose)" 시작한다. 놓친 샘플은 처리되지 않으므로, 디지털 회로의 출력 신호는 디지털 회로에 제공되는 입력 신호로부터의 모든 정보를 더 이상 포함하지 않는다. 이러한 놓친 샘플의 잠재성은 필요한 스루풋 레이트를 유지하면서 본 발명의 바람직한 실시예에 의해 줄어든다.

디지털 회로는 신호를 변조하도록 프로그램될 수 있다. 이것을 실행하기 위해 필요한 명령의 수는 비교적 고정되어 있다. 디지털 회로는 그 열의 다음 샘플이 제공되기 전에 어떤 주어진 샘플에 대하여 이러한 비교적 고정된 수의 명령을 실행할 수 있어야 한다.

게다가, 디지털 회로의 스루풋을 고려할 때, 모든 설계 파라미터는 관련 비용을 갖는다. 하나의 중요한 비용 인자는 디지털 회로를 "격납(house)"하기 위해 필요한 실리콘 면적이다. 비교적 작은 실리콘 칩에 제조된 것은 큰 칩을 요구하는 것 보다 덜 비싸다. 따라서, 용이하게 제조가능하고 작은 (저비용) 디지털 회로가 바람직하다.

설계 엔지니어에게 중요한 디지털 회로의 일부 특징은 위상 특성, 안정성 및 계수 양자화 효과를 구비한다. 에니지어에 의해 어드레스되는 것은 필요한 형상 인자를 구현하기 위한 일반적인 나이키스트 필터보다는 유한 워드 길이 및 회로 성능을 취급하는 것에 관한다. 그러나, DIGITAL FIR 필터에는 무시할 수 없는 심볼간 간섭(non-negligible inter-symbol interrerence)(ISI)이 가해진다.

계수 양자화 오차는 실제 시스템에 사용되는 "유한 정밀도" 프로세서에 대하여 이상적 계수를 근사하는 필요성의 결과로서 발생한다. 유한 워드 길이에 기인하는 양자화 오차 발생원은 다음을 포함한다

a) 입력/출력(I/O) 양자화,

b) 필터 계수 양자화,

c) 비상관 라운드오프(절단) 노이즈,

d) 상관 라운드오프(절단) 노이즈,

e) 다이나믹 레인지 제약.

연속 시간 입력 신호를 이산 디지털 형태로 변환하는 아날로그 디지털(A/D) 변환과 관련된 입력 노이즈 및 디지털 아날로그 변환과 관련된 출력 노이즈는 디지털 필터에서 필연적이다. 그러나, 이러한 노이즈의 자유로운 전파는 피할 수 없는 것이 아니다.

비상관 라운드오프 오차는 승산 오차의 결과로서 거의 대부분 발생한다. 예를 들면, 승산되는 신호에 대하여 정확도를 유지하려고 할때, 유한 길이만을 저장할 수 있고 나머지는 절단되어, "승산" 노이즈가 전파된다. 물론, 승산 단계의 수를 최소화하는 방법도 노이즈를 저감하고 고유의 정확도를 증가시킬 것이다.

상관 라운드오프 노이즈는 디지털 필터내에 형성된 곱이 절단될 때 발생한다. 이들은 "오버플로우 발진"의 등급을 포함한다. 오버플로우는 대진폭 발진에서 유래하는 가산에 의해 발생된다. 또한, 상관 라운드오프는 "제한-사이클 효과(limit-cycle effect)" 또는 소진폭 발진을 일으킨다. 적절한 계수 워드 길이 및 다이나믹 레인지를 갖는 시스템에 대하여, 이러한 문제는 무시할 수 있다. 그러나, 오버플로우 및 제한-사이클 효과는 모두 디지털 필터를 비선 동작하게 한다. 이들 제약 모두는 본 발명의 바람직한 실시예에 의해 어드레스된다.

스케일링 파라미터 등의 다이나믹 레인지에 대한 제약은 유한 워드 길이 레지스터의 오버플로우 및 언더플로우를 방지하기 위해 사용된다. 디지털 회로에 대하여, 출력의 오버플로우는 오차를 발생한다. 입력이 최대 진폭의 유니티(unity)를 가지면, 최악의 경우 출력은

이고, 여기서,

s = 스케일링 펙터

x(n) = n에 있어서의 입력 샘플값

y(n) = n에 있어서의 출력 샘플값

보증하는 y(n)은 회로의 이득 또는 입력이 "s"로 스케일 다운되어야 하는 분수 평균이다. 이득을 줄이는 것은 예를 들면 디지털 필터의 계수를 예를 들면, 16비트 계수가 더 이상 효과적으로 사용되지 않는 점으로 스케일링하는 것을 의미한다. 이 스케일링의 다른 결과는 높은 양자화 오차로 인해 주파수 응답을 열화시키는 것이다. 더 낳은 대책은 입력 신호를 스케일링하는 것이다. 비록 이것은 신호대 잡음비(SNR)의 저감으로 이어지더라도, 사용된 스케일링 펙터는 통상 〈2이고, SNR은 급격히 변경하지 않는다. 저감된 대역폭의 사용을 요구하는 회로를 채용하는 시스템은 SNR의 열화에 덜 민감하다. 또한 이것도 본 발명의 바람직한 실시예에 의해 어드레스된다.

고속 디지털 회로의 대표적 예로는 Type II FIR로 알려진 5개 이상의 계수를 갖는 디지털 FIR 필터가 있다. Type II FIR 필터는 고가의 MAC(Multiply and Add) 누적 스테이지의 어레이에 기초한다. MAC를 사용하는 종래 시스템은 주어진 부분 곱 정확도를 달성하기 위한 최소수의 게이트로 제한된다. FIR 필터의 디지털 구현도 필터의 클럭 사이클에 의해 확립된 리클럭킹 스테이지 사이에 삽입될 수 있는 논리 게이트의 최대수에 의해 제한된다. 따라서, 주어진 디지털 처리에 대하여, 최소 처리 시간은 임계 경로를 통한 전파 시간에 의해 확립된다. 매우 높은 속도의 처리를 달성하기 위해, 임계 경로는 더 높은 클럭 속도로 어드레스될 수 있는, 즉 짧은 클럭 사이클 내에서 처리될 수 있는 다수의 짧은 경로로 분할된다. 본 발명의 바람직한 실시예는 피드백 제어 회로에서 디인터리브된 신호의 병렬 처리를 구비하는 병렬 처리를 사용하는 방안을 구현한다.

자기 저항(MR) 헤드에 있어서, 그들 고유의 응답 비선형성에 의하면, 이러한 스루풋 제약은 더욱 더 많이 용인할 수 없게 된다. 완전한 디지털 해답을 달성하는 더 새로운 방법이 있지만, 이들은 매우 복잡하고 또한 실리콘 칩에서 불균일하게 큰 면적을 커버한다.

높은 다이나믹 레인지를 갖는 데이터 스트림에 대하여, 샘플링된 입력 신호를 두 개의 부분을 분할하고 개별 필터로 각각을 따로따로 어드레싱하는 것을 수반하는 방법은 제안되어 있다. 물론, 이것은 필요한 하드웨어 및 동작 횟수를 두배로 한다.

모뎀 등의 비교적 저속 애플리케이션에서 하드웨어 복잡도 및 연산의 강도를 저감하기 위해, 캐스캐이드 구성의 데이터 레지스터는 디지털 인코드된 데이터를 수신하고 샘플을 순차 클럭한다. 각각의 데이터 레지스터는 디지털화된 샘플의 코드폭보다 두배나 큰 데이터 용량을 가지므로, 각 채널이 I 및 Q 데이터를 저장할 수 있게 된다. 데이터 용량이 입력보다 두배나 크게 필요하므로, 이것이 사용될 수 있는 장치의 데이터 레이트는 비교적 낮다.

상기중 일부는 본 발명의 바람직한 실시예에서 요구하지 않는 또 다른 복잡도를 도입하고, 다른 것들은 고속 애플리케이션에 적합하지 않을 수 있다.

예를 들어, 자기 디스크 데이터 기억 시스템에 있어서, 정보는 디스크 상에 자성 변동의 패턴을 유도하여, 정보가 인코드되는 것에 의해 기록된다. 자성 변동은 디스크 상의 동임 원형 트랙을 따라 기록된다. 자속 변화가 트랙을 따라 기록될 수 있는 선 밀도 뿐만아니라 디스크상의 트랙의 반경 밀도도 증가한다.

그러나, 기록 밀도가 증가함에 따라, 디스크로부터의 자기 판독 신호는 부분적으로 심볼간 간섭(ISI) 때문에 더욱더 판독 및 번역이 어렵게 된다. ISI는 처리-시간 오버랩 및 개별 트랙을 따른 인접 자속 패턴 사이 뿐만아니라 인접 트랙 사이의 간격이 줄어드는 것에 원인이 있다. 특히, 교환가능한 디스크가 있는 드라이브에 대하여, 각 디스크는 제조 공차내에서 본래 발생하는 변동 때문에 그 자신의 불규칙성을 판독 신호에 도입할 수 있다. 또한, 불규칙성은 심지어 개별 디스크에 대해서도 균일하지 않지만, 어느 정도는 반경 위치에 좌우된다.

혼란스럽거나 왜곡되거나 또는 그렇지 않다면 불규칙한 판독 신호에서 데이터를 추출하기 위해 증가된 데이터 밀도는 디지털 신호 처리 기술의 사용을 시도하였다. 하나의 일반적으로 사용되는 기술에 있어서, 디스크에서 판독된 연속적인 미가공 데이터 샘플의 시퀀스는 신호의 기대 오차를 연속해서 모니터하고 그에 따라 데이터를 정정하는 필터를 통과한다. 이 목적을 위해 인기있는 등급은 적응 FIR 필터를 포함한다.

이들 필터는 실시간으로 신호 특성을 감지된 오차 측정에 적응시키는 시간-가변 신호 처리를 제공한다. 특성은 누적 오차가 최소화되도록, 그의 값이 또 다시 실시간으로 일정 간격으로 조정되는 시간-가변 계수에 의해 규정된다.

적응 FIR 필터는 두 개의 부분, 즉 데이터를 수정하기 위해 계수를 사용하는 필터 구조와 그 계수의 값을 갱신하는 적응 회로를 갖는 것으로 고려할 수 있다. 필터 구조 및 적응 회로의 기존의 구현에는 설계 절충안이 가해진다.

종래 필터 회로 구현(CMOS IC의 사용을 가정함)에서 소비되는 다이나믹 전력은 관계

로 주어지고, 여기서,

C = IC 칩에서 게이트의 평균 로딩 용량

V = 전원 전압 레벨

f = 동작 주파수

N_Gate= 주파수 f로 스위칭하는 게이트수

더 높은 동작 주파수 f에 의해 일반적으로 성능 개선이 실현되지만, 전력 소비 레벨이 높아지는 것을 무릅써야 한다.

식(2)로부터, 전력 소비도 게이트수에 비례하여 증가한다. FIR 필터의 일반적인 IC 실시예는 탭드 지연선(tapped delay line)으로서, 이것은 필터를 특징짓는 각각의 계수가 지연선을 따른 개별 "탭"에 대응한다. 게이트의 수는 탭의 수에 비례하여 상승한다. 탭의 수는 필터를 통과하는 데이터의 전체 지연 시간을 규정하므로, 동작 주파수(데이터 레이트)를 제한한다. 이 지연을 보상하기 위해, 데이터 파이프라이닝이 도입되어 FIR 필터의 동작 주파수 및 유효 시스템 스루풋이 증가한다. 그러나, 파이프라이닝은 더 많은 게이트를 호출하여, 전력 소비가 더 크게 되는 원인으로 된다. 이러한 제약도 탭이 병렬 경로에서 공유되어 있는 본 발명의 바람직한 실시예에 의해 어드레스된다. 이러한 병행성은 FIR 필터에서뿐만아니라 예를 들어, 타이밍 복구 회로 및 AGC 회로 등의 시스템과 관련된 동기 회로에서도 명백하다.

전력 요구에 더하여, 예를 들어 종래 FIR 필터 계수 적응 회로는 버틀넥을 도입할 수 있다. 새로운 데이터가 클럭될 때 연속 클럭 사이클에서 갱신된 필터 계수를 마련하기 위해, 종래 적응 회로는 입력 신호의 하나의 비트 클럭 사이클 내에서 연산이 실행될 것을 요구한다. 이것은 대체로 데이터 검출 시스템의 전체 속도 증가를 어렵게 하여, 갱신을 위해 채용될 수 있는 회로 및 알고리즘을 제한한다. 본 발명의 바람직한 실시예는 피드백 제어를 포함하여 전체 회로 부분에 있어서 이러한 "입력 신호의 하나의 비트 클럭" 사이클 제약을 어드레스한다.

기존의 필터 적응 회로도 갱신된 계수를 경험하고, 이것은 계수 적응 처리가 "결정-지향(decision-directed)" 타이밍 복구 루프와 동시에 동작될 때 최적의 상태에서 벗어난다. 이것은 최적값에 대한 일관된 수렴을 방지하고 성능을 방해한다. 본 발명의 바람직한 실시예는 이 제약도 어드레스한다.

"파이프라이닝"법은 통상 더 양호한 필터 성능을 높은 입력 데이터 레이트로 달성하기 위해 사용된다. 그러나, 이 방법을 사용하는 대가는 레이턴시 증가이다. 더 새로운 시스템에서 보여지고 있는 것과 같은 상당히 높은 속도에 있어서, 종래 파이프라이닝은 감소하는 복귀의 법칙에 따라 하강한다. 이제 파이프라이닝 "오버헤드"는 더 높은 클럭 속도에서 얻어지는 이익의 더 많은 퍼센테이지를 소비한다. 오버헤드는 파이프라이닝 명령마다 필요한 래칭 또는 리클럭킹 스테이지로 구성된다. 일반적으로, 파이프라이닝의 하나의 레벨에 대한 성능 개선은 2보다 작지만 "온-칩" 코스트 증가는 2보다 더 크다. 이동안 모두는 입력 데이터의 매우 높은 클럭 레이트로 발생하고 있다. 본 발명의 바람직한 실시예는 특히 피드백 제어 동작동안 높은 데이터 레이트 입력 신호에 의해 부과된 클럭 레이트 제한을 어드레스한다.

본 발명의 목적은 "온-칩" 실제 회로를 분명히 증가시키지 않고 병령 동작 경로를 마련하는 것에 의해, 타이밍 또는 이득 변화율 회로 등의 고속 변화율 회로를 사용하는 디지털 회로의 동작 속도를 증가시키는 시스템 및 방법을 제공하는 것이다.

도 1a는 외부 병행 및 결합 논리 프로세서를 도시한 바람직한 실시예의 대표적 병렬 구조의 블록도.

도 1b는 도 1a에 도시한 바와 같은 바람직한 실시예의 타이밍 시퀀스를 도시한 도면.

도 2는 도 1a의 애플리케이션의 블록도.

도 3은 도 2의 "FIR-바이패스"모드의 상세도.

도 4는 도 2의 데이터-트래킹 모드의 상세도.

도 5는 디스크 드라이브 및 그의 판독 채널 회로를 입력 및 출력과 함께 도시한 블록도.

도 6은 디스크 드라이브의 판독 채널 회로에 설치되었을 때 본 발명의 바람직한 실시예를 도시한 블록도.

도 7은 도 3에 도시한 타이밍 변화율 회로와 매우 유사한 이득 변화율 회로를 도시한 도면.

도 8은 도 4에 도시한 타이밍 변화율 회로와 매우 유사한 이득 변화율 회로를 도시한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

101, 102, 103, 104 : 경로

303 : XOR 게이트

309 : 멀티플렉서

321 : 합산기

이것에 의해, "주요" 부분이 "늦은" 타이밍 복구 또는 예를 들면 AGC에 더 이상 의존하지 않으므로, 대용량 데이터 기억 장치의 판독 채널 회로 등의 기능 회로의 나머지 부분이 업그레이드된다.

병렬 경로로 피드백 데이터를 처리하는 것에 의해 클럭 속도가 절반으로 되어, 타이밍 복구 루프 또는 AGC에서 각 비트가 두배의 속도로 처리된다. 또한, 본 명세서에 참조로 포함된 미국 특허 출원______호, 대리인 문서 번호 TI-28614에 기제되어 있는 바와 같이, 병렬 경로로 처리하는 타이밍 또는 이득 변화율 칼큐레이터가 타이밍 복구 회로를 제어할 수 있게 된다. 상술한 문서에 기재된 바와 같이, 입력 데이터 레이터의 절반으로 동작하는 병렬 회로의 각 경로를 갖고 각 경로에 공통으로 되는 동작을 마련하는 것에 의해, 비슷한 성능의 종래 타이밍 복구 회로와 비교하여 필요한 온-칩 면적도 줄어든다.

본 발명의 바람직한 실시예는 디지털 회로로부터의 디지털 출력 신호는 두 개의 분리된 비트 스트림으로 디인터리브함으로써 타이밍 복구 회로에 의해 사용되도록 구현되고, 상기 비트 스트림중 하나는 EVEN 비트를 포함하고, 다른 하나는 ODD 비트를 포함한다. (용어 ODD 및 EVEN은 교대하는 비트를 나타내기 위해 사용되며, 우연히 시퀀스의 비트 위치 또는 그 비트에 할당될 수 있는 어떤 수치값을 제외하고, 관계를 갖지 않는다.) 본 발명의 바람직한 실시예에서, 타이밍 복구 루프 또는 AGC 회로 내에서 처리중인 신호는 비터비 디코더 등의 최대 발생가능(maximum likelihood : ML) 디코더에서의 또 다른 처리를 위해 부분 응답(partial respose : PR) 구조에 있어서 미리 인코드되어 있다.

도 2를 참조하면, 클럭 신호(도 2에는 도시하지 않음)는 "샘플"이 선택된 인코딩 포맷에 대하여 적절한 단계에 취해질 수 있는 것이 보장되도록 타이밍 복구 루프(도시하지 않음)에서 마련된다. 2T의 처리 주기는 도 2의 경로(101, 101a)를 따라 클럭 신호의 "상승 에지"에서 기수 비트를 처리하는 것에 의해 이용가능하게 되고, 상기 T는 입력 데이터 신호(도시하지 않음)의 클럭 레이트이다. 물론, 도 2의 경로(102, 102a)를 따라 클럭 신호의 "하강 에지"에서 우수 비트가 처리되는 반대의 경우도 있다. 도 2의 탭(103, 104)은 단순한 래치(도시하지 않음)를 사용하여 구성될 수 있고, 각 탭의 곱셈과 누산(MAC) 형태를 수용할 수 있다. 클럭 신호의 대향하는 에지 및 두 개의 다른 경로에서 우수 및 기수 비트를 교대로 처리하는 것은 기존 설계에서 본 발명의 바람직한 실시예를 차별짓는 2T 처리 주기를 제공한다.

본 발명의 두드러진 효과는 다음과 같다

·스룻풋의 현저한 증가

·성승 개선을 고려할 때 칩 상의 필요 실리콘 면적의 저감

·오버헤드 감소

·레이턴시 감소

·제조 비용 감소

·입력 데이터 레이트의 절반인 클럭 속도 사용

·각 경로의 교차 참조 동작

도 1은 본 발명의 바람직한 실시예의 단순한 블록도이다. 6비트 디지털 입력은 각각 2개의 경로(101, 102)에 ODD 및 EVEN 비트 스트림으로서 입력되기 직전에 디인터리브되어 있다(디인터리버는 도 1a에 도시되어 있지 않음). 도 1a는 "외부 병행성"만을 도시한 것으로, 즉 개별 경로(101, 102)뿐만 아니라 (101a, 102a)에 제공되는 입력 신호 DTO_O 및 DTO_E의 교대하는 ODD 및 EVEN 비트 스트림을 도시하고 있다. 경로(101, 102)에 제공되는 신호는 2T에 클럭되고, 여기서 T는 입력 데이터의 비트 클럭 주기이다.

2T의 또 하나의 리-클럭킹후, ODD 및 EVEN 비트 스트림은 각각 도 1a의 경로(103, 104)를 거쳐 전송되어, 각각 도 1a의 조합 논리 처리 회로 PD_RATH_E(105) 및 PD_PATH_O(106)에서 처리된다. 그와 동시에 전체 주기 2T에서 클럭된 ODD 및 EVEN 비트 스트림은 각각 도 1a의 경로(101a, 102a)를 거쳐 도 1a의 "대향하는" 처리 회로 PD_PATH_O(105) 및 PD_PATH_E(106)에 제공된다.이제 PD_PATH_O(105)는 도 2의 CLK2의 하강 에지전 처리할 ODD 비트 스트림 및 CLK2의 상승 에지전 처리할 EVEN 비트 스트림을 갖는다. 그와 반대로, 도 1a의 PD-PATH_E(106)은 주기 T로 처리할 EVEN 비트 스트림 및 2T로 처리할 ODD 비트 스트림을 갖는다. 도 1a의 결합 논리(105, 106)에서의 처리후, 비트 스트림은 도 1a의 (PD_PATH_O(105)로부터의) 경로(107) 및 도 1a의 (PD_PATH_O(106)로부터의) 경로(108)을 거쳐, 2T 클럭(도시하지 않음)에 의해 전환되는 도 1a의 리인터리버(re-interleaver)(109)에 공급된다. 리인터리버로부터의 출력은 도 1a의 경로(110)를 따라 기간 T에 리클럭된다.

도 1b는 도 1a에 도시한 신호 처리에 대한 타이밍 시퀀스를 도시한 것이다. 도 1b의 라인 1은 "비트" 클럭 주기 T를 나타내고 있다. 도 1b의 라인 2는 도 1a의 리인터리버(109)뿐만 아니라 ODD 및 EVEN 비트 스트림에 대하여 도 1a의 선택 경로(101 및 102)에서 사용될 2T 클럭 주기를 나타내고 있다.

도 1b의 라인 3 및 라인 4는 EVEN 비트가 도 1b의 2T 클럭 라인 3의 상승 에지에서 클럭되고 ODD 비트가 도 1b의 동일한 2T 클럭 라인 4의 하강 에지에서 클럭되는 " 경우 I"을 나타내고 있다.

도 1b의 라인 5 내지 라인 10은 PD_PATH_O(105)에서 EVEN 비트가 주기 T만큼 시프되어(도 1b의 신호 DTI_E_DLY 라인 5와 같이 지연됨) ODD 비트(도 1b의 신호 DIT_O 라인 6)와 일치하게 되어, 도 1b의 라인 7에 도시한 신호(비트 0+1 및 2+3)으로 되는 "경우 II"를 나타내고 있다. 그와 반대로, ODD 비트는 PD_PATH_E(106)에서 주기 T만큼 시프트되어(도 1b의 신호 O_DLY 라인 9와 같이 지연됨) EVEN 비트(도 1b의 신호 DI_E 라인 8)와 일치하게 되어, 도 1b의 라인 10에 도시한 비트 0+1 및 2+3 TG_E를 커버하는 신호로 된다. 도 1b의 라인 7에서 신호 TG_E는 도 1b의 라인 10의 신호보다 주기 T만큼 앞서는 것에 주의한다.

도 2는 본 발명의 바람직한 실시예가 동작할 수 있는 3가지 모드(201, 202, 203)을 도시한 것이다. 이들 3가지 모드는 본 발명의 바람직한 실시예에서 프로그램가능하고 시간 독립인 것에 주의한다.

도 2의 상단은 FIR 바이패스 모드(201)의 블록도이다. 이 모드에서, 필터는 바이패스되고, 도 2에서 입력 신호 ADC_DTO_O 및 ADC_DTO_E는 아날로그 디지털 변환기(ADC)(도 2에는 도시하지 않음)의 출력을 나타내도록 디인터리브된다. 이 동작은 컨트롤러(204)가 도 2의 경로(205, 206) 상에서 프로세서로부터 입력을 수신한 후, 본 명세서로 참조로 포함된 미국 특허 출원 _______호, 대리인 문서 번호 TI-28620에 완전히 기술되어 있는 바와 같이, 경로(207, 208) 상에서 "0에 더 가까운" 값의 선택에 앞서는 데이터를 포함하는 신호 SEL_NTG를, 도 2의 프로세서 PD_PATH_O(105) 및 PD_PATH_E(106)에 제공하는 점에 있어서 도 1a와 다소 상이하다. 이 컨트롤러는 하나 이상의 PRML 구조가 구현가능한 애플리케이션에 있어서 고유 타이밍 변화율의 선택을 가능하게 한다. 도 2의 오른쪽 부분은 각 모드(102, 202, 203)를 설명한 후 상세히 설명한다.

도 2의 중간은 "획득(acquisition)" 모드(202)의 블록도이다. 이 모드에 있어서, 복구 회로는 본 발명의 바람직한 실시예에서 프리앰블, 시누소이드가 획드되고 있는 신호 처리 부분을 지원한다. 이 블록도(202)의 가장 외쪽 부분은 FIR-바이패스 모드에 대하여 상술한 바와 같은 컨트롤러를 제외하고 도 1a와 동일하다.

도 2의 밑 부분은 실제 디지털 신호가 트래킹되어 예를 들면 위상 및 주파수 조정되는 데이터-트래킹 모드(203)을 도시하고 있다. 도 2에서 (203)의 왼쪽은 도 1a와 기능이 동일하다. 각 모드(201, 202, 203)의 출력은 도 2의 멀티플렉서(209)(주기 2T로 전환됨)에 제공되고, 여기서 출력 신호 PD_MUX는 경로(210) 상에서, POD_MUX가 주기 T로 리클럭되어 신호 PHERR(위상 오차)로서 경로(212)상에 출력되는 레지스터(211)에 제공된다. 본 발명의 바람직한 실시예에서, 신호 PHERR은 타이밍 복구 루프 또는 위상 동기 루프(PLL)에 경로(212)를 거쳐 공급되어 ADC(도 2에 도시하지 않음)로 최종 전송되어 그것을 조절한다.

도 3은 도 2의 (201)에 도시한 FIR-바이패스 모드의 히위 레벨 블록의 더욱 상세한 블록도이다. 도 3에 도시한 본 발명의 바람직한 실시예에서, 입력 데이터는 상술한 바와 같이 디인터리브된 6-비트 디지털 신호이다. 입력 데이터는 최하위 네가티브 비트(6비트 데이터의 경우 -32)를 갖지 않으므로, 정의 값뿐만 아니라 부정은 6비트로 제한된다. 이러한 처리 단계에서 더 단순한 6비트 부호없는 신호를 사용하는 추리는 본 명세서에 참조로 포함된 미국 특허 출원 ________호, 대리인 문서번호 TI-28902에 상세히 기재되어 있다.

ODD 비트 스트림은 도 3의 경로(301)을 거쳐 제공되고, ODD 비트 스트림의 최상위 비트(MSB)는 도 3의 경로(301a)를 거쳐 신호 SIGN_O로서 도 3의 XOR 게이트(303)에 제공되고, 여기서 도 3의 경로(305)상에 마련된 도 3의 클럭 신호 CLK2에 의해 도 3의 XOR 게이트(303)에 결합된다. 도 3의 신호 CLK2는 주기 2T로 마련된 타이밍 신호이고, T는 처리될 입력 신호, 예를 들면 도 5의 판독 채널 회로(516)에 제공되는 디스크 드라이브의 판독 헤드로부터의 입력의 비트 레이트의 주기이다. 도 3의 XOR 게이트(303)의 출력은 도 3의 경로(307)를 거쳐 도 3의 단순한 2-웨이(즉, -1은 이용불가능함) 멀티플렉서(309)에 제공되는 신호 SIGN_CK_O이다. 또한, 멀티플렉서(309)는 도 3의 경로(302, 302b, 302c)를 거쳐 원 EVEN 비트 스트림의 입력을 수신한다. 물론, 도 3의 멀티플렉서(309)는 도 3의 NEG(311)에서의 부정후 도 3의 경로(302, 302b, 302d)를 거쳐 동일한 원 EVEN 비트 스트림을 수신한다. 또한, 바람직한 실시예에서, 부정 비트 스트림도 도 3의 경로(302f)를 거쳐 도 3의 절대값 회로(313)에 제공되고, 여기서 도 3의 절대값 회로에 대하여 도 3의 경로(302g)를 거쳐 전송된 원 EVEN 비트 스트림과 비교된다. 도 3의 절대값 회로(313)의 출력 신호 ABS_E는 도 3의 경로(315)를 거쳐 도 3의 비교기(317)에 제공되는 5비트 신호이고, 여기서 두 개의 값중 더 작은 것이 도 3의 경로(318)상에 신호 ABS_CMP로서 출력 선택된다. ABS_CMP는 두 개의 다른 입력 신호를 비교하여(본 명세서에 참조로 포함된 미국특허 출원 _______호, 대리인 문서 번호 TI-27839에 상세히 기재되어 있음) 더 작을 것을 선택하여 얻어지는 신호로서, 도 3의 멀티플렉서에, 샘플링 단계(도 3에는 도시하지 않음)의 조절을 위해 타이밍 복구 루프 또는 PLL(도 3에는 도시하지 않음)에 잠재적으로 제공되는 신호 TG1로서 출력된다.

멀티플렉서(309)로의 신호 입력은 처리되어 6비트 신호로서 도 3의 경로(320, 320a)를 거쳐 도 3의 합산기(321)로, 그리고 도 3의 경로(320, 320b)를 거쳐 멀티플렉서(319)로 출력된다. 도 3의 합산기(321)로부터, 6비트 출력 신호 TG0는 샘플링 위상(도 3에는 도시하지 않음)의 조정을 위해 타이밍 복구 루프 또는 PLL(도 3에는 도시하지 않음)에 잠재적으로 제공된다.

EVEN 비트 스트림 입력은 상술한 바와 같은 ODD 비트 스트립 입력에 대하여 "미러" 형태(미러의 절반에 사용되는 게이트(325)가 있는 것에 주의함)로 취급되어, 입력의 "나머지 절반"은 도 3의 멀티플렉서(322, 309), 도 3의 절대값 회로(323), 도 3의 합산기(321), 도 3의 비교기(317), 도 3의 멀티플렉서(319)에 제공된다. 도 3의 출력 TG0 및 TG1은 진폭 독립적이고 각각 상이한 이득값을 갖는 "미가공(raw)" 타이밍 변화율인 것에 주의한다.

도 4는 데이터-트래킹 모드로 동작하는 본 발명의 바람직한 실시예를 도시한 것이다. 본 발명의 바람직한 실시예에 있어서, 미국 특허 출원 _____호, 대리인 문서 번호 TI-28614에 설명된 이유 때문에 이 모드에서는 8비트(7:0) EVEN 및 ODD 비트 스트림이 사용되는 것에 주의한다. 도 3과의 비교를 가능하게 할뿐만아니라 설명의 편의상, 도 3의 FIR-바이패스 모드와 도 4의 데이터-트래킹 모드 사이의 차이에 주목한다.

FIR-바이패스 모드와 데이터-트래킹 모드 사이의 첫 번째 차이는 이미 지적하였다. 필터(도 4에는 도시하지 않음)에서의 처리후, 도 4의 경로(401) 상에서 데이터-트래킹 모드 타이밍 변화율 회로(400)로의 ODD 및 EVEN 비트 스트림 FIR_DTO_O 입력 및 도 4의 경로(402)상에서 FIR_DTO_E 입력에 각각 추가 2비트가 더해져 있다. 이것에 의해, 도 4의 FIR_DTO_O(431) 및 도 4의 FIR_DTO_E(432)가 설치 시스템, 예를 들면 대용량 데이터 기억 장치의 판독 채널에 순차 사용되기에 충분한 정확도로 기술될 수 있다. 도 3의 FIR-바이패스 모드와 도 4의 데이터-트래킹 모드 사이의 다른 차이는 도 4의 회로의 나머지 절반이 도 3과 마찬가지 방식으로 먼저 설명된 절반을 반영하는 것을 이해할 수 있도록, 대칭 회로의 1/2에 대하여 강조된다.

도 4의 위절반 부분, 즉 EVEN 비트 스트림에서 보면, 도 4의 경로(402) 상의 도 4의 FIR_DTO_E(432)는 도 3의 FIR-바이패스 모드와 마찬가지 방식으로, 즉 MSB가 도 4의 경로(404)상에 마련된 도 4의 신호 CLK2(433)와 함께 도 4의 XOR 게이트(403)에서 신호 결정을 위해 마련되도록, 도 4의 경로(402a)에서 처리된다. 도 4의 XOR 게이트(403, 423)는 내부 병행성이 있을때만, 즉 도 1a의 병렬 구조를 사용할 수 있으면, 사용되어 그들이 존재하지 않는 것에 주의한다. 그러나, 도 4의 경로(402) 내지 도 4의 경로(402b)에 이어서, 도 4의 신호 FIR_DTO_E(432)의 7개 나머지 비트의 4개의 MSB는 도 4의 오버플로우 검출 회로 OVDET(405)에 제공된다. 또한, 도 4의 OVDET(405)에는 도 4의 경로(406)에서 외부 컨트롤러(도 4에는 도시하지 않음)으로부터 반정적(semistatic) 제어 신호 MODE(예를 들면, PR4대 EPR4 선택)가 제공된다. 2비트 신호 BAND_OV_E는 도 4의 경로(407)에서 도 4의 OVDET(405)에서, 도 4의 "풀(full)" 멀티플렉서(408)로의 입력으로서 출력되고, 즉 도 4의 멀티플렉서(408)은 비트값 1, 0, -1을 취급할 수 있다.

도 4의 경로(402, 402b, 402d, 402e)에서, 4비트 나머지 신호의 도 4의 FIR_DTO_E(432)의 하나의 비트는 도 4의 경로(407)에 마련된 제어 신호 BAND_OV_E에 의한 선택을 위해 도 4의 멀티플렉서로 신호 ERR로서 제공된다. 멀티플렉서(408)에서 2진수는 "01111"(값 +1 선택) 및 "10001"(값 -1 선택)을 나타내는 것에 주의한다.

도 4의 멀티플렉서(408)로부터의 출력은 5비트 신호로서 도 4의 경로(411a)에서 도 4의 회로 NEG(412)에 제공되고, 여기서 이것은 부정되고 도 4의 경로(411c)에서 "부호있는" 6비트 신호로서 도 4의 단순 멀티플렉서(413)로 전달된다. 또한, 도 4의 멀티플렉서(413)에는 도 4의 경로(424)를 거쳐 1비트 신호 SIGN_CK_O가 공급된다. SIGN_CK는 도 3에 기술한 바와 같이, 즉 도 4의 XOR 게이트(423)으로 도 4의 경로(404a)를 따라 송신된 도 4의 신호 CLK2(433)으로 도 4의 경로(401a)를 따라 송신된 1비트 신호 SIGN_O를 처리하여 발생되고, SIGN_CK_O는 도 4의 XOR 게이트(423)의 출력이다. 도 4의 멀티플렉서(408)로부터의 출력은 도 4의 경로(411b)에서 오차 및 대역 오버플로우 5비트 신호 ERR_OV_E로서 도 4의 멀티플렉서(413)에 직접 송신된다.

도 4의 신호 FIR_DTO_E(432)는 고속 부분이 완료된 후의 처리를 위해 도 4의 분리 대역 밴드 제로(B0) 검출기(409)에 도 4의 경로(402, 402b, 402d, 402f)를 거쳐 신호 FIR_DTO_E의 4개의 MSB로서 제공된다. 도 4의 회로 B0(409)의 설명 및 동작은 미국 특허 출원 ____호, 대리인 문서 번호 TI-28902에 기재되어 있다. 또한, 도 4의 경로(410)에서 도 4의 회로 B0(409)에는 상술한 바와 같이 도 4의 경로(406)에 있는 신호 MODE와 동일한 기능을 갖는 외부 컨트롤러(도 4에는 도시하지 않음)에서 신호 MODE가 제공된다.

도 4의 B0 회로(409)로부터의 출력은 도 4의 멀티플렉서(415)로 도 4의 경로(414)를 거쳐 1비트 신호 BAND_Z_E로서 제공된다. 또한, 도 4의 멀티플렉서(415)에 직접 도 4의 멀티플렉서(413)에서 도 4의 경로(416, 416a)를 거쳐 6비트 신호 BANDZ_ERR_E가 제공된다. 도 4의 경로(416, 416b)를 거쳐, 신호 BANDZ_ERR_E는 도 4의 합산기(417)에 제공되고, 도 4의 ODD 비트 스트림 FIR_DTO_O(431)의 "미러" 처리로부터의 신호(도 4의 경로(401)에서 8비트 부호있는 신호로서 시작함)와 결합된다. 도 4의 합산기(417)에서, 합산기의 출력은 도 4의 경로(418)을 거쳐 전송되어, 도 4의 경로(414)로부터의 신호 BAND_Z_E 및 도 4의 경로(416, 416a)로부터의 BANDZ_ERR_E뿐만아니라 도 4의 경로(425)로부터의 미러 신호 BAND_Z0 및 도 4의 경로(426, 426a)로부터의 BANDZ_ERR_E와 함께 도 4의 멀티플렉서(415)에서 처리된다.

도 4의 멀티플렉서(415)에서 6비트 신호는 도 4의 경로(419)를 거쳐 도 4의 레지스터(420)로 송신된다. 또한, 도 4의 레지스터(420)으로의 입력은 풀 주기 T의 도 4의 경로(421) 상의 클럭 신호 CLK이다. 도 4의 신호 TG는 6비트 출력으로서 제공되어 타이밍 복구 루프 또는 PLL(도 4에는 도시하지 않음)에서 사용된다. 이 신호는 하나이상의 PRML 구조가 구현될 때, 즉 대용량 데이터 기억 장치의 판독 채널 등의 싱글 시스템에서 예를 들면 PR4 및 EPR4가 구현되는 경우에, 타이밍 변화율이 타이밍 복구를 제어할뿐만 아니라 동작의 적절한 대역에 정합하도록 처리되어 있다.

도 5는 데이터 판독 회로(513) 부분을 포함하여, 대용량 데이터 기억 장치(500) 부분을 도시한 것이다. 도 5의 하드 디스크 드라이브(501)는 도 5의 몇 개의 자기 디스크(511)를 포함하고, 그 각각은 도 5의 그의 자성면(517)에 데이터를 포함하고, 도 5의 보이스 코일 모터(504)에 의해 제어되는 도 5의 암(503)과 관련되고, 상기 암은 스핀들 모터(도시하지 않음)에 의해 회전되는 도 5의 스핀드(502)에 접속되어 있다. 도 5의 각 암(503)의 바깥쪽 끝은 도 5의 디스크(511)에서의 판독 및 그것으로의 기록을 위한 도 5의 판독/기록 헤드(505)이다. 도 5의 판독/기록 헤드(505)로부터의 도 5의 자기 디스크 출력 신호(512)는 도 5의 프리앰프(515)에 입력되고, 이 프리앰프는 도 5의 증폭 신호(516)를 도 5의 판독 채널 회로(513)에 출력한다. 그 출력 신호는 경로(519) 상에서 도 5의 판독 채널 회로(513)에서 도 5의 컨트롤러 또는 디지털 신호 처리 회로(514)로 전송된다. 본 발명의 바람직한 실시예는 도 5의 판독 채널 회로 내에 포함된다.

도 6은 판독 채널 회로(600)(도 5의 (513))를 더 상세히 도시한 것이다. 도 4의 회로(400)는 도 6의 (615)로서 점선 박스에 포함되어 도시되어 있다. 도 6의 판독 채널 회로(600)로의 입력으로서 도시된 것은 디스크(511)(도 5)로부터의 도 5의 판독 신호(512)를 조절한 도 5의 프리앰프(515)의 도 6의 출력 신호(516)이다. 도 6의 아날로그 회로(601)는 도 6의 판독 채널 회로(600)내에서의 신호 처리중 이득 제어 및 신호 조절에 이용가능하다. 조절된 아날로그 신호는 도 6의 경로(602)상에 있어서 도 6의 아날로그 회로(601)에서 도 6의 아날로그 디지털 변환기(ADC)(603)에 제공된다. 바람직한 실시예는 도 6의 경로(604)상의 도 6의 ADC(603)에서, 도 6의 판독 채널 회로(600) 외부의 소스(도시하지 않음)에 의해 마련되는 도 6의 계수(606)과 각각 관련된 탭(도시하지 않음)을 갖는 도 6의 필터(605)로의 6비트 디지털 신호 출력을 구비한다. 8비트 필터링된 디지털 출력 신호는 도 6의 경로(608)에 있어서 도 6의 검출기(607)에 제공되어, 도 6(또한 도 5)의 경로(514)에 있어서 디지털 신호 처리 회로(도시하지 않음)로 출력된다. 바람직한 실시예에서, 도 6의 제2경로(608a)는 도 6의 피드백 제어 처리 회로(615)에 피드백 제어 목적을 위해 먼저 도 6의 밴드/오차 검출기(609)에 먼저 공급되고, 그의 출력은 도 6의 경로(610)에 있어서 도 6의 대역/오차 검출기(609)로부터의 출력 신호의 EVEN 및 ODD 비트 스트림을 처리하는 타이밍 변화율 회로를 포함하는 도 6의 변화율 회로(611)에 제공된다.

또한, 도 6의 변화율 회로(611)에는 도 6의 경로(612)를 거쳐 자동 이득 제어(AGC) 회로로 출력하는 이득 변화율 회로(도 6에서는 따로 도시하지 않음)도 포함되어 있다. 타이밍 변화율 회로(도 6의 블록(611)내에 따로 도시하지 않음)로부터의 출력 신호는 도 6의 경로(612a)에 있어서 도 6의 PLL(613)으로 송출된다. 도 6의 PLL(613)으로부터, 피드백 제어 또는 조정 신호는 도 6의 경로(614)를 거쳐 도 6의 ADC(603)로 송출된다.

도 7은 프리앰블 획득 모드에서 채용된 이득 변화율 회로의 상세도이다. 도 7과 도 3 사이의 유사성에 주의한다. 도 3의 XOR(303) 및(325) 게이트 및 도 7의 경로(702) 상의 입력 신호 DTI_O 하나만의 리-타이밍을 제외하고, 회로는 동일하다. 이것은 도 3의 경로(327) 상의 출력 신호(예시를 위한 것으로 그것에 제한되지 않음) TG₀의 식3과 도 7의 경로(701) 상의 GG₀의 식4를 비교할 때 용이하게 알 수 있다.

(PR4 타이밍 변화율)

(PR4 이득 변화율)

식3 및 식4는 유사하므로, 그들을 전달하기 위해 필요한 회로는 유사하다. 따라서, 본 발명의 바람직한 실시예를 구현하는 방법 및 시스템이 모든 변화율 회로에 적용가능한 것을 알 수 있다.

마찬가지로, 이득 변화율 회로가 데이터-트래킹 모드로 동작하는 도 8과 비교된다. 도 8의 경로(801)에서 오드 비트 스트림 DTI_O_DLY의 도 7과 동일한 리타이밍 및 도 3의 XOR(303) 및(325)가 없는 것에 주의한다. 데이터-트래킹 모드의 이득 변화율 회로와 타이밍 복구 회로 사이의 다른 차이는 도 4의 타이밍 변화율 회로(400)의 도 41의 오브플로우 회로(450)와 비교할 때 도 8의 더 단순한 오버플로우 회로(802)에 있다. 상기에 소개된 각 신호는 미국 특허 출원 ______호, 대리인 문서 번호 TI-28614, 미국 특허 출원 _____호, 대리인 문서 번호 TI-217839, 및 미국 특허 출원 _____호, 대리인 문서 번호 TI-28902에 상세히 기재되어 있다.

본 발명에 의하면, 스룻풋의 현저한 증가, 성승 개선을 고려할 때 칩 상의 필요 실리콘 면적의 저감, 오버헤드 감소, 레이턴시 감소, 제조 비용 감소, 입력 데이터 레이트의 절반인 클럭 속도 사용, 각 경로의 교차 참조 동작이 달성된다.

이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims

비트 레이트(bit rate) 주파수를 갖는 입력 신호 및 개별적인 타이밍 참조 신호를 처리하여 얻어지는 디지털 피드백 제어 신호를 처리하고, 상기 처리된 피드백 신호에 의해 동기 회로를 제어하는 구조에 있어서,

스테이지(stage)를 가지며, 상기 디지털 피드백 신호를 처리하기 위한 병렬 경로들; 및

상기 병렬 경로들 사이에서 교차-참조 처리(cross-referenced processing)를 용이하게 하기 위한 구성

을 포함하며,

상기 경로 각각에서의 처리는 상기 입력 신호의 절반의 비트 레이트 주파수로 실행되는 것을 특징으로 하는 구조.
제1항에 있어서,

상기 입력 신호는 기수 및 우수 비트 스트림으로 디인터리브되고,

상기 병렬 경로들 중 하나는 상기 입력 신호의 상기 우수 비트 스트림을 처리하고, 상기 병렬 경로들의 다른 하나는 상기 입력 신호의 상기 기수 비트 스트림을 처리하는 것을 특징으로 하는 구조.
제2항에 있어서, 상기 교차-참조 처리는 상기 기수 비트 스트림이 처리되는 경로에서 상기 우수 비트 스트림이 처리되는 경로로 신호 SIGN_CK_O를 인가하고, 상기 우수 비트 스트림이 처리되는 경로로부터 상기 기수 비트 스트림이 처리되는 경로로 신호 SIGN_CK_E를 인가하는 것을 포함하는 것을 특징으로 하는 구조.
제1항에 있어서, 상기 구성은

상기 경로들 중 하나의 XOR 게이트 및 상기 경로들 중 다른 하나의게이트;

상기 경로들 각각에서의 오버플로우 검출 회로;

상기 경로들 각각에서 출력을 갖는 에러 검출 회로;

상기 경로들 각각에서 출력을 갖는 대역 및 오버플로우 검출 회로;

출력을 가지며, 상기 에러 검출 회로들 각각으로부터의 상기 출력을 합산하는 합산기;

출력을 가지며, 상기 에러 검출 회로들 각각, 상기 합산기 및 상기 대역 및 오버플로우 회로들 각각으로부터의 출력을 처리하는 멀티플렉서;

출력을 갖는 참조 클럭; 및

상기 멀티플렉서로부터의 출력 및 상기 참조 클럭을 상기 타이밍 복구 회로의 제어 신호로 처리하는 레지스터

를 이용하는 것을 특징으로 하는 구조.
제1항에 있어서, 상기 처리된 디지털 피드백 제어 신호는 타이밍 변화율(timing gradient)인 것을 특징으로 하는 구조.
제1항에 있어서, 상기 처리된 디지털 피드백 제어 신호는 이득 변화율(gain gradient)인 것을 특징으로 하는 구조.
제5항에 있어서, 상기 입력 신호는 필터의 출력을 포함하고, 상기 타이밍 변화율은 PLL을 갖는 타이밍 복구 회로를 제어하는 것을 특징으로 하는 구조.
제6항에 있어서, 상기 입력 신호는 필터의 출력을 포함하고, 상기 이득 변화율은 AGC 회로를 제어하는 것을 특징으로 하는 구조.
비트 레이트 주파수를 갖는 입력 신호 및 개별적인 타이밍 참조 신호를 처리하여 얻어지는 디지털 피드백 제어 신호를 처리하고, 상기 처리된 피드백 신호에 의해 동기 회로를 제어하는 시스템에 있어서,

스테이지를 가지며 상기 디지털 피드백 신호를 처리하기 위한 병렬 경로들; 및

상기 병렬 경로 사이에서 교차-참조 처리를 용이하게 하기 위한 구성

을 포함하며,

상기 경로들 각각에서의 처리는 상기 입력 신호의 절반의 비트 레이트 주파수로 실행되는 것을 특징으로 하는 시스템.
제9항에 있어서,

상기 입력 신호는 기수 및 우수 비트 스트림으로 디인터리브되고,

상기 병렬 경로들중 하나는 상기 입력 신호의 상기 기수 비트 스트림을 처리하고, 상기 병렬 경로들중 다른 하나는 상기 입력 신호의 상기 우수 비트 스트림을 처리하는 것을 특징으로 시스템.
제10항에 있어서, 상기 교차-참조 처리는 상기 기수 비트 스트림이 처리되는 경로로부터 상기 우수 비트 스트림이 처리되는 경로로 신호 SIGN_CK_O를 인가하고, 상기 우수 비트 스트림이 처리되는 경로로부터 상기 기수 비트 스트림이 처리되는 경로로 신호 SIGN_CK_E를 인가하는 것을 포함하는 것을 특징으로 하는 시스템.
제9항에 있어서, 상기 구성은,

상기 경로들 중 하나의 XOR 게이트 및 상기 경로들 중 다른 하나의게이트;

상기 경로들 각각의 오버플로우 검출 회로;

상기 경로들 각각에서, 출력을 가지는 에러 검출 회로;

상기 경로들 각각에서, 출력을 가지는 대역 및 오버플로우 검출 회로;

출력을 가지며, 상기 에러 검출 회로들 각각으로부터의 상기 출력을 합산하는 합산기;

출력을 가지며, 상기 에러 검출 회로들 각각, 상기 합산기 및 상기 대역 및 오버플로우 회로들 각각으로부터의 출력을 처리하는 멀티플렉서;

출력을 갖는 참조 클럭; 및

상기 멀티플렉서로부터의 상기 출력 및 상기 참조 클럭을 상기 타이밍 복구 회로의 제어 신호로 처리하는 레지스터

를 이용하는 것을 특징으로 하는 시스템.
제9항에 있어서, 상기 처리된 디지털 피드백 제어 신호는 타이밍 변화율인 것을 특징으로 하는 시스템.
제9항에 있어서, 상기 처리된 디지털 피드백 제어 신호는 이득 변화율인 것을 특징으로 하는 시스템.
제13항에 있어서, 상기 입력 신호는 필터의 출력을 포함하고, 상기 타이밍 변화율은 PLL을 갖는 타이밍 복구 회로를 제어하는 것을 특징으로 하는 시스템.
제14항에 있어서, 상기 입력 신호는 필터의 출력을 포함하고, 상기 이득 변화율은 AGC 회로를 제어하는 것을 특징으로 하는 시스템.
제9항에 있어서, 상기 시스템은 대용량 데이터 기억 시스템인 것을 특징으로 하는 시스템.
제17항에 있어서, 상기 대용량 데이터 기억 시스템은 디스크 드라이브인 것을 특징으로 하는 시스템.
비트 레이트를 갖는 입력 신호 및 개별적인 참조 신호를 처리하여 얻어지는 디지털 피드백 제어 신호를 처리하고, 상기 처리된 피드백 제어 신호에 의해 동기 회로를 제어하는 방법에 있어서,

병렬 동작 경로들 A 및 B를 배치하는 단계; 및

상기 경로들 중 다른 하나에 대하여 상기 경로들 각각을 교차 참조하는 동작을 사용하면서 각 경로상의 신호를 처리하는 단계

을 포함하는 것을 특징으로 하는 방법.
제19항에 있어서,

상기 입력 신호는 기수 및 우수 비트 스트림으로 디인터리브되고,

상기 입력 신호의 우수 비트 스트림은 상기 병렬 경로들중 하나에서 처리되고, 상기 입력 신호의 기수 비트 스트림은 상기 병렬 경로들의 다른 하나에서 처리되며,

상기 처리는 상기 입력 신호의 대략 절반의 비트 레이트 주파수로 실행되는 것을 특징으로 하는 방법.
제20항에 있어서, 상기 교차-참조 처리는 상기 기수 비트 스트림이 처리되는 경로에서 상기 우수 비트 스트림이 처리되는 경로로 신호 SIGN_CK_O를 인가하고, 상기 우수 비트 스트림이 처리되는 경로에서 상기 기수 비트 스트림이 처리되는 경로로 신호 SIGN_CK_E를 인가하는 것을 포함하는 방법.
제19항에 있어서, 상기 방법은,

상기 경로 A로부터 상기 경로 B로 클럭 참조가 제공되고 상기 경로 B에서 상기 경로 A로 클럭 참조가 제공되도록, 상기 경로들 중 하나의 XOR 게이트 및 상기 경로 중 다른 하나의게이트를 이용하는 단계;

상기 경로들 각각에서 오버플로우 검출 회로를 이용하는 단계;

상기 경로들 각각에서, 출력을 갖는 에러 검출 회로들을 이용하는 단계;

상기 경로들 각각에서, 출력을 갖는 대역 및 오버플로우 검출 회로를 이용하는 단계;

출력을 가지며, 상기 에러 검출 회로들 각각으로부터의 상기 출력을 합산기에서 합산하는 단계;

출력을 갖는 멀티플렉서 내의 상기 에러 검출 회로들 각각, 상기 합산기 및 상기 대역 및 오버플로우 회로들 각각으로부터의 출력을 처리하는 단계;

클럭으로부터의 참조 신호를 제공하는 단계; 및

상기 멀티플렉서로부터의 출력 및 상기 참조 클럭을 동기 회로의 제어 신호로 처리하는 단계

을 포함하는 것을 특징으로 하는 방법.
제19항에 있어서, 상기 처리된 피드백 제어 신호는 타이밍 변화율로서 제공되는 것을 특징으로 하는 방법.
제19항에 있어서, 상기 처리된 피드백 신호는 이득 변화율로서 제공되는 것을 특징으로 하는 방법.
제24항에 있어서, 상기 입력 신호는 필터의 출력을 포함하고, 상기 타이밍 변화율은 PLL을 갖는 타이밍 복구 회로를 제어하는 것을 특징으로 하는 방법.
제25항에 있어서, 상기 입력 신호는 필터의 출력을 포함하고, 상기 이득 변화율은 AGC 회로를 제어하는 것을 특징으로 하는 방법.