JPH1098395A - ビタビ検出器で使用するためのメトリック回路および方法 - Google Patents

Abstract

(57)【要約】 【課題】 ビタビ検出器において、従来必要とした２つ
のメトリック回路を単一のメトリック回路で置き換え
る。 【解決手段】 上記単一のメトリック回路（５３）を、
新たなメトリック値が変化していない時にはこのメトリ
ック値を記憶しないように構成され、このメトリック回
路（５３）はＦＩＲ（４８）から離散し等化された信号
を受け、ＶＦＯ（５２）からクロック信号を受け、また
スレッショルド値を受けて、それに応じて転移信号（５
６）を与え、奇数インターリーブ信号、偶数インターリ
ーブ信号およびスレッショルド値の離散値を分析するた
めに使用される加算、比較、選択および記憶回路（ＡＣ
ＳＳ）を含んでいる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に、情報記
憶の分野に関し、より詳細には、ビタビ検出器に使用す
るためのメトリック回路および方法に関する。

【０００２】

【従来の技術】コンピュータのハードウェアおよびソフ
トウェア技術が発達し続けているため、コンピュータの
ソフトウェアおよびデータを記憶するための大形で高速
の大容量記憶装置の要請が増大し続けている。電子的デ
ータベースおよびマルチメディアのアプリケーションの
ようなコンピュータアプリケーションは 大量のディス
ク記憶空間を必要とする。充分なメモリとディスク記憶
空間を持っていないということは、コンピュータ産業界
では自明のことである。

【０００３】依然として増大しつつあるこれらの要請を
満足するために、ハードディスクドライブは発展し、進
歩し続けている。初期のディスクドライブのあるものは
５メガバイトの最大記憶容量で、１４インチのディスク
円盤を使用していたが、今日のハードディスクドライブ
は１ギガバイトを越えるのが普通で、３．５インチのデ
ィスク円盤を用いている。これに対応して、単位面積当
たり記憶されるデータ量すなわち面積密度の進歩は劇的
に加速されている。例えば、１９８０年代には、面積密
度は１年当たり３０パーセント程であったが、１９９０
年代では１年当たりの面積密度は６０パーセント程に増
大した。ハードディスクドライブのメガバイト当たりの
コストはその面積密度に反比例関係になっている。

【０００４】大容量記憶装置の製造者はより一層低いコ
ストでより大きなデータ容量を有する高速ハードディス
クドライブを生産する努力を行っている。高速ハードデ
ィスクドライブはデータを高速の割合で記憶しかつ取り
出すことができるものである。ディスク駆動速度および
容量を増大させる１つの特徴は面積密度を改善あるいは
増大させることである。面積密度はデータを記憶しかつ
取り出す方法を改善することによって増大させることが
できる。

【０００５】一般的に、ハードディスクドライブのよう
な大容量記憶装置は、回転ディスクすなわちディスク円
盤のような磁気媒体、スピンドルモータ、読出し／書込
みヘッド、アクチュエータ、前段増幅器、読出しチャン
ネル、書込みチャンネル、サーボ制御器、およびハード
ディスクドライブの動作を制御しかつハードディスクド
ライブをホストあるいはシステムバスに適切にインター
フェースする制御回路を含んでいる。読出しチャンネ
ル、書込みチャンネル、サーボ制御器およびメモリは、
全て、データチャンネルと呼ばれる１つの集積回路とし
て構成されることができる。制御回路は、往々、ハード
ディスクドライブの動作時に制御プログラム命令を実行
するマイクロプロセッサを含んでいる。

【０００６】ハードディスクドライブ（ＨＤＤ）は、デ
ータを記憶しかつ取り出す際に書込みおよび読出し動作
を行う。典型的なＨＤＤはデータをホストインターフェ
ースからその制御回路に転送することによって書込み動
作を行う。次いで、制御回路はそのデータを局部のダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）に記憶す
る。制御回路プロセッサは、情報が書込みチャンネルを
介してディスク円盤に転送することができるようにする
一連の事象を計画決めする。制御回路は読出し／書込み
ヘッドを適切なトラックに移動し、そのトラックの適切
なセクタを位置決めする。最後に、ＨＤＤ制御回路はデ
ータをＤＲＡＭから書込みチャンネルを介してディスク
円盤の位置決めされたセクタに転送する。書込みチャン
ネルはデータを符号化して、データが後により大きな信
頼性をもって取り出すことができるようにしてもよい。
一般的に、セクタは、１セクタ当たり５１２バイトのユ
ーザデータといった固定のデータ記憶容量を有してい
る。書込みクロックは書込みチャンネルにおいて書込み
動作のタイミングを制御する。書込みチャンネルはデー
タがより高い信頼性で読み出され得るようにデータを符
号化してもよい。

【０００７】読出し動作にあっては、読み出されるべき
適切なセクタが位置決めされて、ディスクの前に書き込
まれたデータが読み出される。読出し／書込みヘッドは
ディスク円盤の磁束の変化を感知して、対応するアナロ
グ信号を発生する。読出しチャンネルはアナログ読出し
信号を受け、その信号を条件付け、その信号から「０」
および「１」を検出する。読出しチャンネルは自動利得
制御（ＡＧＣ）技術を用いて信号を適切なレベルまで増
幅することによって信号の条件付けを行う。次いで、読
出しチャンネルは好ましくない高周波ノイズを取り除く
ように信号を濾波し、チャンネルを等化し、信号から
「０」および「１」を検出し、そして２進データを制御
回路のためにフォーマットする。次いで、２進データす
なわちデジタルデータは読出しチャンネルから制御回路
に転送され、制御回路のＤＲＡＭに記憶される。次い
で、プロセッサは、データが転送される準備にあること
をホストに伝える。読出しクロックは読出しチャンネル
において読出し動作のタイミングを制御する。

【０００８】ディスク円盤が移動している際に、読出し
／書込みヘッドは特定のトラックに整合するか、あるい
はそれに留まらなければならない。これはサーボウエッ
ジと呼ばれるディスクからの情報を読み出すことによっ
て達成される。一般的に、各セクタは１つの対応するサ
ーボウエッジを有している。このサーボウエッジはヘッ
ドの位置を指示する。データチャンネルはこの位置情報
を受けるので、サーボ制御器はヘッドをトラックに適切
に位置決め続けることができる。

【０００９】伝統的なＨＤＤデータすなわち読出しチャ
ンネルは磁気媒体に記憶されたアナログ情報からデジタ
ル情報を抽出あるいは検出するための、ピーク検出とし
て知られている技術を用いていた。この技術において、
波形がレベル検出され、この波形レベルがサンプリング
窓の間にあるスレッショルド以上であるならば、データ
を「１」と看做す。より最近では、離散時間信号処理
（ＤＴＳＰ）を用いる進歩した技術が面積密度を向上す
るために読出しチャンネル電子装置に使用されている。
これら技術において、データはデータ回復クロックを用
いて同期的にサンプリングされる。その後、サンプルは
信号処理理論を用いて一連の数学的操作を経て処理され
る。

【００１０】データを同期的にサンプリングする（ＳＳ
Ｄ）チャンネルには幾つかの形式のものがある。部分応
答最大確率（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａ
ｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ、ＰＲＭＬ）、拡張
ＰＲＭＬ（ＥＰＲＭＬ）、拡張・拡張ＰＲＭＬ（ＥＥＰ
ＲＭＬ）、固定遅延ツリーサーチ（Ｆｉｘｅｄ Ｄｅｌ
ａｙ Ｔｒｅｅ Ｓｅａｒｃｈ、ＦＤＴＳ）および決定
フィードバック等化（ＤＦＥ）はＤＴＳＰ技術を用いる
種々の形式のＳＳＤチャンネルの数例である。これらシ
ステムの幾つかで行われる最大確率検出は、１９６７年
にアンドリュー・ビタビ（Ａｎｄｒｅｗ Ｖｉｔｅｒｂ
ｉ）が開発した後に名付けられたビタビアルゴリズムを
実行するビタビデコーダによって通常行われる。

【００１１】ＳＳＤチャンネルすなわち読出しチャンネ
ルは、一般的に、読出し動作を行うため混合モード回路
を必要とする。この回路は、アナログ信号増幅、自動利
得制御（ＡＧＣ）、連続時間濾波、信号サンプリング、
ＤＴＳＰ操作、タイミング回復、信号検出、およびフォ
ーマット化のような機能を行うことができる。全てのＳ
ＳＤチャンネルにおいて、読出し動作の間の主たる目標
は最も高いノイズ環境において最低のビット誤差率でデ
ータを正確に回復することである。読出しチャンネルお
よび書込みチャンネルの両者を含むデータチャンネル回
路は種々の入力および出力（Ｉ／Ｏ）を含む単一の集積
回路パッケージに構成されることができる。

【００１２】ＳＳＤチャンネルにおいて使用されるビタ
ビ検出器は読出し信号を受け、この読出し信号から
「０」および「１」を検出するように最大確率検出を実
行する。ビタビ検出器はメトリック回路とトレリス回路
とを含んでいる。メトリック回路は、読出し信号によっ
て与えられる各離散値に対して加算、比較、選択および
記憶機能を行ない、それに応じてトレリス回路に転移信
号を与える。上記機能を行う際に、メトリック回路は読
出し信号によって与えられる各離散値に対するメトリッ
ク値を計算して記憶する。メトリック回路は、メトリッ
ク値が変化しなかった時でさえメトリック値を計算して
記憶する。これは付加的なノイズを回路に導入する。ト
レリス回路は転移信号を受けて、デジタル出力信号を与
えるためにシーケンス復号化を行う。トレリス回路はシ
ーケンス復号化のための論理ツリーあるいは決定ツリー
として働く。

【００１３】ＳＳＤチャンネルにおいて所望される部分
応答あるいは特性に依存して、ＳＳＤチャンネルは読出
し信号を処理するために２つのビタビ検出器を必要とす
る場合がある。このようなチャンネルでは、読出し信号
は偶数あるいは奇数のインターリーブ信号にインターリ
ーブ解除され、各インターリーブ信号は個別のビタビ検
出器によって分析される。読出し信号は、奇数および偶
数インターリーブ信号を与えるように信号を交互の間隔
でサンプリングすることによってインターリーブ解除さ
れる。例えば、ＳＳＤチャンネルが部分応答、クラスＩ
Ｖ（ＰＲ４）あるいはデュオバイナリ、二重コード読出
しチャンネルとして構成される場合には、２つのビタビ
検出器が読出し信号を処理するために必要となる。２つ
のビタビ検出器が必要な時には、ＳＳＤチャンネルは２
つのメトリック回路と２つのトレリス回路とを含む。こ
の付加的な回路は全体の製造コストを増大させかつ全電
力消費量を増大させ、この電力消費量の問題はラップト
ップあるいはノートブックコンピュータのようなポータ
ブル電子機器への適用の場合に特に問題となる。

【００１４】

【発明が解決しようとする課題】以上のことから、ビタ
ビ検出器で使用するためのメトリック回路および方法の
必要性が生じていることが明らかである。本発明によれ
ば、ビタビ検出器において２つのメトリック回路を単一
のメトリック回路で置き換えることができるようにする
メトリック回路および方法が与えられる。この単一のメ
トリック回路は２つのトレリス回路に転移信号を与える
ためにビタビ検出器で使用される。その機能を行う上
で、上記単一のメトリック回路は、新たなメトリック値
が変化していない時にはこのメトリック値を記憶しな
い。これは付加ノイズをメトリック回路に導入しない。

【００１５】

【課題を解決するための手段】本発明によれば、第１の
期間の間と第２の期間の間で転移信号を与えるようにビ
タビ検出器で使用するためのメトリック回路を提供す
る。この転移信号は第１の期間の間に奇数トレリス回路
に、かつ第２の期間の間に偶数トレリス回路に与えるこ
とができる。転移信号は正および負の転移信号として与
えられる。メトリック回路は第１および第２の加算回
路、第１および第２の比較器、奇数サンプル／ホールド
回路、および偶数サンプル／ホールド回路を含んでい
る。メトリック回路は第１および第２の加算回路で離散
信号とスレッショルド値とを受ける。第１の加算回路は
第１の和を発生し、第２の加算回路は第２の和を発生す
る。第１の期間の間に、第１の和は第１の比較器を用い
て奇数メトリック値と比較され、第２の和は第２の比較
値を用いて奇数メトリック値と比較され、それぞれ正の
転移信号と負の転移信号を与えるようにする。第２の期
間の間に、第１の和は第１の比較器を用いて偶数メトリ
ック値と比較され、第２の和は第２の比較値を用いて偶
数メトリック値と比較され、それぞれ負の転移信号と正
の転移信号を与えるようにする。奇数サンプル／ホール
ド回路は第１の期間の間に奇数メトリック値を記憶しか
つこれを与える。偶数サンプル／ホールド回路は第２の
期間の間に偶数メトリック値を記憶しかつこれを与え
る。奇数メトリックおよび偶数メトリックの値は、特定
の条件に合致する時のみ第１の和あるいは第２の和のい
ずれかと置換される。

【００１６】

【発明の効果】本発明は、種々の技術的長所を与える。
本発明の１つの技術的長所は製造コストを減少させかつ
全体の電力消費量を減少させるような回路の全体的な減
少を含んでいる。本発明の他の技術的長所はシステム性
能を向上するようなシステムノイズの減少を含んでい
る。他の技術的長所は以下の記載、図面および請求の範
囲を照らせば当業者にとって容易に明白となる。

【００１７】

【発明の実施の形態】図１はディスクドライブ大容量記
憶システムの読出しチャンネル１８のブロック図であ
る。読出しチャンネル１８は同期サンプリング読出しチ
ャンネルであり、部分応答、クラスＩＶ（ＰＲ４）すな
わちデュオバイナリ、二重コード読出しチャンネルとし
て構成される。読出しチャンネル１８は読出し動作時に
前段増幅器を介してディスク／ヘッド組立体１２から受
けたアナログ読出し信号を処理しかつ条件付けるために
使用される種々の回路モジュールを含んでいる。読出し
チャンネル１８の回路モジュールは、可変利得増幅器
（ＶＧＡ）４０、自動利得制御回路（ＡＧＣ）４４、低
域フィルタ（ＬＰＦ）４２、サンプラー４６、有限イン
パルス応答フィルタ（ＦＩＲ）４８、誤差回路５０、可
変周波数発振器（ＶＦＯ）５２、ビタビ検出器５４、同
期検出回路６２、および逆直列化器６０を含んでいる。
これら回路モジュールの全ては、読出し動作時に、アナ
ログ読出し信号を条件付けて対応する正確なデジタルデ
ータ信号が与えられるように種々の機能を行うために使
用される。次いで、デジタルデータ信号は読出しチャン
ネルの外側の制御回路に、最終的にはホストシステムに
供給されることができる。

【００１８】読出しチャンネル１８の回路モジュールの
全ての組合せおよび副組合せは読出しチャンネル処理回
路として言及することができる。図１の信号、ＲＤＧＡ
ＴＥ（読出しゲート）、ＷＲＧＡＴＥ（書込みゲート）
およびＷＥＤＧＥ（ウェッジ）、ならびに図１に示され
ていない他の制御信号が読出しチャンネル１８に供給さ
れ、必要に応じて読出しチャンネル１８の種々の回路モ
ジュールによって使用してもよい。読出し動作は、ＲＤ
ＧＡＴＥ信号が活性化されると読出しチャンネル１８に
おいて実行される。ＷＲＧＡＴＥ信号は書込み動作が書
込みチャンネルによって実行されるべき時に活性化さ
れ、ＷＥＤＧＥ信号はサーボウェッジ動作がサーボ回路
によって実行されるべき時に活性化される。

【００１９】読出し動作時に、ＶＧＡ４０はアナログデ
ータ信号すなわち読出し信号を、ディスク／ヘッド組立
体１２に接続した前段増幅器から受ける。ＶＧＡ４０
は、ＡＧＣ４４と共に、読出しチャンネル１８によって
必要とされるような適切な増幅度をアナログデータ信号
に対して与えるように一緒に働く。ＡＧＣ４４は誤差回
路５０からフィードバック情報を受け、ＶＧＡ４０によ
ってアナログデータ信号に与える増幅度すなわち利得に
適切な調節がなされるようにする。誤差回路５０は、サ
ンプリングすなわち離散時間信号処理の間にアナログ誤
差信号をＡＧＣ４４に与える。このアナログ誤差信号は
ＡＧＣ４４に対する入力として働き、ＶＧＡ４０の利得
を設定させる援助を行う。

【００２０】ＶＧＡ４０は読出しチャンネル１８での一
層の処理のためＬＰＦ４２に増幅されたアナログデータ
信号を与える。ＬＰＦ４２は増幅されたアナログデータ
信号を受け、この信号を濾波して好ましくない高周波ノ
イズを除去する。ＬＰＦ４２は、また、波形成形と振幅
増強を与える。ＬＰＦ４２はデータモードおよびサーボ
モードで動作され得るＧｍ／Ｃ成分を用いて設計された
連続時間７次フィルタであってもよい。ＬＰＦ４２のカ
ットオフ周波数および振幅増強量はプログラム可能であ
ってもよい。ＬＰＦ４２の濾波された出力信号はサンプ
ラー４６に与えられる。

【００２１】サンプラー４６は濾波された出力信号を受
け、連続時間信号を離散時間で同期サンプリングを行い
かつ次のサンプリング時間までサンプリングされた値を
保持しあるいはそれを与える。ＶＦＯ５２はサンプラー
４６が信号をいつサンプリングして保持すべきかを指示
するクロック信号を与えることによってサンプラー４６
を制御する。サンプラー４６の出力は離散値を有する個
別のアナログ信号である。各離散値は信号がサンプラー
４６によってサンプリングされた時間での濾波された出
力信号の値すなわち振幅に対応する。サンプラー４６
は、ＦＩＲ４８に時間シーケンス多重化されて対応する
時間シーケンス値をＦＩＲ４８に与えるようにする循環
サンプル／ホールド回路のようなサンプル／ホールド回
路であってもよい。

【００２２】ＦＩＲ４８はサンプラー４６から離散した
アナログ信号を受け、ビタビ検出器５４の目的の機能に
対して離散し等化された信号を発生する。ＦＩＲ４８は
信号を濾波するために複数のフィルタ係数すなわちタッ
プを用いてもよい。ＦＩＲ４８は複数の乗算器を含んで
おり、それぞれはフィルタ係数のうちの１つと、サンプ
ラー４６の個別のアナログ信号から与えられる離散値の
連続したものとを受ける。乗算器のそれぞれの出力は、
次いで、アナログ加算回路のような加算器に与えられ、
この加算器はこれら値を加算しかつＦＩＲ４８の出力と
する。離散したアナログ入力信号が変化すると、離散値
の連続したものは１つの乗算器から次の乗算器にシフト
されて、最初の乗算器が最新の離散値を受けかつ最後の
乗算器が最も古い離散値を送り出して次に古い離散値を
受けるようにされる。

【００２３】ＦＩＲ４８はプログラム可能なデジタル回
路によって設定される係数を備えた５タップフィルタで
あってもよい。例えば、ＦＩＲ４８は５つのデジタル係
数すなわちフィルタタップ加重値を受けてもよく、これ
らはデジタル対アナログ変換器を介してアナログ値に変
換される。次いで、各係数は個別の乗算器に与えられ
る。各乗算器はサンプラー４６によって与えられる離散
のアナログ信号の離散値の連続したものを受ける。５つ
の乗算器の出力の全てはＦＩＲ４８の出力として離散し
等化された信号を与えるアナログ加算回路に与えられ
る。係数すなわちタップと対応する乗算器の数は変化し
得る。ＦＩＲ４８はビタビ検出器５４と誤差回路５０に
離散し等化された信号を与える。

【００２４】誤差回路５０はＦＩＲ４８によって与えら
れる離散し等化された信号を受け、誤差信号を与える。
この誤差信号はＶＦＯ５２およびＡＧＣ４４への入力と
なる。この誤差信号は、離散し等化された信号の離散値
が理想目標値からどの位異なっているかを指示する。誤
差回路５０は離散し等化された信号の離散値を種々の理
想目標値およびスレッショルド値と比較する比較器およ
び記憶レジスタを含んでもよい。図１には示されていな
い目標値およびスレッショルド値は誤差回路５０に与え
られる。

【００２５】ＶＦＯ５２は読出し動作時に誤差回路５０
から誤差信号を受け、読出しチャンネル１８を通して与
えられるクロック信号を発生する。図１に示されている
ように、サンプラー４６およびビタビ検出器５４のメト
リック回路５３はＶＦＯ５２からクロック信号を受け
る。また、ＶＦＯ５２は図１には示されていない基準ク
ロック信号を受けてこのクロック信号を発生する。クロ
ック信号はサンプラー４６のサンプリング時間すなわち
サンプリング間隔を制御し、またメトリック回路５３へ
のタイミング信号となる。読出し動作の間に、ＶＦＯ５
２はこの誤差信号を受け、そのクロック信号の周波数を
誤差信号に対応する量だけ調節する。ＶＦＯ５２、サン
プラー４６、ＦＩＲ４８および誤差回路５０は、一緒に
なって、読出しチャンネル１８に対してサンプリング時
間フェーズロックドループ（ＰＬＬ）機能を与える。図
１には特に示されてはいないが、クロック信号は、同期
動作のためにクロック信号を必要とする読出しチャンネ
ル１８の任意の回路モジュールに与えられてもよい。例
えば、誤差回路５０に使用されている比較器および記憶
レジスタはそれらの動作を同期するためにＶＦＯ５２か
らのクロック信号を使用してもよい。

【００２６】ビタビ検出器５４はＦＩＲ４８の離散し等
化された信号によって与えられる部分応答信号を分析す
るためのビタビアルゴリズムを実行する最大確率検出器
すなわちビタビデコーダである。ビタビ検出器５４はこ
れに応じてデジタルデータ出力信号を発生する。最大確
率検出を行うに当たり、ビタビアルゴリズムはトレリス
線図の分岐に沿った最良の伝送路を決定するための反復
方法を与える。この最大確率検出は最もふさわしい伝送
路を決定するために多数の連続したデータサンプルを分
析することを含む。このようにして、多数の連続したサ
ンプルを分析することによって、最もふさわしいシーケ
ンスを選択することができる。ビタビ検出器５４はメト
リック回路５３と偶数および奇数トレリス回路を含んだ
トレリスブロック５５とを含んでいる。

【００２７】上述したように、同期サンプリング読出し
チャンネル１８は部分応答、クラスＩＶ（ＰＲ４）ある
いはデュオバイナリ、二重コード読出しチャンネルであ
る。ＰＲ４システムにおいて、ＦＩＲ４８によってビタ
ビ検出器５４に与えられる離散し等化された信号は偶数
および奇数のインターリーブ信号にインターリーブ解除
される。偶数および奇数のインターリーブ信号は、奇数
インターリーブ信号が１つおきの離散値を含みかつ偶数
のインターリーブ信号が残りの離散値を含むように離散
し等化された信号の各離散値を交互に与えることによっ
て発生される。各インターリーブ信号はビタビ検出器５
４によって別々に分析され、次いで１つのデジタルデー
タ出力信号に再結合される。

【００２８】メトリック回路５３は偶数インターリーブ
信号および奇数インターリーブ信号を交互に分析し、こ
れに応じて２ビット転移信号５６を与える。転移信号５
６は負転移信号と正転移信号とを含む。転移信号５６は
奇数インターリーブ信号に対して、次いで偶数インター
リーブに対する転移信号を交互に与える。トレリスブロ
ック５５は偶数トレリス回路と奇数トレリス回路とを含
み、これらそれぞれはメトリック回路５３から対応する
転移信号を受ける。トレリスブロック５５はデジタルデ
ータ出力信号を最終的に与える。

【００２９】メトリック回路５３はＦＩＲ４８から離散
し等化された信号を受け、ＶＦＯ５２からクロック信号
を受け、またスレッショルド値を受けて、それに応じて
転移信号５６を与える。メトリック回路５３は、奇数イ
ンターリーブ信号、偶数インターリーブ信号およびスレ
ッショルド値の離散値を分析するために使用される加
算、比較、選択および記憶回路（ＡＣＳＳ）を含んでい
る。メトリック回路５３は図２により詳細に示されてお
り、後により詳細に説明される。

【００３０】トレリスブロック５５は転移信号５６を受
け、デジタルデータ出力信号を与える。奇数トレリス回
路は、メトリック回路５３が奇数インターリーブ信号を
分析した結果としてかつ転移信号５６を受け、かつ偶数
トレリス回路は、メトリック回路５３が偶数インターリ
ーブ信号を分析した結果として転移信号５６を受ける。
トレリスブロック５５は２つのＡＮＤゲートのようなト
レリス回路活性化回路を含んでおり、これらは各トレリ
ス回路が適切な転移信号５６を受けるように奇数トレリ
ス回路と偶数トレリス回路との活性化を交互に行うよう
にする。奇数および偶数トレリス回路は転移信号５６の
シーケンス復号化に対する論理ツリーあるいは決定ツリ
ーとして働く。奇数および偶数トレリス回路のデジタル
出力信号は、ビタビ検出器５４のデジタルデータ出力信
号となる１つのデジタルデータ出力信号を生じさせるよ
うにインターリーブすなわち再結合される。トレリスブ
ロック５５は転移信号５６によって与えられる一連の値
を記憶するための一連のフリップフロップのような種々
の回路を用いて構成され得る。

【００３１】同期検出器６２はビタビ検出器５４からデ
ジタルデータ出力信号を受け、同期検出信号を与える。
同期検出器６２はデジタルデータ出力信号の同期フィー
ルドあるいは同期バイトの存在のためのサーチを行い、
同期フィールドが検出された時には同期検出信号を活性
化する。同期検出器６２は、同期フィールドが存在しな
ければならない予め定められた期間すなわち時間の
「窓」にわたって同期フィールドのためのサーチを行っ
てもよい。同期検出器６２は予め定められた同期フィー
ルドを記憶するレジスタと、デジタルデータ出力をこの
予め定められた同期フィールドと比較するデジタル論理
回路とを含んでもよい。

【００３２】逆直列化器６０はビタビ検出器５４からデ
ジタルデータ出力信号を受け、同期検出器６２が一旦同
期検出信号を活性化すると並列フォーマットのデジタル
データ出力信号を与える。逆直列化器６０はデジタルデ
ータを８または９ビットフォーマットのような適切な並
列フォーマットにし、読出しチャンネル１８の外部に対
してデータを与える。

【００３３】動作にあって、読出しチャンネル１８は、
ＲＤＧＡＴＥ信号が活性化されるとディスク／ヘッド組
立体１２から前段増幅器を介してアナログデータ信号を
受ける。ＲＤＧＡＴＥ信号の活性化は、読出しチャンネ
ル１８において読出し動作が行われなければならないこ
とを指示する。ＶＧＡ４０はアナログデータ信号を受
け、このアナログデータ信号に適切な利得あるいは増強
を与え、次いでこれはＬＰＦ４２で濾波される。ＡＧＣ
４４は利得信号をＶＧＡ４０に与えて、読出しチャンネ
ル１８によって必要な適切な増幅度すなわち利得を設定
させるようにする。ＡＧＣ４４は誤差回路５０からフィ
ードバック情報を受け、ＶＧＡ４０によってアナログデ
ータ信号に与えられる増幅度すなわち利得の調節が行わ
れることができるようにする。

【００３４】サンプラー４６は、ＶＦＯ５２の制御下
で、ＬＰＦ４２によって与えられる出力信号を受け、こ
の信号を同期的にサンプリングする。サンプラー４６は
ＦＩＲ４８に離散したアナログ信号を与える。ＦＩＲ４
８は信号を更に条件付けおよび等化し、読出しチャンネ
ル１８の所望のチャンネル応答を有する離散し等化され
た信号を与える。ビタビ検出器５４はこの離散し等化さ
れた信号を受け、信号を分析してデジタルデータ出力信
号を与える。逆直列化器６０はデジタルデータ出力信号
を受け、同期検出器６２が一旦同期検出信号を活性化す
ると並列フォーマットのデジタルデータ出力信号を与え
る。

【００３５】図２はビタビ検出器５４のメトリック回路
５３を示すブロック図である。メトリック回路５３はＦ
ＩＲ４８から離散し等化された信号を、ＶＦＯ５２から
クロック信号を、かつスレッショルド値を受ける。これ
に応じて、メトリック回路５３は各離散し等化された値
に対する転移信号５６を発生する。転移信号５６は２ビ
ット信号として与えられ、負の転移信号と正の転移信号
とを含んでいる。転移信号５６は交互の第１の期間およ
び第２の期間にわたって与えられる。

【００３６】第１の期間は、上述したように、奇数イン
ターリーブ信号に対応し、第２の期間は偶数インターリ
ーブ信号に対応する。例えば、第１の期間の間に、離散
した入力値が分析されて対応する転移信号が与えられ、
次いで第２の期間の間に、離散した入力値が分析されて
対応する転移信号が与えられる。このプロセスは離散し
等化された信号の１つおきの離散値が第１の期間の間に
メトリック回路５３によって分析されるように続く。残
りの離散値は第２の期間の間に分析される。各期間はＶ
ＦＯ５２のクロック信号によって与えるようなクロック
サイクル毎にあるいは半クロックサイクル毎に同等であ
ってもよい。メトリック回路５３は、実際上は、離散し
等化された信号を、それぞれ第１の期間および第２の期
間の間に分析される奇数インターリーブ信号および偶数
インターリーブ信号にインターリーブ解除する。

【００３７】メトリック回路５３は第１の加算回路７０
と第２の加算回路７２とを含み、これらのそれぞれは離
散し等化された信号とスレッショルド値とを受ける。ス
レッショルド値は１つの値であっても、あるいはプログ
ラム可能な複数値であってもよい。第１の加算回路７０
はスレッショルド値を離散し等化された信号の値から引
算して、第１の和を発生する。第２の加算回路７２はス
レッショルド値と離散し等化された信号の値とを加算し
て、第２の和を発生する。

【００３８】第１の和は第１の比較器７４への入力とし
て与えられ、第２の和は第２の比較器７６への入力とし
て与えられる。第１の比較器７４および第２の比較器７
６はこれら入力をメトリック値と比較し、これら２つの
入力信号のどちらが大きいかを指示する出力信号を与え
る。第１の期間の間に、奇数サンプル／ホールド回路８
０は奇数メトリック値を２つの比較器に与える。第２の
期間の間に、偶数サンプル／ホールド回路８２は偶数メ
トリック値を２つの比較器に与える。「奇数」および
「偶数」メトリック値に対する基準はメトリック値が奇
数あるいは偶数の数であるかどうかには参照しないが、
その代りに奇数および偶数インターリーブ信号の分析に
参照する。

【００３９】第１の比較器７４および第２の比較器７６
によって行われる比較の結果として発生される出力信号
は転移信号５６となる。第１の比較器７４の出力は負の
転移信号となり、第２の比較器７６の出力は正の転移信
号となる。負の転移信号は第１の和がメトリック値より
も大である時にデジタル「１」値に等しく、そうでない
時にはデジタル「０」値に等しい。正の転移信号はメト
リック値が第２の和よりも大である時にはデジタル
「１」値に等しく、そうでない時にはデジタル「０」値
に等しい。負の転移信号および正の転移信号は共に同時
に１に等しくなってはならない。これら比較のそれぞれ
のタイミングはＶＦＯ５２によって与えられるクロック
信号によって制御される。負の転移信号および正の転移
信号は、また、第１のマルチプレクサ（ＭＵＸ）７８へ
の制御信号となり、かつ排他的ＯＲゲート９０に対する
入力となる。

【００４０】第１のマルチプレクサ７８は入力として第
１の和と第２の和とを受け、負の転移信号および正の転
移信号に応じてこれら入力の１つを出力として与えるこ
とができる。負の転移信号が１に等しい時には、第１の
和が第１のマルチプレクサ７８によって出力として与え
られる。正の転移信号が１に等しい時には、第２の和が
第１のマルチプレクサ７８によって出力として与えられ
る。負の制御信号も正の転移信号も１に等しくない時に
は、第１のマルチプレクサ７８はいずれも出力として与
えない。

【００４１】第１のマルチプレクサ７８の出力は第１の
期間の間に奇数サンプル／ホールド回路８０に与えられ
て記憶され、第２の期間の間に偶数サンプル／ホールド
回路８２に与えられて記憶される。これらの値はそれぞ
れ奇数メトリック値および偶数メトリック値となる。

【００４２】奇数サンプル／ホールド活性化回路８６、
偶数サンプル／ホールド活性化回路８８および排他的Ｏ
Ｒゲート９０は、第１のマルチプレクサ７８の出力が奇
数サンプル／ホールド回路８０あるいは偶数サンプル／
ホールド回路８２のいずれかに正確に与えられることが
できるようにするために、一緒になって、選択回路とし
て働く。排他的ＯＲゲート９０は負の転移信号と正の転
移信号に対して排他的ＯＲ機能を行う。排他的ＯＲゲー
ト９０の出力は、負の転移信号あるいは正の転移信号の
いずれかが１に等しい時には活性化されるが、それらの
いずれも１に等しくないかあるいは両方が１に等しい時
には活性化されない。これは、負の転移信号あるいは正
の転移信号の一方が１に等しいがいずれも１に等しくな
いかあるいは両方とも１に等しい時を除いて両サンプル
／ホールド回路が新たなメトリック値で更新されること
ができるようにする。

【００４３】奇数サンプル／ホールド活性化回路８６
は、奇数サンプル／ホールド回路８０が特定の条件の合
致時に第１のマルチプレクサ７８からの奇数のメトリッ
ク値を受けて記憶することができるようにするＡＮＤゲ
ートである。奇数サンプル／ホールド活性化回路８６は
第１の期間の間に活性化されるクロック信号入力と排他
的ＯＲゲート９０の出力とを受ける。従って、奇数サン
プル／ホールド回路８０は、第１の期間の間でかつ負の
転移信号あるいは正の転移信号の一方が１に等しいがい
ずれも１に等しくないかあるいは両方が１に等しい時を
除いて、現在の奇数のメトリック値と置換される新たな
奇数メトリック値を記憶する。

【００４４】偶数サンプル／ホールド活性化回路８８
は、特定の条件が合致すると偶数サンプル／ホールド回
路８２が第１のマルチプレクサ７８から新たな偶数メト
リック値を受けて記憶することができるようにするＡＮ
Ｄゲートである。偶数サンプル／ホールド活性化回路８
８は第２の期間の間に活性化されるクロック信号入力と
排他的ＯＲゲート９０の出力とを受ける。従って、偶数
サンプル／ホールド回路８２は、第２の期間の間でかつ
負の転移信号あるいは正の転移信号の一方が１に等しい
がいずれも１に等しくないかあるいは両方が１に等しい
時を除いて、現在の偶数のメトリック値と置換される新
たな偶数メトリック値を記憶する。

【００４５】最後に、第２のマルチプレクサ８４は奇数
サンプル／ホールド回路８０から奇数メトリック値と偶
数サンプル／ホールド回路８２から偶数メトリック値と
を入力として受け、これらの一方を出力として与える。
第１の期間の間に、奇数メトリック値が第１の比較器７
４と第２の比較器７６とに与えられ、第２の期間の間に
偶数メトリック値が第１の比較器７４と第２の比較器７
６とに与えられる。ＶＦＯ５２によって与えられるクロ
ック信号は第１の期間および第２の期間を決定するため
に第２のマルチプレクサ８４に対する制御信号として働
く。

【００４６】従って、本発明に従って、上に述べた長所
を満足する、ビタビ検出器に使用するメトリック回路お
よび方法が与えられた。好適実施例を詳細に記載した
が、そこでは種々の変化、置換および変更がなされ得る
ということを理解されるべきである。例えば、本発明の
新規な特徴を実行するために種々の異なった回路構成が
当該メトリック回路において実現され得る。このメトリ
ック回路は全てデジタル回路構成として実現され得る。
メトリック回路５３の第１の加算回路７０および第２の
加算回路７２に与えられるスレッショルド値は負および
正の値で与えることもできるし、あるいは１つの値で与
えられて第１の加算回路７０で置換することもできる。
また、ここに示されている直接接続は、本発明によって
なされる所望の効果を依然として達成する状態で、２つ
の装置が１つあるいはそれ以上の中間装置を介して、直
接接続されずに、互いに単に接続されるように当業者に
よって変更され得るであろう。変化、置換および変更の
他の例は当業者によって容易に確かめられることがで
き、本発明の精神および範囲から外れずになされ得る。
本発明は上述した詳細な説明によって特に図示されかつ
記載されたが、当業者にとって、形態的あるいは詳細に
ついての種々の他の変化が特許請求の範囲で定められる
ような発明の精神および範囲から逸脱することなくなさ
れることが明かとなろう。

【００４７】以上の説明に関して更に以下の項を開示す
る。 （１）メトリック回路において、スレッショルド値を離
散信号から減算し、それに応じて第１の和信号を発生す
るように動作する第１の加算回路と、上記スレッショル
ド値を上記離散信号に加算し、それに応じて第２の和信
号を発生するように動作する第２の加算回路と、第１の
期間の間で上記第１の和信号と奇数メトリック値とを比
較し、それに応じて負の転移信号を発生するように動作
し、かつ第２の期間の間で上記第１の和信号と偶数メト
リック値とを比較し、それに応じて上記負の転移信号を
発生するように動作する第１の比較器と、上記第１の期
間の間で上記第２の和信号と上記奇数メトリック値とを
比較し、それに応じて正の転移信号を発生するように動
作し、かつ上記第２の期間の間で上記第２の和信号と上
記偶数メトリック値とを比較し、それに応じて上記正の
転移信号を発生するように動作する第２の比較器と、上
記奇数メトリック値を記憶しており、上記第１の期間の
間に上記奇数メトリック値を与えるように動作し、上記
第１の和信号が現在の奇数メトリック値よりも大である
ことを上記負の転移信号が指示する場合に上記第１の期
間の間での上記奇数メトリック値を上記第１の和信号の
値で更新するように動作し、かつ上記第２の和信号が現
在の奇数メトリック値よりも小であることを上記正の転
移信号が指示する場合に上記第１の期間の間での上記奇
数メトリック値を上記第２の和信号の値で更新するよう
に動作する奇数サンプル／ホールド回路と、上記偶数メ
トリック値を記憶しており、上記第２の期間の間に上記
偶数メトリック値を与えるように動作し、上記第２の和
信号が現在の偶数メトリック値よりも大であることを上
記負の転移信号が指示する場合に上記第２の期間の間で
の上記偶数メトリック値を上記第２の和信号の値で更新
するように動作し、かつ上記第２の和信号が現在の偶数
メトリック値よりも小であることを上記正の転移信号が
指示する場合に上記第２の期間の間での上記偶数メトリ
ック値を上記第２の和信号の値で更新するように動作す
る偶数サンプル／ホールド回路と、を具備したことを特
徴とするメトリック回路。

【００４８】（２）第１項記載のメトリック回路におい
て、上記スレッショルド値はプログラム可能な値である
ことを特徴とするメトリック回路。 （３）第１項記載のメトリック回路において、上記第１
の加算回路に与えられる上記スレッショルド値は負の値
で与えられ、上記第２の加算回路に与えられる上記スレ
ッショルド値は正の値で与えられることを特徴とするメ
トリック回路。 （４）第３項記載のメトリック回路において、上記スレ
ッショルド値はプログラム可能な値であることを特徴と
するメトリック回路。 （５）第１項記載のメトリック回路において、上記第１
の期間の間に上記奇数サンプル／ホールド回路に上記第
１の和信号あるいは上記第２の和信号のいずれかを与え
るように動作し、かつ上記第２の期間の間に上記偶数サ
ンプル／ホールド回路に上記第１の和信号あるいは上記
第２の和信号のいずれかを与えるように動作する第１の
マルチプレクサと、を更に具備したことを特徴とするメ
トリック回路。

【００４９】（６）第５項記載のメトリック回路におい
て、上記第１のマルチプレクサは上記負の転移信号およ
び上記正の転移信号によって制御されることを特徴とす
るメトリック回路。 （７）第６項記載のメトリック回路において、上記第１
のマルチプレクサは上記第１の和信号が上記第１の期間
の間に上記奇数メトリック値よりも大であることを上記
負の転移信号が指示する場合に上記第１の和信号を与
え、上記第１のマルチプレクサは上記第２の和信号が上
記第１の期間の間に上記奇数メトリック値よりも小であ
ることを上記正の転移信号が指示する場合に上記第２の
和信号を与え、上記第１のマルチプレクサは上記第１の
和信号が上記第２の期間の間に上記偶数メトリック値よ
りも大であることを上記負の転移信号が指示する場合に
上記第１の和信号を与え、かつ上記第１のマルチプレク
サは上記第２の和が上記第２の期間の間で上記偶数メト
リック値よりも小であることを上記正の転移信号が指示
する場合に上記第２の和信号を与えることを特徴とする
メトリック回路。 （８）第１項記載のメトリック回路において、上記奇数
メトリック値と上記偶数メトリック値とを受けるように
動作し、上記第１の期間の間に上記第１の比較回路と上
記第２の比較回路とに上記奇数メトリック値を与えるよ
うに動作し、かつ上記第２の期間の間に上記第１の比較
回路と上記第２の比較回路とに上記偶数メトリック値を
与えるように動作する第２のマルチプレクサと、を更に
具備したことを特徴とするメトリック回路。 （９）第１項記載のメトリック回路において、上記負の
転移信号および上記正の転移信号は上記第１の期間の間
に奇数トレリス回路に与えられ、かつ第２の期間の間に
偶数トレリス回路に与えられることを特徴とするメトリ
ック回路。

【００５０】（１０）第１項記載のメトリック回路にお
いて、上記第１の和信号が現在の奇数メトリック値より
も大であることを上記負の転移信号が指示しかつ上記第
２の和信号が現在の奇数メトリック値よりも大であるこ
とを上記正の転移信号が指示する時に、上記第１の期間
の間での上記奇数メトリック値を上記第１の和信号の値
で置換するように上記奇数サンプル／ホールド回路を活
性化するように動作し、上記第１の和信号が現在の奇数
メトリック値よりも小であることを上記負の転移信号が
指示しかつ上記第２の和信号が現在の奇数メトリック値
よりも小であることを上記正の転移信号が指示する時
に、上記第１の期間の間での上記奇数メトリック値を上
記第２の和信号の値で置換するように上記奇数サンプル
／ホールド回路を活性化するように動作し、上記第１の
和信号が現在の偶数メトリック値よりも大であることを
上記負の転移信号が指示しかつ上記第２の和信号が現在
の偶数メトリック値よりも大であることを上記正の転移
信号が指示する時に、上記第２の期間の間での上記偶数
メトリック値を上記第１の和信号の値で置換するように
上記偶数サンプル／ホールド回路を活性化するように動
作し、かつ上記第１の和信号が現在の偶数メトリック値
よりも小であることを上記負の転移信号が指示しかつ上
記第２の和信号が現在の偶数メトリック値よりも小であ
ることを上記正の転移信号が指示する時に、上記第２の
期間の間での上記偶数メトリック値を上記第２の和信号
の値で置換するように上記偶数サンプル／ホールド回路
を活性化するように動作する選択回路と、を更に具備し
たことを特徴とするメトリック回路。

【００５１】（１１）第１０項記載のメトリック回路に
おいて、上記選択回路は排他的ＯＲゲートとＡＮＤゲー
トとを含んだことを特徴とするメトリック回路。 （１２）ビタビ検出器において、個別の信号を受け、そ
れに応じて第１の期間の間と第２の期間の間で転移信号
を発生するように動作するメトリック回路と、上記第１
の期間の間で上記転移信号を受けるように動作し、かつ
それに応じてシーケンス復号化を行なって奇数デジタル
データ出力信号を発生するように動作する奇数トレリス
回路と、上記第２の期間の間で上記転移信号を受けるよ
うに動作し、かつそれに応じてシーケンス復号化を行な
って偶数デジタルデータ出力信号を発生するように動作
する偶数トレリス回路と、とを具備したことを特徴とす
るビタビ検出器。

【００５２】（１３）第１２項記載のビタビ検出器にお
いて、上記奇数デジタル出力信号と上記偶数デジタル出
力信号とを受けるように動作し、上記奇数デジタルデー
タ出力信号と上記偶数デジタルデータ出力信号を交互に
与えることによってデジタルデータ出力信号を発生する
ように動作するマルチプレクサと、を更に具備したこと
を特徴とするビタビ検出器。 （１４）第１２項記載のビタビ検出器において、このビ
タビ検出器はクラスＩＶ読出しチャンネルにおいて最尤
検出を行う検出器であることを特徴とするビタビ検出
器。 （１５）第１２項記載のビタビ検出器において、上記転
移信号は正の転移信号と負の転移信号とを含むことを特
徴とするビタビ検出器。

【００５３】（１６）メトリック回路で転移信号を発生
する方法において、第１の個別値を受け、スレッショル
ド値を上記第１の個別値から減算することによって第１
の期間の間に第１の和を発生し、スレッショルド値を上
記第１の個別値に加えることによって上記第１の期間の
間に第２の和を発生し、上記第１の和を奇数メトリック
値とかつ上記第２の和を上記奇数メトリックと比較する
ことによって上記第１の期間の間に転移信号を発生し、
第２の個別値を受け、スレッショルド値を上記第２の個
別値から減算することによって第２の期間の間に第１の
和を発生し、スレッショルド値を上記第２の個別値に加
えることによって上記第２の期間の間に第２の和を発生
し、上記第１の和を偶数メトリック値とかつ上記第２の
和を上記偶数メトリック値と比較することによって上記
第２の期間の間に転移信号を発生すること、を具備した
ことを特徴とする方法。

【００５４】（１７）第１６項記載の方法において、上
記転移信号は上記第１の和の上記比較の結果としての負
の転移信号と、上記第２の和の上記比較の結果としての
正の転移信号とを含むことを特徴とする方法。 （１８）第１６項記載の方法において、上記第１の和が
上記奇数メトリック値よりも大でありかつ上記第２の和
が上記奇数メトリック値よりも大である場合に上記第１
の期間の間での上記奇数メトリック値を上記第１の和の
値で置換し、上記第２の和が上記奇数メトリック値より
も小でありかつ上記第１の和が上記奇数メトリック値よ
りも小である場合に上記第１の期間の間での上記奇数メ
トリック値を上記第２の和の値で置換し、上記第１の和
が上記偶数メトリック値よりも大でありかつ上記第２の
和が上記偶数メトリック値よりも大である場合に上記第
２の期間の間での上記偶数メトリック値を上記第１の和
の値で置換し、上記第２の和が上記偶数メトリック値よ
りも小でありかつ上記第１の和が上記偶数メトリック値
よりも小である場合に上記第２の期間の間での上記偶数
メトリック値を上記第２の和の値で置換すること、を更
に含むことを特徴とする方法。

【００５５】（１９）第１６項記載の方法において、上
記第１の期間で転移信号を発生する上記ステップと上記
第２の期間で転移信号を発生する上記ステップは、上記
第１の和を上記メトリック値に比較することによって負
の転移信号を発生すること、上記第２の和を上記メトリ
ック値と比較することによって正の転移信号を発生する
ことを含むことを特徴とする方法。 （２０）第１６項記載の方法において、第１の期間に第
１の和を発生する上記ステップと、第２の期間の間に第
１の和を発生する上記ステップは、負のスレッショルド
値を上記個別値に加えることを含むことを特徴とする方
法。

【００５６】（２１）ビタビ検出器５４において使用す
るためのメトリック回路５３および方法が与えられる。
メトリック回路５３は第１の期間の間および第２の期間
の間に転移信号５６をトレリスブロック５５に与える。
この転移信号５６は負の転移信号と正の転移信号とを含
んでいる。メトリック回路５３は第１の加算回路７０、
第２の加算回路７２、第１の比較器７４、第２の比較器
７６、奇数サンプル／ホールド回路８０および偶数サン
プル／ホールド回路８２を含む。メトリック回路５３は
第１の加算回路７０および第２の加算回路７２で個別信
号とスレッショルド値とを受ける。第１の加算回路７０
は第１の和を発生し、第２の加算回路７２は第２の和を
発生する。第１の比較器７４は第１の和を、第１の期間
の間奇数サンプル／ホールド回路８０に記憶されている
奇数メトリック値と比較し、かつ第１の和を第２の期間
の間偶数サンプル／ホールド回路８２に記憶されている
偶数メトリック値と比較する。第２の比較器４６は第１
の期間の間第２の和を奇数メトリック値と比較し、かつ
第２の期間の間第２の和を偶数メトリック値と比較す
る。奇数メトリック値および偶数メトリック値の値は特
定の条件が合致する時のみ第１の和あるいは第２の和の
いずれかと置換される。

【図面の簡単な説明】

【図１】ディスクドライブ大容量記憶システムの読出し
チャンネルを示すブロック図である。

【図２】この読出しチャンネルにおいて使用されるビタ
ビ検出器のメトリック回路を示すブロック図である。

【符号の説明】

５３ メトリック回路 ５４ ビタビ検出器 ５５ トレリスブロック ７０ 第１の加算回路 ７２ 第２の加算回路 ７４ 第１の比較器 ７６ 第２の比較器 ７８ 第１のマルチプレクサ ８０ 奇数サンプル／ホールド回路 ８２ 偶数サンプル／ホールド回路 ８４ 第２のマルチプレクサ ８６ ＡＮＤゲート ８８ ＡＮＤゲート ９０ 排他的ＯＲゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メトリック回路において、 スレッショルド値を離散信号から減算し、それに応じて
   第１の和信号を発生するように動作する第１の加算回路
   と、 上記スレッショルド値を上記離散信号に加算し、それに
   応じて第２の和信号を発生するように動作する第２の加
   算回路と、 第１の期間の間で上記第１の和信号と奇数メトリック値
   とを比較し、それに応じて負の転移信号を発生するよう
   に動作し、かつ第２の期間の間で上記第１の和信号と偶
   数メトリック値とを比較し、それに応じて上記負の転移
   信号を発生するように動作する第１の比較器と、 上記第１の期間の間で上記第２の和信号と上記奇数メト
   リック値とを比較し、それに応じて正の転移信号を発生
   するように動作し、かつ上記第２の期間の間で上記第２
   の和信号と上記偶数メトリック値とを比較し、それに応
   じて上記正の転移信号を発生するように動作する第２の
   比較器と、 上記奇数メトリック値を記憶し、上記第１の期間の間に
   上記奇数メトリック値を与えるように動作し、上記第１
   の和信号が現在の奇数メトリック値よりも大であること
   を上記負の転移信号が指示する場合に上記第１の期間の
   間での上記奇数メトリック値を上記第１の和信号の値で
   更新するように動作し、かつ上記第２の和信号が現在の
   奇数メトリック値よりも小であることを上記正の転移信
   号が指示する場合に上記第１の期間の間での上記奇数メ
   トリック値を上記第２の和信号の値で更新するように動
   作する奇数サンプル／ホールド回路と、 上記偶数メトリック値を記憶し、上記第２の期間の間に
   上記偶数メトリック値を与えるように動作し、上記第２
   の和信号が現在の偶数メトリック値よりも大であること
   を上記負の転移信号が指示する場合に上記第２の期間の
   間での上記偶数メトリック値を上記第２の和信号の値で
   更新するように動作し、かつ上記第２の和信号が現在の
   偶数メトリック値よりも小であることを上記正の転移信
   号が指示する場合に上記第２の期間の間での上記偶数メ
   トリック値を上記第２の和信号の値で更新するように動
   作する偶数サンプル／ホールド回路と、 を具備したことを特徴とするメトリック回路。
2. 【請求項２】 メトリック回路で転移信号を発生する方
   法において、 第１の離散値を受け、 スレッショルド値を上記第１の離散値から減算すること
   によって第１の期間の間に第１の和を発生し、 スレッショルド値を上記第１の離散値に加えることによ
   って上記第１の期間の間に第２の和を発生し、 上記第１の和を奇数メトリック値とかつ上記第２の和を
   上記奇数メトリックと比較することによって上記第１の
   期間の間に転移信号を発生し、 第２の離散値を受け、 スレッショルド値を上記第２の離散値から減算すること
   によって第２の期間の間に第１の和を発生し、 スレッショルド値を上記第２の離散値に加えることによ
   って上記第２の期間の間に第２の和を発生し、 上記第１の和を偶数メトリック値とかつ上記第２の和を
   上記偶数メトリック値と比較することによって上記第２
   の期間の間に転移信号を発生すること、 を具備したことを特徴とする方法。