JPH08330955A - 信号処理用位相同期方式 - Google Patents

Abstract

(57)【要約】 【構成】ディジタル信号処理回路の位相同期を行うタイ
ミング抽出部を、アナログ信号６から初期位相検出手段
１と、サンプリングされたディジタル信号から位相検出
手段３と、初期位相検出手段１およびその出力に応じて
同期クロック８を生成する手段２で構成し、初期位相検
出手段１で、タイミング抽出開始時の初期位相差を検出
する。 【効果】ディジタル初期位相検出回路の同期クロック生
成回路を初期化するまでのクロック遅延を短縮し、ディ
ジタル位相検出の動作開始時期が早まり、精度も十分確
保されるため、位相同期に要する引込み時間を全体とし
て短縮することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号処理用位相同期方
式に関する。

【０００２】

【従来の技術】従来の信号処理用位相同期方式を、以
下、図１３を用いて説明する。

【０００３】図１３は従来の信号処理用位相同期回路の
ブロック図を示したもので、タイミング抽出開始時の初
期位相差検出を行うディジタル初期位相検出３００、タ
イミング抽出時の位相差検出を行うディジタル位相検出
３、ディジタル初期位相検出３００、およびディジタル
位相検出３の出力信号から同期クロック８を生成する同
期クロック生成２、さらに、同期クロック生成２で生成
した同期クロック８で動作し、波形等化を行なうトラン
スバーサルフィルタ４、およびアナログ信号をディジタ
ル信号に変換するＡＤＣ５で構成し、全体として位相同
期ループを構成する。

【０００４】次に、同図を用いて従来の信号処理用位相
同期回路のタイミング抽出開始時の動作を説明する。磁
気ディスク等から読みだされた再生データのアナログ信
号６はトランスバーサルフィルタ４に入力し、サンプリ
ングデータとして波形等化を行い、さらに、ＡＤＣ５で
ディジタル信号７に変換して出力する。この時、トラン
スバーサルフィルタ４、およびＡＤＣ５は、位相同期さ
れていない同期クロック８で動作している。ディジタル
信号７は、ディジタル初期位相検出３００に入力し、初
期位相差を検出し、同期クロック生成２で生成する同期
クロック８のタイミングの初期化を行う。その後、ディ
ジタル位相検出３の出力で同期クロック生成２が位相同
期を行い、同期クロック８をディジタル信号７に同期さ
せる。

【０００５】

【発明が解決しようとする課題】上記従来技術では、精
度良く同期クロック８の初期位相を検出するために、デ
ィジタル信号７を用いたディジタル初期位相検出を行っ
ていたが、トランスバーサルフィルタ４、およびＡＤＣ
５は、共に同期クロック８で動作するためクロック遅延
が存在する。従ってアナログ信号６のタイミング抽出、
すなわち位相同期動作を開始してから、ディジタル位相
検出３００が動作するまでの遅延時間、および同期クロ
ック生成２で初期化された同期クロック８でサンプリン
グされたアナログ信号のデータが、ディジタル位相検出
３に入力されるまでの遅延時間は、実際の位相同期動作
が行えず、位相同期に要する引込み時間が全体として長
くなってしまうという問題があった。

【０００６】本発明の目的は、ディジタル初期位相検出
３００が同期クロック生成２を初期化するまでのクロッ
ク遅延を短縮し、精度を落すことなく、位相同期に要す
る引込み時間を全体として短縮することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は連続するアナログ信号を、サンプリングさ
れたディジタル信号に変換して処理を行うディジタル信
号処理回路の位相同期を行うタイミング抽出部を、アナ
ログ信号から初期位相差を検出する手段と、サンプリン
グされたディジタル信号から位相差を検出する手段と、
初期位相差を検出する手段および位相差を検出する手段
の出力に応じて同期クロックを生成する手段で構成し、
アナログ信号から初期位相差を検出する手段で、タイミ
ング抽出開始時の初期位相差を検出することにより実現
される。

【０００８】

【作用】タイミング抽出開始時において、アナログ信号
から初期位相差を検出する手段は、タイミング抽出開始
時の初期位相差を検出し、同期クロックを生成する手段
は、初期位相差を検出する手段の出力に応じて、同期ク
ロックの出力タイミングの初期化を行う。その後、サン
プリングされたディジタル信号から位相差を検出する手
段は、初期化された同期クロックでサンプリングされた
信号から位相差検出を行い、さらに同期クロックを生成
する手段は、位相差を検出する手段の出力に応じて出力
する同期クロックのタイミング調整を行い、位相同期動
作を行う。

【０００９】これにより、ディジタル初期位相検出３０
０が同期クロック生成２を初期化するまでのクロック遅
延を短縮し、かつ、ディジタル位相検出の動作開始時期
が早まり、精度も十分確保されるため、位相同期に要す
る引込み時間を全体として短縮することができる。

【００１０】

【実施例】以下、本発明の一実施例を、図１、図２、図
３、図４、図５、図６、図７、図８、図９、図１０、図
１１および図１２を用いて説明する。

【００１１】図１は本発明による初期位相差検出方式の
第１の構成例のブロック図で、タイミング抽出開始時の
初期位相差検出を行うアナログ初期位相検出１、タイミ
ング抽出時の位相差検出を行うディジタル位相検出３、
アナログ初期位相検出１、およびディジタル位相検出３
の出力信号から同期クロック８を生成する同期クロック
生成２、さらに、同期クロック生成２で生成した同期ク
ロック８で動作し、波形等化を行なうトランスバーサル
フィルタ４、およびアナログ信号をディジタル信号に変
換するＡＤＣ５で構成し、全体として位相同期ループを
構成する。

【００１２】次に、同図を用いて、本発明の信号処理用
位相同期回路の第１の構成例の動作を説明する。磁気デ
ィスク等から読みだされた再生データのアナログ信号６
は、アナログ初期位相検出１に入力し、初期位相差を検
出し、同期クロック生成２で生成する同期クロック８の
タイミングの初期化を行う。初期化された同期クロック
８は、トランスバーサルフィルタ４を動作し、アナログ
信号６を、サンプリングデータとして波形等化し、さら
に、ＡＤＣ５でディジタル信号７に変換して出力する。
ディジタル信号７は、ディジタル位相検出３に入力し、
位相差検出を行い、その出力で同期クロック生成２が位
相同期を行う。これにより、同期クロック８をディジタ
ル信号に同期させる。

【００１３】したがって、従来のディジタル初期位相検
出３００が同期クロック生成２を初期化するまでのクロ
ック遅延を短縮し、かつ、ディジタル位相検出の動作開
始時期が早まり、精度も十分確保されるため、位相同期
に要する引込み時間を全体として短縮することができ
る。

【００１４】図２は本発明による初期位相差検出方式の
第２の構成例を示した図で、タイミング抽出開始時の初
期位相差検出を行うアナログ初期位相検出１、タイミン
グ抽出時の位相差検出を行うディジタル位相検出３、ア
ナログ初期位相検出１、およびディジタル位相検出３の
出力信号から同期クロック８を生成する同期クロック生
成２、さらに、同期クロック生成２で生成した同期クロ
ック８で動作し、アナログ信号をディジタル信号に変換
するＡＤＣ５、およびディジタル信号の波形等化を行う
ディジタルＦＩＲフィルタ９で構成し、全体として位相
同期ループを構成する。

【００１５】次に、同図を用いて、本発明の信号処理用
位相同期回路第２の構成例の動作を説明する。磁気ディ
スク等から読みだされた再生データのアナログ信号６
は、アナログ初期位相検出１に入力し、初期位相差を検
出し、同期クロック生成２で生成する同期クロック８の
タイミングの初期化を行う。初期化された同期クロック
８は、ＡＤＣ５を動作し、サンプリングされたディジタ
ル信号に変換し、さらに、ディジタルＦＩＲフィルタ９
を動作し、波形等化を行い、ディジタル信号７として出
力する。ディジタル信号７は、ディジタル位相検出３に
入力し、位相差検出を行い、その出力で同期クロック生
成２が位相同期を行う。これにより、同期クロック８を
ディジタル信号に同期させる。

【００１６】したがって、第１の構成例同様、従来のデ
ィジタル初期位相検出３００が同期クロック生成２を初
期化するまでのクロック遅延を短縮し、かつ、ディジタ
ル位相検出の動作開始時期が早まり、精度も十分確保さ
れるため、位相同期に要する引込み時間を全体として短
縮することができる。

【００１７】図３は図１および図２に示すアナログ初期
位相差検出回路１の構成例を示した図で、微分回路１
０、ゼロクロス検出を行うＣＭＰ１１、信号のピークの
位置を検出するピーク位置検出１２、ピーク位置検出の
出力、ピーク位置信号１３から、初期位相差検出信号１
５を生成する初期位相差検出信号生成回路１４、および
ピークの存在の有無を示すゲート信号を生成するゲート
信号生成１６で構成する。

【００１８】次に、同図を用いて図１および図２に示す
アナログ初期位相差検出回路１の構成例の動作を説明す
る。磁気ディスク等から読みだされた再生データのアナ
ログ信号６は、微分回路１０に入力し、微分処理された
後、ＣＭＰ１１で電圧Ｖ０と比較され、ゼロクロス検出
した後、ピーク位置検出回路１２に入力する。さらにア
ナログ信号６は、ゲート信号生成回路１６にも入力し、
レベル検出したゲート信号を生成し、ピーク検出回路１
２に入力する。ピーク検出回路１２では、ゼロクロス信
号と、ゲート信号からピーク位置を検出し、ピーク位置
信号１３を出力する。ピーク位置信号１３は、初期位相
差検出信号生成回路１４に入力し、必要に応じて処理を
行い、初期位相差検出信号１５を出力する。

【００１９】図４は図３に示すアナログ初期位相差検出
回路１の検出方式について、アナログ信号６、ピーク位
置信号１３、および同期クロック生成２の出力信号であ
る同期クロック８の二つの初期位相差ゼロタイミング１
７、および１８で示したものである。初期位相差１７
は、同期用の周期パターンであるアナログ信号６のピー
クの位置に、同期クロック８のタイミングを合わせてい
る例で、位相同期用のアナログ信号６を［０，−１，
０，１］の三値に等化する信号処理に適用する場合の例
である。初期位相差１８は、初期位相差１７に対して、
位相が１８０度ずれた信号で、デューティ比が５０％の
場合は、初期位相差１７の反転信号と同じタイミングと
なる。初期位相差１８は、位相同期用のアナログ信号６
を［−１，−１，１，１］の二２値に等化する信号処理
に適用する場合の例である。初期位相差１７、および１
８は、共にピーク位置信号１３のタイミングから生成で
き、さらにこれらの信号を用いて、初期位相差検出信号
１５のタイミングを生成することができることとを示
す。

【００２０】図５は図１および図２に示す同期クロック
生成回路２の第１の構成例を示した図で、ディジタル信
号を電流に変換する電流出力ＤＡＣ２０、電流を電圧に
変換するループフィルタ２１、入力電圧に応じた周波数
のｍ相のクロックを出力するＶＣＯａ２２、およびＶＣ
Ｏａ２２のｍ相のクロックから必要なクロックを選択す
るタイミング選択２３で構成する。

【００２１】次に、同図を用いて図１および図２に示す
同期クロック生成回路２の第１の構成例の動作を説明す
る。タイミング選択回路２３は、タイミング抽出開始
時、アナログ初期位相差検出回路１の生成した初期位相
差検出信号１５により、初期状態で発振しているＶＣＯ
ａ２２のｍ相のクロックの中から初期位相の最も近い位
相差のクロックを同期クロック８として出力する。タイ
ミング抽出時は、ディジタル位相検出３の生成する位相
差検出信号１９を、電流出力ＤＡＣ２０に入力し、ルー
プフィルタ２１で電圧に変換し、ＶＣＯａ２２の出力ク
ロック周波数を制御する。これにより、全体として位相
同期ループを構成し、ディジタル信号７に同期クロック
８を同期させる。

【００２２】図６は図１および図２に示す同期クロック
生成回路２の第２の構成例を示した図で、ディジタル信
号を電流に変換する電流出力ＤＡＣ２０、電流を電圧に
変換するループフィルタ２１、入力電圧に応じた周波数
のクロックを出力するＶＣＯｂ２４、およびＶＣＯｂ２
４の発振開始タイミングの制御を行うＶＣＯ初期化回路
２５で構成する。

【００２３】次に、同図を用いて図１および図２に示す
同期クロック生成回路２の第２の構成例の動作を説明す
る。ＶＣＯ初期化回路２５はタイミング抽出開始時、ア
ナログ初期位相差検出回路１の生成した初期位相差検出
信号１５により、ＶＣＯｂ２４の発振開始タイミングの
制御を行い、初期位相を合わせた状態でＶＣＯｂ２４を
初期化し、同期クロック８を出力する。タイミング抽出
時は、ディジタル位相検出３の生成する位相差検出信号
１９を、電流出力ＤＡＣ２０に入力し、ループフィルタ
２１で電圧に変換し、ＶＣＯｂ２４の出力クロック周波
数を制御する。これにより、全体として位相同期ループ
を構成し、ディジタル信号７に同期クロック８を同期さ
せる。

【００２４】図７は図１および図２に示すディジタル位
相検出回路３の第１の構成例を示した図で、二つのコン
パレータＣＭＰ１００，１０１、二つの遅延回路Ｄ１０
２，１０３、二つの掛け算機ＭＵＬ１０４，１０５およ
び加算機ＳＵＭ１０６で構成する。

【００２５】タイミング抽出時は、ディジタル信号７か
ら、コンパレータＣＭＰ１０１で［＋１，−１］の２値
の期待値を生成し、遅延データと積和演算回路で位相引
込み用の演算を行い、位相差検出信号１９を出力する。
データ読みだし時は、コンパレータＣＭＰ１００で［＋
１，０，−１］の３値の期待値を生成し、追従用の演算
を行い、位相差検出信号１９を出力する。これらの演算
処理の切り換えは、同期／追従信号１０７で行なう。

【００２６】また、この時コンパレータＣＭＰ１０１の
期待値生成で、同期パターンの周期性を用いてヒステリ
シスを持たせてもよい。

【００２７】図８は図１および図２に示すディジタル位
相検出回路３の第２の構成例を示した図で、コンパレー
タＣＭＰ１００、二つの遅延回路Ｄ１０２，１０３、二
つの掛け算機ＭＵＬ１０４，１０５、加算機ＳＵＭ１０
６、同期パターンを認識するパターン認識１０８、およ
び演算シーケンスを制御するシーケンス制御１０９で構
成する。

【００２８】タイミング抽出時は、まずディジタル信号
７から、パターン認識１０８が同期パターンの認識を行
い、シーケンス制御１０９で周期的な期待値の生成し、
遅延データと積和演算回路で位相引込み用の演算を行
い、位相差検出信号１９を出力する。データ読みだし時
は、コンパレータＣＭＰ１００で３値の期待値を生成
し、追従用の演算を行い、位相差検出信号１９を出力す
る。これらの演算処理の切り換えは、同期／追従信号１
０７で行なう。

【００２９】図９は図１に示すトランスバーサルフィル
タ４の構成例を示した図で、二つのトラック＆ホールド
回路で構成するｎ個のアナログ遅延素子１１０，１１
１，１１２、ｎ個の係数掛け算機Ｋ１−１１３，Ｋ２−
１１４，Ｋｎ−１１５、ｎ個のラッチ用のトラック＆ホ
ールド回路１１６，１１７，１１８、加算回路ＳＵＭ１
１９、およびラッチ用のトラック＆ホールド回路１２０
で構成する。

【００３０】トランスバーサルフィルタ４は、二つのサ
ンプリングクロック１−１２３，２−１２２で動作し、
アナログ信号６を波形等化し、サンプリングアナログ信
号１２１を出力する。またこの時、ｎ個の係数掛け算機
Ｋ１−１１３，Ｋ２−１１４，Ｋｎ−１１５の係数値は
適応制御するのが好ましい。

【００３１】図１０は図２に示すディジタルＦＩＲフィ
ルタ９の構成例を示した図で、ｎ個のディジタル遅延素
子Ｄ１２５，１２６，１２７、ｎ個の係数掛け算機Ｋ１
−１２８，Ｋ２−１２９，Ｋｎ−１３０、加算回路ＳＵ
Ｍ１３１、およびラッチ回路１３２で構成する。

【００３２】ディジタルＦＩＲフィルタ９は、サンプリ
ングクロック１３４で動作し、ディジタル信号入力１２
４を波形等化し、ディジタル信号出力１３３を出力す
る。またこの時、ｎ個の係数掛け算機Ｋ１−１２８，Ｋ
２−１２９，Ｋｎ−１３０、の係数値は、適応制御する
のが好ましい。

【００３３】図１１は図１および図２に示すＡＤＣ回路
５の構成例を示した図で、ｎ個の分割抵抗Ｒ１３５，１
３６，１３７，１３８、ｎ個のコンパレータＣＭＰ１３
９，１４０，１４１，１４２，１４３，１４４、ｎ個の
コンパレータの出力を符号化するエンコーダ１４５、デ
ータをラッチするラッチ１４６、および信号の入力範囲
を決める三つの電圧源Ｖ１−１４８，Ｖ２−１４９，Ｖ
３−１５０で構成する。

【００３４】ＡＤＣ回路５は、入力するサンプリングア
ナログ信号１２１、または、アナログ信号６の電圧レベ
ルを、ｎ個の分割抵抗Ｒ１３５，１３６，１３７，１３
８で決まる電圧とｎ個のコンパレータＣＭＰ１３９，１
４０，１４１，１４２，１４３，１４４で比較し、その
結果をエンコーダ１４５で符号化し、ディジタル信号１
５１として、サンプリングクロック１４７のタイミング
で出力する。

【００３５】図１２は本発明の信号処理用位相方式を用
いたシステムの一実施例の構成図を示したもので、磁気
ディスクに適応したシステムである。本発明の信号処理
用位相同期回路を含むディジタルデータ再生２０４を含
み、磁気ディスク等のメディアへの信号の読み書きを行
なうヘッド２０１、信号の増幅を行なうＲ／Ｗアンプ２
０２、ノイズの除去および波形整形を行うプリイコライ
ザ２０３、データの復号を行う最尤復号２１３、記録符
号への符号化及び復号を行なうエンコーダ、デコーダ２
０５、書き込みデータのプリコードを行うプリコーダ２
１２、書き込みデータの書き込み補償を行う書き込み補
償２１１、データのコントロールを行なうＨＤＣ２０
６、データのやり取りを行なうＩ／Ｆ２０９，ＨＤＣ２
０６、およびＩ／Ｆ２０９等の制御を行なうＣＰＵ２０
７、データ、および処理内容を蓄えるメモリ２０８、お
よびデータの処理を行なうホスト２１０で構成される。

【００３６】

【発明の効果】本発明によれば、連続するアナログ信号
をサンプリングされたディジタル信号に変換して処理を
行うディジタル信号処理回路の位相同期を行うタイミン
グ抽出部を、アナログ信号から初期位相差を検出する手
段と、サンプリングされたディジタル信号から位相差を
検出する手段と、初期位相差を検出する手段および位相
差を検出する手段の出力に応じて同期クロックを生成す
る手段で構成し、アナログ信号から初期位相差を検出す
る手段で、タイミング抽出開始時の初期位相差を検出す
ることにより、ディジタル初期位相検出３００が同期ク
ロック生成２を初期化するまでのクロック遅延を短縮
し、かつ、ディジタル位相検出の動作開始時期が早ま
り、精度も十分確保されるため、位相同期に要する引込
み時間を全体として短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の第１構成のブロック図。

【図２】本発明の一実施例の第２構成のブロック図。

【図３】図１及び図２のアナログ初期位相差検出回路の
構成のブロック図。

【図４】図１及び図２のアナログ初期位相差検出回路の
検出方式の説明図。

【図５】図１及び図２の同期クロック生成回路の第１構
成のブロック図。

【図６】図１及び図２の同期クロック生成回路の第２の
構成のブロック図。

【図７】図１及び図２のディジタル位相検出回路の第１
の構成のブロック図。

【図８】図１及び図２のディジタル位相検出回路の第２
の構成のブロック図。

【図９】図１のトランスバーサルフィルタのブロック
図。

【図１０】図２のディジタルＦＩＲフィルタのブロック
図。

【図１１】図１及び図２のＡＤＣ回路のブロック図。

【図１２】本発明の一実施例のシステムのブロック図。

【図１３】従来の初期位相差検出回路のブロック図。

【符号の説明】

１…アナログ初期位相検出、 ２…同期クロック生成、 ３…ディジタル位相検出、 ４…トランスバーサルフィルタ、 ５…ＡＤＣ、 ６…アナログ信号、 ７…ディジタル信号、 ８…同期クロック。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 奈良 孝 東京都小平市上水本町五丁目20番１号株式 会社日立製作所半導体事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】連続するアナログ信号を、サンプリングさ
   れたディジタル信号に変換して処理を行うディジタル信
   号処理回路のタイミング抽出部において、前記アナログ
   信号からタイミング抽出開始時の初期位相差を検出する
   ことを特徴とする信号処理用位相同期方式。
2. 【請求項２】前記アナログ信号から初期位相差を検出す
   る手段と、前記初期位相差を検出する手段の出力に応じ
   て同期クロックを生成する手段とを具備し、前記アナロ
   グ信号から前記初期位相差を検出する手段で、タイミン
   グ抽出開始時の初期位相差を検出する請求項１に記載の
   信号処理用位相同期方式。
3. 【請求項３】前記アナログ信号から初期位相差を検出す
   る手段と、前記ディジタル信号から位相差を検出する手
   段と、前記初期位相差を検出する手段および前記位相差
   を検出する手段の出力に応じて同期クロックを生成する
   手段とを具備し、前記アナログ信号から初期位相差を検
   出する手段で、タイミング抽出開始時の初期位相差を検
   出する請求項１に記載の信号処理用位相同期方式。
4. 【請求項４】請求項１，２または３に記載の前記信号処
   理用位相同期方式を用いたタイミング抽出回路を有し、
   連続するアナログ信号を、サンプリングされたディジタ
   ル信号に変換して処理を行う信号処理用半導体集積回
   路。
5. 【請求項５】記録媒体と、前記記録媒体への記録、およ
   び再生を行なうセンサと、前記センサの記録、および再
   生信号を処理する信号処理回路と、処理された記録再生
   信号をデータとして受渡しするインターフェース回路
   と、全体を制御するプロセッサを有する記録再生システ
   ムであって、請求項１，２，３または４に記載の信号処
   理用半導体集積回路を有する記録再生システム。