JP2004120352A - クロック変換回路とこれを用いた電子機器 - Google Patents
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Abstract
【課題】ジッタを多く含むクロック信号を入力し、そのクロック信号の周波数を同一か又は大きい周波数に変換し、そのジッタを大幅に低減したクロック変換回路を得る。
【解決手段】所定の制御電圧により周波数が変化する電圧制御型発振回路と、外部からのクロック信号を分周する第1の分周回路と、電圧制御型発振回路からのPLL帰還ループ用出力信号を分周する第2の分周回路と、第1の分周回路からの分周信号と第2の分周回路からの分周信号との比較結果に基づく位相差信号を生成する位相比較部と、位相差信号を平滑化し制御電圧として出力するループフィルタとを備え、電圧制御型発振回路は、少なくとも、所定の周波数で共振するSAW共振子と、発振用差動増幅器及び帰還バッファ用差動増幅器と、制御電圧に基づいて入力信号を所定の位相量分シフトする電圧制御移相回路とにより正帰還発振ループを構成し、帰還バッファ用差動増幅器からPLL帰還ループ用出力信号を出力する。
【選択図】 図1
【解決手段】所定の制御電圧により周波数が変化する電圧制御型発振回路と、外部からのクロック信号を分周する第1の分周回路と、電圧制御型発振回路からのPLL帰還ループ用出力信号を分周する第2の分周回路と、第1の分周回路からの分周信号と第2の分周回路からの分周信号との比較結果に基づく位相差信号を生成する位相比較部と、位相差信号を平滑化し制御電圧として出力するループフィルタとを備え、電圧制御型発振回路は、少なくとも、所定の周波数で共振するSAW共振子と、発振用差動増幅器及び帰還バッファ用差動増幅器と、制御電圧に基づいて入力信号を所定の位相量分シフトする電圧制御移相回路とにより正帰還発振ループを構成し、帰還バッファ用差動増幅器からPLL帰還ループ用出力信号を出力する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、クロック変換回路に関し、詳しくは、入力されたジッタを多く含むクロック信号を、そのクロック信号の周波数と同一周波数の信号として出力、又は大きい周波数の信号に変換して出力し、そのジッタを大幅に低減するクロック変換回路に関する。
【0002】
【従来の技術】
携帯電話などの通信機器では、発振器からのクロック信号に基づいて通信データの送受信が行われる。通信ネットワークのブロードバンド化が進み、その通信機器に要求されるクロック信号の周波数帯は、400MHzを超える高周波帯に移り、この高周波帯において高速でデータの送受信が行われるようになっている。近年の通信機器に代表される電子機器においては、通信速度の高速化の要請から高周波発振回路に対して、次のような点が望まれている。
【0003】
即ち、▲1▼高周波帯域で安定して発振すること(周波数安定度が高いこと)、▲2▼通信機器の実用温度範囲において安定して発振すること(温度補償されていること)、▲3▼発振回路から出力されるクロック信号のジッタが十分小さいことが望まれている。
【0004】
図7は、従来におけるクロック変換回路の構成を示すブロック図である。
このクロック変換回路1Bは、電圧制御型水晶発振器VCXO(Voltage Controlled Crystal Oscillator)等を有するPLL(Phase−Locked Loop)回路を利用した構成を採る。
このクロック変換回路1Bにおいて、位相ノイズ及びジッタ特性を改善するために、図7に示すような電圧制御型水晶発振器(VCXO)やSAW(Surface Accoustic Wave)共振子を用いた電圧制御型SAW発振器(VCSO)を使用した例がある。
【0005】
図7において、このクロック変換回路1Bは、分周回路2、位相比較部3、ループフィルタ4、電圧制御型水晶発振器(VCXO)5b、分周回路7から構成され、クロック周波数の変換やジッタ低減のために用いられる。
【0006】
位相比較部2の一方の入力端子に、外部からジッタのあるクロック信号F1を分周回路2でM分周したクロック信号を入力する。又、他方の入力端子に電圧制御型水晶発振器(VCXO)5bで生成されたクロック信号F2を分周回路7でN分周させたクロック信号を入力し、それぞれ分周されたクロック信号の位相比較を行う。そして、ループフィルタ4は、この位相比較結果を入力し、この結果に応じた所定の制御電圧Vcを生成し、電圧制御型水晶発振器(VCXO)5bに出力する。電圧制御型水晶発振器(VCXO)5bでは、その所定の制御電圧Vcに応じた、所望の高周波のクロック信号F2が得られる。
【0007】
又、PLL回路をクロック発生回路に応用し、電磁輻射低減のため変化する周波数を持つクロック信号を発生するというものがある(例えば、特許文献1 図2)。同様に、PLL回路を信号区間測定装置に応用し、信号区間の測定精度を向上させるというものがある(例えば、特許文献2 図1)。これら2つの例は、発振器として、圧電振動子に限定されない電圧制御型発振器(Voltage
Controlled Oscillator:VCO)を使用している。
【0008】
【特許文献1】
特開2000−101424号公報
【特許文献2】
特開平10−319149号公報
【0009】
【発明が解決しようとする課題】
従来のクロック変換回路は、図7に示したように、電圧制御型水晶発振器(VCXO)の出力をクロック変換回路の出力とPLL回路のPLL帰還ループ出力と併用させているものもある。又、上記で説明した特許文献1及び特許文献2の従来例においても、それぞれの電圧制御型発振器VCOの出力をPLL回路の出力とPLL帰還ループ出力と併用させている。
【0010】
しかしながら,数百MHz以上の高周波領域で併用して構成する場合、一方からクロック信号を出力し他方で入力するに際し、入出力インターフェース及び配線用線路におけるインピーダンスマッチング等の整合を取ることが容易でない。このため、相互に影響を及ぼしあってクロック信号の出力振幅が低下したり、又、差動増幅回路で出力する場合において、正及び負のクロック信号の出力間における出力振幅のアンバランスや位相差が発生するという課題があった。
【0011】
又、このような影響を回避するために、図8に示すように、電圧制御型水晶発振器(VCXO)の出力部に個別に集積回路(以下、ICと呼ぶ)化された出力バッファ8を挿入したものが知られている。この出力バッファ8を追加することにより部品点数が増加し、小型化が困難になるという課題があった。
【0012】
本発明は、上記のような課題を解決するためになされたもので、電圧制御型水晶発振器(VCXO)や電圧制御型SAW発振器(VCSO)の出力をPLL帰還ループ出力として用いた場合に、外部に出力されるクロック信号に直接影響を与えることのないクロック変換回路を得ることを目的とする。
【0013】
又、差動増幅回路で出力する場合において、正及び負のクロック信号の出力間における出力振幅のアンバランスや位相差が発生しないクロック変換回路を得ることを目的とする。
【0014】
又、本発明は、出力バッファを追加することのない、部品点数を抑制し小型化の図れるクロック変換回路を得ることを目的とする。
【0015】
さらに、本発明は、PLL帰還ループ用出力信号と外部に出力されるクロック信号とが相互に影響を与えることがなく、自己に起因するジッタが非常に少ない、小型化、低コスト化が図られたクロック変換回路を用いた電子機器、例えば、光ネットワーク用通信機器を得ることも目的とする。
【0016】
【課題を解決するための手段】
請求項1に記載のクロック変換回路は、所定の制御電圧に応じて周波数が変化する電圧制御型発振回路であって、外部からのクロック信号を入力し分周する第1の分周回路と、前記電圧制御型発振回路から出力されるPLL帰還ループ用出力信号を入力し分周する第2の分周回路と、前記第1の分周回路からの分周信号と前記第2の分周回路からの分周信号との位相比較結果に基づく位相差信号を生成する位相比較部と、前記位相差信号を平滑化し前記制御電圧として出力するループフィルタとを備え、前記電圧制御型発振回路は、少なくとも、所定の周波数を有する圧電振動子と、前記圧電振動子からの出力信号を増幅して出力する発振用差動増幅器と、前記発振用差動増幅器から出力される信号を入力する帰還バッファ用差動増幅器と、前記帰還バッファ用差動増幅器からの出力信号を入力し、前記制御電圧に基づいて前記出力信号の位相を所定量だけシフトする電圧制御移相回路とにより正帰還発振ループを構成し、前記帰還バッファ用差動増幅器からの出力信号を前記PLL帰還ループ用出力信号とすることを特徴とする。
【0017】
上記構成によれば、圧電振動子を用いた電圧制御型発振回路は、クロック変換回路の一部を構成している。この電圧制御型発振回路の帰還バッファ用差動増幅器が備える出力端子からの出力をPLL帰還ループ用出力信号とすることで、外部に出力されるクロック信号とPLL帰還ループ用のクロック信号が完全に分離される。この2つのクロック信号を分離することにより、相互に影響を及ぼしあって出力振幅が低下することなく、また、差動増幅器の場合の非反転及び反転の出力端子間における出力振幅のアンバランスや位相差を回避できるという効果を有する。
【0018】
請求項2に記載のクロック変換回路は請求項1の構成において、前記PLL帰還ループ用出力信号を入力し、所定の周波数帯域の信号を通過させる第1の濾波手段を備えることを特徴とする。
【0019】
上記構成によれば、PLL帰還ループ用出力信号を入力し、所定の帯域信号を通過させる第1の濾波手段を備えているので、帰還バッファ用差動増幅器の複数の出力端子それぞれに接続される正帰還発振ループ及びPLL帰還ループの負荷特性が異なる場合、PLL帰還ループとして機能する出力端子に第1の濾波手段を接続して2つの回路間のインピーダンス整合を取ることができる。これにより、インピーダンス不整合に起因する雑音を防止でき、併せて、この雑音により発生するジッタを防止できるという効果を有する。
【0020】
請求項3に記載のクロック変換回路は請求項1の構成において、前記電圧制御型発振回路は、前記帰還バッファ用差動増幅器が備える非反転出力端子及び反転出力端子のうち、いずれか一方は前記PLL帰還ループ用出力信号を出力する機能として、他方は前記正帰還発振ループ用出力として機能することを特徴とする。
【0021】
上記構成によれば、その電圧制御型発振回路に用いられる差動増幅器の反転出力端子及び非反転出力端子を使用し、1つの出力端子はPLL帰還ループ用の出力信号を、もう1つの出力端子は正帰還発振ループ用の出力信号を出力させている。このため、本来、PLL帰還ループ用と正帰還発振ループ用の2つの差動増幅器が必要なところを1つの差動増幅器でよく、もう1つの差動増幅器は削減できるという効果を有する。
【0022】
請求項4に記載のクロック変換回路は請求項1又は請求項3の構成において、前記電圧制御型発振回路は、前記帰還バッファ用差動増幅器が備える非反転出力端子及び反転出力端子のいずれかであって、前記正帰還発振ループ用出力として機能する出力端子と接続され、所定の帯域信号を通過させる第2の濾波手段を備えることを特徴とする。
【0023】
上記構成によれば、電圧制御型発振回路は、正帰還発振ループ出力信号を入力し、所定の帯域信号を通過させる第2の濾波手段を備えているので、帰還バッファ用差動増幅器の複数の出力端子それぞれに接続される正帰還発振ループ及びPLL帰還ループの負荷特性が異なる場合、正帰還発振ループとして機能する出力端子に第2の濾波手段を接続して2つの回路間のインピーダンス整合を取ることができる。これにより、インピーダンス不整合に起因する雑音を防止でき、併せて、この雑音により発生するジッタを防止できるという効果を有する。
【0024】
請求項5に記載のクロック変換回路は請求項2又は請求項4の構成において、前記第1の濾波手段及び第2の濾波手段は、同一の周波数特性を有するバンドパスフィルタであることを特徴とする。
【0025】
上記構成によれば、第1の濾波手段及び第2の濾波手段は、同一の周波数特性を有するバンドパスフィルタであるので、帰還バッファ用差動増幅器のそれぞれの出力端子には同一の周波数特性を有するバンドパスフィルタが接続される。これにより、帰還バッファ用差動増幅器の出力の差動成分により発生する低周波雑音を除去し、又、同相成分に起因する、クロック周波数の整数倍の高周波雑音が除去される。したがって、これらの雑音によるジッタの発生を回避することができるという効果を有する。
【0026】
請求項6に記載のクロック変換回路は請求項1の構成において、前記帰還バッファ用差動増幅器はECLラインレシーバを用いた差動増幅回路であることを特徴とする。
【0027】
上記構成によれば、帰還バッファ用差動増幅器にECLラインレシーバを用いれば、この差動増幅器は低消費電力かつ高速動作が可能であるので、高周波用の電圧制御型発振回路のような高速で動作する必要がある回路に用いることができるという効果が得られる。又、このECLラインレシーバのエミッタ終端抵抗がICチップの外付け用抵抗であるので、これに接続する負荷回路に応じてエミッタ終端抵抗に流れる電流の増減、即ち、その抵抗値を変更させるだけでよく、ICチップを変更する必要がないという効果が得られる。
【0028】
請求項7に記載のクロック変換回路は請求項1乃至請求項6の構成において、前記圧電振動子はSAW共振子であることを特徴とする。
【0029】
上記構成によれば、圧電振動子として、SAW共振子を使用すれば、このSAW共振子は所定の周波数以外に共振点が存在しないので、SAW共振子自信からは不要な雑音が発生せず、これに起因するジッタを発生することがないという効果が得られる。
【0030】
請求項8に記載の電子機器は、請求項1乃至請求項7のいずれか1項に記載の発振回路を備えたことを特徴とする。
【0031】
上記構成によれば、ジッタが多い受信クロック信号を入力しても、自己に起因するジッタを発生することがないクロック変換回路で、これが備えるジッタを低減する機能によりジッタが非常に少ない高周波のクロック信号に変換される。これにより、複数の送信データとこのクロック信号間におけるタイミングマージンが確保され多重化されたデータの送受信が行われるので、電子機器、例えば、光トランシーバ用モジュールにおける誤動作を防止できるという効果が得られる。
【0032】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
(1)第1の実施形態
(1−1)第1の実施形態の構成
A.クロック変換回路の構成
図1は、本発明の第1の実施形態によるクロック変換回路1Aの構成を示すブロック図である。
図1において、クロック変換回路1Aは、後述する分周回路(第1の分周回路)2の分周信号S1と分周回路(第2の分周回路)7の分周信号S4とを位相比較し、位相比較結果に基づいた位相差信号を生成する位相比較部3と、位相差信号を平滑化し制御電圧Vcとして出力するループフィルタ4と、制御電圧Vcに応じて出力信号の周波数が変化する電圧制御型発振器5aと、分周比がそれぞれ1/M,1/Nの分周回路2,7と、一定の周波数帯域の信号を通過させる第1のバンドパスフィルタ(第1の濾波手段)6aとから構成される。
【0033】
本発明の特徴は、クロック変換回路1AのPLL帰還ループ出力として電圧制御型発振器5aの正帰還発振ループからの出力を用い、この出力に第1のバンドパスフィルタ6aを接続する点にある。尚、第1のバンドパスフィルタ6aについては、後述の「C.バンドパスフィルタの構成とその機能」において、詳述する。又、電圧制御型発振回路としては、説明上、圧電振動子としてSAW共振子を用いた電圧制御型SAW発振器(VCSO)の場合について説明する。
【0034】
位相比較部3は、図示しない外部装置から出力されるクロック信号F1を分周回路2でM分周したクロック信号S1を入力する。又、電圧制御型SAW発振器(VCSO)5aからのPLL帰還ループ出力信号S3を分周回路7でN分周したクロック信号S4を同時に入力して位相比較し、位相差に応じた電圧レベルの信号S2を出力する。
【0035】
ループフィルタ4は、位相比較部3から出力された位相差信号S2を平滑化し、制御電圧Vcとして電圧制御型SAW発振器(VCSO)5aに出力する。
【0036】
電圧制御型SAW発振器(VCSO)5aは、SAW共振子Xを共振させる電圧制御型発振器である。制御電圧Vcの電圧レベルに比例した周波数が、数十MHz〜数百MHzの範囲のクロック信号、例えば、622.08MHzのクロック信号F2を出力する。
【0037】
B.電圧制御型SAW発振器(VCSO)の構成
図2に示す、電圧制御型SAW発振器(VCSO)5aの構成を示すブロック図に基づいて、電圧制御型SAW発振器(VCSO)5aの構成について詳細に説明する。
【0038】
図2において、電圧制御型SAW発振器(VCSO)5aは、発振用差動増幅器21,出力用差動増幅器22,帰還バッファ用差動増幅器23をIC化したICチップ10と、正帰還発振ループ内における移相量を調整する電圧制御移相回路11と、第2のバンドパスフィルタ(第2の濾波手段)6bと、所定の周波数で共振するSAW共振子Xと、インピーダンス回路(Zd)12とから構成される。そして、少なくとも、発振用差動増幅器21、帰還バッファ用差動増幅器23、第2のバンドパスフィルタ6b、電圧制御移相回路11、SAW共振子Xとにより正帰還発振ループが形成される。尚、第2のバンドパスフィルタ6bについては、後述の「C.バンドパスフィルタの構成とその機能」において、詳述する。
【0039】
ここで、電圧制御型SAW発振器(VCSO)5aで使用されるSAW共振子Xについて、説明する。
【0040】
SAW共振子Xは、圧電基板上にすだれ状の励振電極と梯子状の反射器を配置し、励振電極で励振された表面波を反射器で反射させることで定在波を発生させ、共振子として機能するものである。そして、SAW共振子Xは、振動エネルギーがSAW共振子表面に局在し主振動以外の副振動と結合しにくいため、ATカット型水晶振動子と比較すると、所定の周波数以外には共振点は存在しないという大きな利点を有する。従って、所定の周波数以外に共振点が存在しないので、SAW共振子からは不要な雑音が発生せず、これに起因するジッタを発生することがないという効果が得られる。SAW共振子は共振周波数が数100MHz〜数GHzであり、高周波発振回路に用いられる。
【0041】
発振用差動増幅器21、出力用差動増幅器22、帰還バッファ用差動増幅器23は、それぞれ、図3に示すようなECLラインレシーバ(Emitter−Coupled Logic:エミッタ結合論理)用いた差動増幅回路である。このECLラインレシーバは、非反転及び反転の差動入力及び差動出力を有する差動増幅回路であり、低消費電力、かつ、電圧制御型SAW発振器(VCSO)5aのような高速で動作させる必要がある発振器に用いられる。又、このECLラインレシーバのエミッタ終端抵抗R6,R7がICチップ10の外付け用抵抗であるので、これに接続する負荷回路に応じてエミッタ終端抵抗R6,R7に流れる電流の増減、即ち、その抵抗値を変更させるだけでよく、ICチップ10を変更する必要がない。尚、ICチップの変更は、発振回路用のIC開発やICの製造工数が発生するが、エミッタ終端抵抗の変更はそれらの工数をなくす効果もある。
【0042】
この発振用差動増幅器21の非反転入力端子D1には、共振信号を生成し、出力するSAW共振子Xの正帰還発振ループ後段側の端子が接続されている。又、発振用差動増幅器21の非反転入力端子D1と反転入力端子D2との間には、それぞれの入力端子間に所定の電位差を発生させるためのインピーダンス回路(Zd)12が接続されている。さらに発振用差動増幅器21の反転入力端子D2にはバイアス電圧VBBが印加される。
【0043】
発振用差動増幅器21の非反転出力端子には、帰還バッファ用差動増幅器23の非反転入力端子が接続され、発振用差動増幅器21の反転出力端子には、帰還バッファ用差動増幅器23の反転入力端子が接続される。この場合において、帰還バッファ用差動増幅器23の非反転出力端子Q1は、図1に示す分周回路7(第1のバンドパスフィルタ6a経由)へのPLL帰還ループ用出力として機能し、非反転出力端子Q2から出力される信号は電圧制御移相回路11(第2のバンドパスフィルタ6b経由)に入力される。尚、非反転出力端子Q1は電圧制御移相回路11(第2のバンドパスフィルタ6b経由)への出力として、反転出力端子Q2は外部の分周回路7(第1のバンドパスフィルタ6a経由)へのPLL帰還ループ出力としてもよい。
【0044】
発振用差動増幅器21の非反転出力端子および反転出力端子の後段には、出力用差動増幅器22が接続される。
【0045】
出力用差動増幅器22は、2つの出力端子OUT+/OUT−を介して接続される図示しない負荷回路からの影響を防止するもので、発振用差動増幅器21の出力端子から出力された発振信号を波形整形し、例えば622.08MHzのクロック信号F2として出力する出力回路である。
【0046】
電圧制御移相回路11では、制御電圧端子Vtを介して図1に示すループフィルタ4から出力された制御電圧Vcが入力され、正帰還発振ループにおける位相量が制御される。
【0047】
以上、説明した電圧制御型SAW発振器(VCSO)において、3つの差動増幅器21〜23を含むICチップ10は、汎用の集積回路として製品化され、容易に入手できるので、ICチップ10を開発する工数の削減を図ることができる。
【0048】
また、SAW共振子Xを含めて、ディスクリート部品により構成されたクロック変換回路1Aを実現する場合、位相比較部3とループフィルタ4も同様にIC化することができる。このため、このIC化されたブロックからの出力とPLL帰還ループ間の相互干渉をなくすことができるという効果がある。
【0049】
C.バンドパスフィルタの構成とその機能・効果
第1の実施形態に係るバンドパスフィルタの構成とその機能・効果について、図4,図5を参照して説明する。
【0050】
図4(a)は、抵抗とコンデンサからなるバンドパスフィルタの構成を、(b)はその周波数特性を示す図である。図2に示すように、第1のバンドパスフィルタ6aは、PLL帰還ループ用出力端子LP0に接続し、第2のバンドパスフィルタ6b(第1の濾波手段)は、電圧制御型SAW発振器(VCSO)5aの正帰還発振ループに接続される。構成上の特徴は、図4(a)に示すような3つの受動素子からなる簡易な構成のバンドパスフィルタを電圧制御型SAW発振器(VCSO)5a内の帰還バッファ用差動増幅器23の出力端子Q1,Q2のそれぞれに接続する点にある。そして、特性上の特徴は、第1及び第2のバンドパスフィルタ6a,6bそれぞれの周波数特性が、ともに図4(b)に示すような同じ周波数特性を有している点にある。即ち、低周波領域におけるカットオフ周波数fc1及び高周波領域におけるカットオフ周波数fc2がそれぞれ同じ周波数のバンドパスフィルタである。
【0051】
同一の周波数特性を有する第1及び第2のバンドパスフィルタ6a,6bを帰還バッファ用差動増幅器23の後段に接続することで、電圧制御移相回路と分周回路(これのバイアス回路)を直結することによるインピーダンスの不整合を防止できる。即ち、そのような構成を採れば、インピーダンスの不整合による反射信号が図示しない電源線や信号線を介して図2に示すICチップ10に雑音として帰還することがなくなり、この雑音に起因するジッタの発生を抑制できる。
【0052】
又、フィルタの機能としてバンドパスフィルタとすることにより、帰還バッファ用差動増幅器23の出力の差動成分により発生する数MHz帯までの低周波雑音を除去し、あるいは、同相成分に起因する、クロック周波数の整数倍の高周波雑音を除去することができる。
【0053】
又、同一の周波数特性とすることは、第1及び第2のバンドパスフィルタ6a,6bを構成する2つの抵抗R8、R9の抵抗値及びコンデンサC0の容量値がそれぞれ同じ値とすることで、それぞれの入力インピーダンスが同一となることは言うまでもない。
【0054】
尚、第1のバンドパスフィルタ6aは、電圧制御型SAW発振器(VCSO)5aの内部に構成されてもよい。
【0055】
次に、他のバンドパスフィルタの構成例について説明する。
図5は、別の機能と兼用させてバンドパスフィルタを構成した場合の回路図である。図5(a)は、電圧制御型SAW発振器(VCSO)5aのPLL帰還ループ用出力端子LP0に接続され、図1に示す分周回路7の図示しないバイアス回路と兼用させた場合における第1のバンドパスフィルタ6aの回路図である。
図5(b)は、電圧制御型SAW発振器(VCSO)5aの正帰還発振ループ側に接続される電圧制御移相回路11と兼用させた場合における第2のバンドパスフィルタ6bの回路図である。
【0056】
図5(a)に示した第1のバンドパスフィルタ6aは、図3に示したECLラインレシーバの出力端子OUT+に接続されるエミッタ終端抵抗R7、DCカット用のコンデンサC1、分周回路7のバイアス抵抗として使用される抵抗R10,R11とから構成される。この場合、図4(a)の構成の、抵抗R8、コンデンサC0、抵抗R9とに対応するのが、図5の(a)の抵抗R7、コンデンサC1、抵抗R10のそれぞれである。
【0057】
図5(b)に示した第2のバンドパスフィルタ6bの構成は、可変容量ダイオードCvのカソードが入力抵抗R13を介して制御電圧端子Vtに接続され、そのアノードはバイアス用の抵抗R12を介してグランドに接地される。そして、可変容量ダイオードCvのカソードとDCカット用のコンデンサC2が接続される。又、抵抗R6は、図3で示したECLラインレシーバの出力端子OUT−に接続されるエミッタ終端抵抗としても使用される。この場合も同様に、図4(a)の構成の、抵抗R8、コンデンサC0、抵抗R9に対応するのが、図5(b)の抵抗R6、可変容量ダイオードCv、抵抗R12のそれぞれである。
【0058】
以上説明したように、分周回路のバイアス回路や電圧制御移相回路と兼用させることで新たな部品を追加することなくバンドパスフィルタを構成することができる。
【0059】
(1−2)第1の実施形態の動作
次に、図1,図2に基づいて、本発明における第1の実施形態の動作について説明する。
【0060】
図1において、図示しない外部装置からジッタを含むクロック信号F1が入力端子CKから分周回路2に入力され、M分周されたクロック信号S1が位相比較部3に入力される。又、電圧制御型SAW発振器(VCSO)5aの帰還バッファ用差動増幅器23の出力信号S5は、PLL帰還ループ用出力端子LPoに接続された第1のバンドパスフィルタ6aを介して分周回路7に入力され、N分周されたクロック信号S4として位相比較部3に入力される。分周されたこれらのクロック信号S1とS4とが位相比較部3で比較され、その位相差信号S2はループフィルタ4に出力される。ループフィルタ4ではこの位相差信号S2を平滑化し、制御電圧Vcとして電圧制御型SAW発振器(VCSO)5aに出力される。
【0061】
図2に示す電圧制御移相回路11において、制御電圧端子Vtから入力されたこの制御電圧Vcに基づいて、帰還バッファ用差動増幅器23の反転出力端子から第2のバンドパスフィルタ6bを介して出力されたクロック信号S6の位相が適切な位相に調整される。適切な位相に調整されたもう一つのクロック信号S5は、帰還バッファ用差動増幅器23の非反転出力端子Q1を介してPLL帰還ループ出力端子LPoから出力される。そして、第1のバンドパスフィルタ6aを介して出力されるPLL帰還ループ用出力信号S3は、分周回路7で分周され位相比較部3に基準信号S4として入力される。
【0062】
クロック変換回路1Aにおいて、以上説明したような動作が繰り返して行われる。
【0063】
(1−3)第1の実施形態から得られる効果
次に、本発明の第1の実施形態から得られる効果について説明する。
本発明に係る第1の実施形態によれば、以下のような効果が得られる。
【0064】
上記で説明したように、電圧制御型SAW発振器(VCSO)の帰還バッファ用差動増幅器のいずれかの出力端子から出力される出力信号をPLL帰還ループ用出力信号としている。このPLL帰還ループ用出力信号を帰還バッファ用差動増幅器から出力することで、外部に出力されるクロック信号とPLL帰還ループ用のクロック信号が完全に分離される。この結果、従来のように相互に影響を及ぼしあって出力振幅のレベルが低下することがなく、又、差動増幅器の場合の非反転及び反転の出力端子間における出力振幅のアンバランスや位相差を回避できるという効果が得られる。
【0065】
又、上述の影響を回避するために、電圧制御型発振回路の出力部に個別部品を使用した出力バッファを挿入する必要がなくなり、部品点数が削減され小型化を図ることができるという効果が得られる。
【0066】
又、帰還バッファ用差動増幅器の出力端子に正帰還発振ループとPLL帰還ループという2つの特性が異なる負荷を接続するような場合、インピーダンス不整合による反射に起因した雑音が発生しジッタを増加させる虞がある。この問題に対して、2つのバンドパスフィルタを接続し2つの回路間でインピーダンス整合を取る。これにより、インピーダンス不整合により発生する雑音を防止し、自己に起因するジッタの発生を回避することができるという効果が得られる。
【0067】
そして、同一の周波数特性を有するバンドパスフィルタとすることにより、帰還バッファ用差動増幅器の出力の差動成分により発生する数MHz帯までの低周波雑音を除去できる。併せて、同相成分に起因する、クロック周波数の整数倍の高周波雑音を除去でき、これらの雑音に起因するジッタの発生を回避することができるという効果が得られる。
【0068】
さらに、2つのバンドパスフィルタは、それぞれ、電圧制御移相回路、又は、分周回路のバイアス回路と兼用させて構成しているので、独立して構成した場合と比較して、新たな部品を追加する必要がない。これにより、本発明によるクロック変換回路の大型化を抑制し、小型化できるという効果が得られる。
【0069】
(2)第2の実施形態
次に、本発明の第2の実施形態について説明する。
図6は、以上説明した第1の実施形態に係る発振回路1Aを適用したクロック変換回路63を用いた、10.3125ギガビット/秒における光ネットワーク向けの光トランシーバ用モジュール60の概略構成を示す図である。
【0070】
この光トランシーバ用モジュール60は、例えば、サーバ用コンピュータと光ネットワークとの間で、光/電気変換及び電気/光変換と多重化及び多重分離のためのインターフェース機能を実現するものである。
【0071】
図6に示すように、例えば、多重分離化部64で抽出されたジッタの多い低周波クロック信号RLCKが、外部からの制御信号CONTにより選択部66で選択される。選択されたこのジッタの多い低周波クロック信号RLCKは、本発明に係るクロック変換回路63において、ジッタが低減された高周波のクロック信号RHCKに変換される。そして、このクロック信号RHCKは、多重化部MUX61において、N個の送信データTxDATAを1つの送信データとして多重化するための基準クロック信号として用いられる。
【0072】
ここで、光トランシーバ用モジュール60の動作について、図6を参照して説明する。
【0073】
本発明に係るクロック変換回路63は、選択部66により選択された低周波数の外部クロック信号(TxREF)を高周波数のクロック信号に変換する。例えば、選択部66が64KHz〜155.52MHzの低周波数の外部クロック信号(TxREF)を選択して、クロック変換回路63へ供給する。そして、クロック変換回路63は、600MHz帯の622.08MHzの高周波数のクロック信号に変換して多重化部61へ供給する。これにより、電気/光変換部62では10GHz帯(OC−192)の光信号が光伝送路へ送出される。
【0074】
また、多重分離化部64は、CDR(Clock and Data Recovery)機能により、光/電気変換部65で、受信した光信号(OPIN)から変換された電気信号のデータから高周波数のクロック信号を抽出する。選択部66がクロック信号(RCLK)を選択した場合は、ジッタを多く含むクロック信号(RCLK)が、クロック変換回路63でジッタの少ない高周波数のクロック信号に変換され、多重化部61へ供給される。
【0075】
つまり、本発明に係るクロック変換回路63を光トランシーバ用モジュール60に用いると、ジッタを多く含んだクロック信号を入力した場合、自己に起因するジッタを発生することのない、本発明に係るクロック変換回路63により、非常にジッタの少ない高周波数のクロック信号に変換して多重化部61へ供給することができる。これにより、多重化部61において多重化する送信データ(TxDATA×N)とクロック信号との間におけるタイミングマージンが確保されるので、多重化部61の送信データの誤動作を防止することができるという効果が得られる。
【0076】
又、動画像のような大量のデータが伝送できる10.3125ギガビット/秒に代表される高速なネットワークシステムにおいて、安定した動作を容易に確保することができるという効果が得られる。
【0077】
(3)変形例
本願発明は、上述した実施形態に限らず種々の態様にて実施することができる。例えば、以下のような変形実施が可能である。
【0078】
(第1変形例)
図2において、インピーダンス回路を介して発振周波数を有する信号を発振用差動増幅器の非反転入力端子に、又、バイアス電圧VBBを反転入力端子に入力した場合について説明した。その発振信号を発振用差動増幅器21の反転入力端子に入力し、バイアス電圧VBBは非反転入力端子に入力する構成としてもよい。
【0079】
(第2変形例)
第1の実施形態における増幅器は、バイポーラトランジスタを使用して構成した実施例を示し説明したが、トランジスタの種類が異なるMOSトランジスタにより構成してもよい。
【0080】
(第3変形例)
又、第2の実施形態での発振回路をネットワーク用の光インターフェースモジュールに用いる場合について説明したが、それ以外の発振回路、特に高周波発振回路を必要とする携帯電話などの無線通信機器など各種電子機器に適用することが可能である。
【0081】
(第4変形例)
又、基準クロック源として、SAW共振子、いわゆる弾性表面波素子を用いて、クロック変換回路を説明したが、それに代えてATカット型水晶振動子を用いた構成としてもよい。
【0082】
(第5変形例)
水晶振動子、セラミック振動子やSAW共振子等の圧電振動子を構成する圧電材料について、水晶の他、他の圧電材料としてランガサイトや四ほう酸リチウムを用いた構成としてもよい。
【0083】
【発明の効果】
以上説明したように、電圧制御型SAW発振器内の帰還バッファ用差動増幅器が備える複数の出力端子いずれからの出力信号をPLL帰還ループ用出力信号とした構成を採用している。このような構成を採用することにより、負荷回路と相互に影響を及ぼしあって出力振幅のレベルが低下することがなく、又、差動増幅器の場合の非反転及び反転の出力端子間における出力振幅のアンバランスや位相差を回避できるという効果がある。
【0084】
又、その相互の影響を回避するための、電圧制御型SAW発振器の出力部に個別部品による出力バッファを挿入する必要がなくなり、部品点数を削減することができ小型化が図られるという効果がある。
【0085】
又、電圧制御型SAW発振器の帰還バッファ用差動増幅器が備える出力端子のそれぞれに接続される負荷特性が異なるため、同一の周波数特性を有する2つのバンドパスフィルタをその出力端子それぞれに接続している。この2つバンドパスフィルタにより、インピーダンス不整合により発生する雑音を防止し、自己に起因するジッタの発生を回避することができるという効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施形態によるクロック変換回路の構成を示すブロック図である。
【図2】本発明の第1の実施形態による電圧制御型SAW発振器(VCSO)の構成を示すブロック図である。
【図3】ECLラインレシーバの回路構成を示す回路図である。
【図4】本発明の第1の実施形態によるバンドパスフィルタの構成、及びその周波数特性を示す図である。
【図5】(a)は、分周回路のバイアス回路と兼用させたバンドパスフィルタ、(b)は、電圧制御移相回路と兼用させたバンドパスフィルタのそれぞれの構成を示す回路図である。
【図6】第1の実施形態に係るクロック変換回路を用いた、10.3125ギガビットにおける光ネットワーク向けの光トランシーバ用モジュールの概略構成を示す図である。
【図7】従来のクロック変換回路の構成を示すブロック図である。
【図8】電圧制御型発振回路の出力をクロック変換回路の出力とPLL回路のPLL帰還ループ出力として併用させたクロック変換回路の構成を示すブロック図である。
【符号の説明】
1A,1B・・・クロック変換回路、
2・・・分周回路(分周比1/M)
3・・・位相比較部
4・・・ループフィルタ
5a,5b・・・電圧制御型SAW発振器
10・・・ICチップ
21・・・発振用差動増幅器
22・・・出力用差動増幅器
23・・・帰還用バッファ差動増幅器
6b・・・第2のバンドパスフィルタ(第2の濾波手段)
11・・・電圧制御移相回路、
Cv・・・可変容量ダイオード
C2・・・AC結合用コンデンサ
X・・・SAW共振子
12・・・インピーダンス回路
6a・・・第1のバンドパスフィルタ(第1の濾波手段)
7・・・分周回路(分周比1/N)
R1,R2,R3,R4,R5,R6,R7,R8・・・抵抗
R9,R10,R11,R12,R13・・・抵抗
C0,C1・・・コンデンサ
Tr1,Tr2,Tr3,Tr4,Tr5・・・トランジスタ
60・・・光トランシーバ用モジュール
61・・・多重化部
62・・・電気/光変換部
63・・・クロック変換回路
64・・・多重分離化部
65・・・光/電気変換部
66・・・選択部
【発明の属する技術分野】
本発明は、クロック変換回路に関し、詳しくは、入力されたジッタを多く含むクロック信号を、そのクロック信号の周波数と同一周波数の信号として出力、又は大きい周波数の信号に変換して出力し、そのジッタを大幅に低減するクロック変換回路に関する。
【0002】
【従来の技術】
携帯電話などの通信機器では、発振器からのクロック信号に基づいて通信データの送受信が行われる。通信ネットワークのブロードバンド化が進み、その通信機器に要求されるクロック信号の周波数帯は、400MHzを超える高周波帯に移り、この高周波帯において高速でデータの送受信が行われるようになっている。近年の通信機器に代表される電子機器においては、通信速度の高速化の要請から高周波発振回路に対して、次のような点が望まれている。
【0003】
即ち、▲1▼高周波帯域で安定して発振すること(周波数安定度が高いこと)、▲2▼通信機器の実用温度範囲において安定して発振すること(温度補償されていること)、▲3▼発振回路から出力されるクロック信号のジッタが十分小さいことが望まれている。
【0004】
図7は、従来におけるクロック変換回路の構成を示すブロック図である。
このクロック変換回路1Bは、電圧制御型水晶発振器VCXO(Voltage Controlled Crystal Oscillator)等を有するPLL(Phase−Locked Loop)回路を利用した構成を採る。
このクロック変換回路1Bにおいて、位相ノイズ及びジッタ特性を改善するために、図7に示すような電圧制御型水晶発振器(VCXO)やSAW(Surface Accoustic Wave)共振子を用いた電圧制御型SAW発振器(VCSO)を使用した例がある。
【0005】
図7において、このクロック変換回路1Bは、分周回路2、位相比較部3、ループフィルタ4、電圧制御型水晶発振器(VCXO)5b、分周回路7から構成され、クロック周波数の変換やジッタ低減のために用いられる。
【0006】
位相比較部2の一方の入力端子に、外部からジッタのあるクロック信号F1を分周回路2でM分周したクロック信号を入力する。又、他方の入力端子に電圧制御型水晶発振器(VCXO)5bで生成されたクロック信号F2を分周回路7でN分周させたクロック信号を入力し、それぞれ分周されたクロック信号の位相比較を行う。そして、ループフィルタ4は、この位相比較結果を入力し、この結果に応じた所定の制御電圧Vcを生成し、電圧制御型水晶発振器(VCXO)5bに出力する。電圧制御型水晶発振器(VCXO)5bでは、その所定の制御電圧Vcに応じた、所望の高周波のクロック信号F2が得られる。
【0007】
又、PLL回路をクロック発生回路に応用し、電磁輻射低減のため変化する周波数を持つクロック信号を発生するというものがある(例えば、特許文献1 図2)。同様に、PLL回路を信号区間測定装置に応用し、信号区間の測定精度を向上させるというものがある(例えば、特許文献2 図1)。これら2つの例は、発振器として、圧電振動子に限定されない電圧制御型発振器(Voltage
Controlled Oscillator:VCO)を使用している。
【0008】
【特許文献1】
特開2000−101424号公報
【特許文献2】
特開平10−319149号公報
【0009】
【発明が解決しようとする課題】
従来のクロック変換回路は、図7に示したように、電圧制御型水晶発振器(VCXO)の出力をクロック変換回路の出力とPLL回路のPLL帰還ループ出力と併用させているものもある。又、上記で説明した特許文献1及び特許文献2の従来例においても、それぞれの電圧制御型発振器VCOの出力をPLL回路の出力とPLL帰還ループ出力と併用させている。
【0010】
しかしながら,数百MHz以上の高周波領域で併用して構成する場合、一方からクロック信号を出力し他方で入力するに際し、入出力インターフェース及び配線用線路におけるインピーダンスマッチング等の整合を取ることが容易でない。このため、相互に影響を及ぼしあってクロック信号の出力振幅が低下したり、又、差動増幅回路で出力する場合において、正及び負のクロック信号の出力間における出力振幅のアンバランスや位相差が発生するという課題があった。
【0011】
又、このような影響を回避するために、図8に示すように、電圧制御型水晶発振器(VCXO)の出力部に個別に集積回路(以下、ICと呼ぶ)化された出力バッファ8を挿入したものが知られている。この出力バッファ8を追加することにより部品点数が増加し、小型化が困難になるという課題があった。
【0012】
本発明は、上記のような課題を解決するためになされたもので、電圧制御型水晶発振器(VCXO)や電圧制御型SAW発振器(VCSO)の出力をPLL帰還ループ出力として用いた場合に、外部に出力されるクロック信号に直接影響を与えることのないクロック変換回路を得ることを目的とする。
【0013】
又、差動増幅回路で出力する場合において、正及び負のクロック信号の出力間における出力振幅のアンバランスや位相差が発生しないクロック変換回路を得ることを目的とする。
【0014】
又、本発明は、出力バッファを追加することのない、部品点数を抑制し小型化の図れるクロック変換回路を得ることを目的とする。
【0015】
さらに、本発明は、PLL帰還ループ用出力信号と外部に出力されるクロック信号とが相互に影響を与えることがなく、自己に起因するジッタが非常に少ない、小型化、低コスト化が図られたクロック変換回路を用いた電子機器、例えば、光ネットワーク用通信機器を得ることも目的とする。
【0016】
【課題を解決するための手段】
請求項1に記載のクロック変換回路は、所定の制御電圧に応じて周波数が変化する電圧制御型発振回路であって、外部からのクロック信号を入力し分周する第1の分周回路と、前記電圧制御型発振回路から出力されるPLL帰還ループ用出力信号を入力し分周する第2の分周回路と、前記第1の分周回路からの分周信号と前記第2の分周回路からの分周信号との位相比較結果に基づく位相差信号を生成する位相比較部と、前記位相差信号を平滑化し前記制御電圧として出力するループフィルタとを備え、前記電圧制御型発振回路は、少なくとも、所定の周波数を有する圧電振動子と、前記圧電振動子からの出力信号を増幅して出力する発振用差動増幅器と、前記発振用差動増幅器から出力される信号を入力する帰還バッファ用差動増幅器と、前記帰還バッファ用差動増幅器からの出力信号を入力し、前記制御電圧に基づいて前記出力信号の位相を所定量だけシフトする電圧制御移相回路とにより正帰還発振ループを構成し、前記帰還バッファ用差動増幅器からの出力信号を前記PLL帰還ループ用出力信号とすることを特徴とする。
【0017】
上記構成によれば、圧電振動子を用いた電圧制御型発振回路は、クロック変換回路の一部を構成している。この電圧制御型発振回路の帰還バッファ用差動増幅器が備える出力端子からの出力をPLL帰還ループ用出力信号とすることで、外部に出力されるクロック信号とPLL帰還ループ用のクロック信号が完全に分離される。この2つのクロック信号を分離することにより、相互に影響を及ぼしあって出力振幅が低下することなく、また、差動増幅器の場合の非反転及び反転の出力端子間における出力振幅のアンバランスや位相差を回避できるという効果を有する。
【0018】
請求項2に記載のクロック変換回路は請求項1の構成において、前記PLL帰還ループ用出力信号を入力し、所定の周波数帯域の信号を通過させる第1の濾波手段を備えることを特徴とする。
【0019】
上記構成によれば、PLL帰還ループ用出力信号を入力し、所定の帯域信号を通過させる第1の濾波手段を備えているので、帰還バッファ用差動増幅器の複数の出力端子それぞれに接続される正帰還発振ループ及びPLL帰還ループの負荷特性が異なる場合、PLL帰還ループとして機能する出力端子に第1の濾波手段を接続して2つの回路間のインピーダンス整合を取ることができる。これにより、インピーダンス不整合に起因する雑音を防止でき、併せて、この雑音により発生するジッタを防止できるという効果を有する。
【0020】
請求項3に記載のクロック変換回路は請求項1の構成において、前記電圧制御型発振回路は、前記帰還バッファ用差動増幅器が備える非反転出力端子及び反転出力端子のうち、いずれか一方は前記PLL帰還ループ用出力信号を出力する機能として、他方は前記正帰還発振ループ用出力として機能することを特徴とする。
【0021】
上記構成によれば、その電圧制御型発振回路に用いられる差動増幅器の反転出力端子及び非反転出力端子を使用し、1つの出力端子はPLL帰還ループ用の出力信号を、もう1つの出力端子は正帰還発振ループ用の出力信号を出力させている。このため、本来、PLL帰還ループ用と正帰還発振ループ用の2つの差動増幅器が必要なところを1つの差動増幅器でよく、もう1つの差動増幅器は削減できるという効果を有する。
【0022】
請求項4に記載のクロック変換回路は請求項1又は請求項3の構成において、前記電圧制御型発振回路は、前記帰還バッファ用差動増幅器が備える非反転出力端子及び反転出力端子のいずれかであって、前記正帰還発振ループ用出力として機能する出力端子と接続され、所定の帯域信号を通過させる第2の濾波手段を備えることを特徴とする。
【0023】
上記構成によれば、電圧制御型発振回路は、正帰還発振ループ出力信号を入力し、所定の帯域信号を通過させる第2の濾波手段を備えているので、帰還バッファ用差動増幅器の複数の出力端子それぞれに接続される正帰還発振ループ及びPLL帰還ループの負荷特性が異なる場合、正帰還発振ループとして機能する出力端子に第2の濾波手段を接続して2つの回路間のインピーダンス整合を取ることができる。これにより、インピーダンス不整合に起因する雑音を防止でき、併せて、この雑音により発生するジッタを防止できるという効果を有する。
【0024】
請求項5に記載のクロック変換回路は請求項2又は請求項4の構成において、前記第1の濾波手段及び第2の濾波手段は、同一の周波数特性を有するバンドパスフィルタであることを特徴とする。
【0025】
上記構成によれば、第1の濾波手段及び第2の濾波手段は、同一の周波数特性を有するバンドパスフィルタであるので、帰還バッファ用差動増幅器のそれぞれの出力端子には同一の周波数特性を有するバンドパスフィルタが接続される。これにより、帰還バッファ用差動増幅器の出力の差動成分により発生する低周波雑音を除去し、又、同相成分に起因する、クロック周波数の整数倍の高周波雑音が除去される。したがって、これらの雑音によるジッタの発生を回避することができるという効果を有する。
【0026】
請求項6に記載のクロック変換回路は請求項1の構成において、前記帰還バッファ用差動増幅器はECLラインレシーバを用いた差動増幅回路であることを特徴とする。
【0027】
上記構成によれば、帰還バッファ用差動増幅器にECLラインレシーバを用いれば、この差動増幅器は低消費電力かつ高速動作が可能であるので、高周波用の電圧制御型発振回路のような高速で動作する必要がある回路に用いることができるという効果が得られる。又、このECLラインレシーバのエミッタ終端抵抗がICチップの外付け用抵抗であるので、これに接続する負荷回路に応じてエミッタ終端抵抗に流れる電流の増減、即ち、その抵抗値を変更させるだけでよく、ICチップを変更する必要がないという効果が得られる。
【0028】
請求項7に記載のクロック変換回路は請求項1乃至請求項6の構成において、前記圧電振動子はSAW共振子であることを特徴とする。
【0029】
上記構成によれば、圧電振動子として、SAW共振子を使用すれば、このSAW共振子は所定の周波数以外に共振点が存在しないので、SAW共振子自信からは不要な雑音が発生せず、これに起因するジッタを発生することがないという効果が得られる。
【0030】
請求項8に記載の電子機器は、請求項1乃至請求項7のいずれか1項に記載の発振回路を備えたことを特徴とする。
【0031】
上記構成によれば、ジッタが多い受信クロック信号を入力しても、自己に起因するジッタを発生することがないクロック変換回路で、これが備えるジッタを低減する機能によりジッタが非常に少ない高周波のクロック信号に変換される。これにより、複数の送信データとこのクロック信号間におけるタイミングマージンが確保され多重化されたデータの送受信が行われるので、電子機器、例えば、光トランシーバ用モジュールにおける誤動作を防止できるという効果が得られる。
【0032】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
(1)第1の実施形態
(1−1)第1の実施形態の構成
A.クロック変換回路の構成
図1は、本発明の第1の実施形態によるクロック変換回路1Aの構成を示すブロック図である。
図1において、クロック変換回路1Aは、後述する分周回路(第1の分周回路)2の分周信号S1と分周回路(第2の分周回路)7の分周信号S4とを位相比較し、位相比較結果に基づいた位相差信号を生成する位相比較部3と、位相差信号を平滑化し制御電圧Vcとして出力するループフィルタ4と、制御電圧Vcに応じて出力信号の周波数が変化する電圧制御型発振器5aと、分周比がそれぞれ1/M,1/Nの分周回路2,7と、一定の周波数帯域の信号を通過させる第1のバンドパスフィルタ(第1の濾波手段)6aとから構成される。
【0033】
本発明の特徴は、クロック変換回路1AのPLL帰還ループ出力として電圧制御型発振器5aの正帰還発振ループからの出力を用い、この出力に第1のバンドパスフィルタ6aを接続する点にある。尚、第1のバンドパスフィルタ6aについては、後述の「C.バンドパスフィルタの構成とその機能」において、詳述する。又、電圧制御型発振回路としては、説明上、圧電振動子としてSAW共振子を用いた電圧制御型SAW発振器(VCSO)の場合について説明する。
【0034】
位相比較部3は、図示しない外部装置から出力されるクロック信号F1を分周回路2でM分周したクロック信号S1を入力する。又、電圧制御型SAW発振器(VCSO)5aからのPLL帰還ループ出力信号S3を分周回路7でN分周したクロック信号S4を同時に入力して位相比較し、位相差に応じた電圧レベルの信号S2を出力する。
【0035】
ループフィルタ4は、位相比較部3から出力された位相差信号S2を平滑化し、制御電圧Vcとして電圧制御型SAW発振器(VCSO)5aに出力する。
【0036】
電圧制御型SAW発振器(VCSO)5aは、SAW共振子Xを共振させる電圧制御型発振器である。制御電圧Vcの電圧レベルに比例した周波数が、数十MHz〜数百MHzの範囲のクロック信号、例えば、622.08MHzのクロック信号F2を出力する。
【0037】
B.電圧制御型SAW発振器(VCSO)の構成
図2に示す、電圧制御型SAW発振器(VCSO)5aの構成を示すブロック図に基づいて、電圧制御型SAW発振器(VCSO)5aの構成について詳細に説明する。
【0038】
図2において、電圧制御型SAW発振器(VCSO)5aは、発振用差動増幅器21,出力用差動増幅器22,帰還バッファ用差動増幅器23をIC化したICチップ10と、正帰還発振ループ内における移相量を調整する電圧制御移相回路11と、第2のバンドパスフィルタ(第2の濾波手段)6bと、所定の周波数で共振するSAW共振子Xと、インピーダンス回路(Zd)12とから構成される。そして、少なくとも、発振用差動増幅器21、帰還バッファ用差動増幅器23、第2のバンドパスフィルタ6b、電圧制御移相回路11、SAW共振子Xとにより正帰還発振ループが形成される。尚、第2のバンドパスフィルタ6bについては、後述の「C.バンドパスフィルタの構成とその機能」において、詳述する。
【0039】
ここで、電圧制御型SAW発振器(VCSO)5aで使用されるSAW共振子Xについて、説明する。
【0040】
SAW共振子Xは、圧電基板上にすだれ状の励振電極と梯子状の反射器を配置し、励振電極で励振された表面波を反射器で反射させることで定在波を発生させ、共振子として機能するものである。そして、SAW共振子Xは、振動エネルギーがSAW共振子表面に局在し主振動以外の副振動と結合しにくいため、ATカット型水晶振動子と比較すると、所定の周波数以外には共振点は存在しないという大きな利点を有する。従って、所定の周波数以外に共振点が存在しないので、SAW共振子からは不要な雑音が発生せず、これに起因するジッタを発生することがないという効果が得られる。SAW共振子は共振周波数が数100MHz〜数GHzであり、高周波発振回路に用いられる。
【0041】
発振用差動増幅器21、出力用差動増幅器22、帰還バッファ用差動増幅器23は、それぞれ、図3に示すようなECLラインレシーバ(Emitter−Coupled Logic:エミッタ結合論理)用いた差動増幅回路である。このECLラインレシーバは、非反転及び反転の差動入力及び差動出力を有する差動増幅回路であり、低消費電力、かつ、電圧制御型SAW発振器(VCSO)5aのような高速で動作させる必要がある発振器に用いられる。又、このECLラインレシーバのエミッタ終端抵抗R6,R7がICチップ10の外付け用抵抗であるので、これに接続する負荷回路に応じてエミッタ終端抵抗R6,R7に流れる電流の増減、即ち、その抵抗値を変更させるだけでよく、ICチップ10を変更する必要がない。尚、ICチップの変更は、発振回路用のIC開発やICの製造工数が発生するが、エミッタ終端抵抗の変更はそれらの工数をなくす効果もある。
【0042】
この発振用差動増幅器21の非反転入力端子D1には、共振信号を生成し、出力するSAW共振子Xの正帰還発振ループ後段側の端子が接続されている。又、発振用差動増幅器21の非反転入力端子D1と反転入力端子D2との間には、それぞれの入力端子間に所定の電位差を発生させるためのインピーダンス回路(Zd)12が接続されている。さらに発振用差動増幅器21の反転入力端子D2にはバイアス電圧VBBが印加される。
【0043】
発振用差動増幅器21の非反転出力端子には、帰還バッファ用差動増幅器23の非反転入力端子が接続され、発振用差動増幅器21の反転出力端子には、帰還バッファ用差動増幅器23の反転入力端子が接続される。この場合において、帰還バッファ用差動増幅器23の非反転出力端子Q1は、図1に示す分周回路7(第1のバンドパスフィルタ6a経由)へのPLL帰還ループ用出力として機能し、非反転出力端子Q2から出力される信号は電圧制御移相回路11(第2のバンドパスフィルタ6b経由)に入力される。尚、非反転出力端子Q1は電圧制御移相回路11(第2のバンドパスフィルタ6b経由)への出力として、反転出力端子Q2は外部の分周回路7(第1のバンドパスフィルタ6a経由)へのPLL帰還ループ出力としてもよい。
【0044】
発振用差動増幅器21の非反転出力端子および反転出力端子の後段には、出力用差動増幅器22が接続される。
【0045】
出力用差動増幅器22は、2つの出力端子OUT+/OUT−を介して接続される図示しない負荷回路からの影響を防止するもので、発振用差動増幅器21の出力端子から出力された発振信号を波形整形し、例えば622.08MHzのクロック信号F2として出力する出力回路である。
【0046】
電圧制御移相回路11では、制御電圧端子Vtを介して図1に示すループフィルタ4から出力された制御電圧Vcが入力され、正帰還発振ループにおける位相量が制御される。
【0047】
以上、説明した電圧制御型SAW発振器(VCSO)において、3つの差動増幅器21〜23を含むICチップ10は、汎用の集積回路として製品化され、容易に入手できるので、ICチップ10を開発する工数の削減を図ることができる。
【0048】
また、SAW共振子Xを含めて、ディスクリート部品により構成されたクロック変換回路1Aを実現する場合、位相比較部3とループフィルタ4も同様にIC化することができる。このため、このIC化されたブロックからの出力とPLL帰還ループ間の相互干渉をなくすことができるという効果がある。
【0049】
C.バンドパスフィルタの構成とその機能・効果
第1の実施形態に係るバンドパスフィルタの構成とその機能・効果について、図4,図5を参照して説明する。
【0050】
図4(a)は、抵抗とコンデンサからなるバンドパスフィルタの構成を、(b)はその周波数特性を示す図である。図2に示すように、第1のバンドパスフィルタ6aは、PLL帰還ループ用出力端子LP0に接続し、第2のバンドパスフィルタ6b(第1の濾波手段)は、電圧制御型SAW発振器(VCSO)5aの正帰還発振ループに接続される。構成上の特徴は、図4(a)に示すような3つの受動素子からなる簡易な構成のバンドパスフィルタを電圧制御型SAW発振器(VCSO)5a内の帰還バッファ用差動増幅器23の出力端子Q1,Q2のそれぞれに接続する点にある。そして、特性上の特徴は、第1及び第2のバンドパスフィルタ6a,6bそれぞれの周波数特性が、ともに図4(b)に示すような同じ周波数特性を有している点にある。即ち、低周波領域におけるカットオフ周波数fc1及び高周波領域におけるカットオフ周波数fc2がそれぞれ同じ周波数のバンドパスフィルタである。
【0051】
同一の周波数特性を有する第1及び第2のバンドパスフィルタ6a,6bを帰還バッファ用差動増幅器23の後段に接続することで、電圧制御移相回路と分周回路(これのバイアス回路)を直結することによるインピーダンスの不整合を防止できる。即ち、そのような構成を採れば、インピーダンスの不整合による反射信号が図示しない電源線や信号線を介して図2に示すICチップ10に雑音として帰還することがなくなり、この雑音に起因するジッタの発生を抑制できる。
【0052】
又、フィルタの機能としてバンドパスフィルタとすることにより、帰還バッファ用差動増幅器23の出力の差動成分により発生する数MHz帯までの低周波雑音を除去し、あるいは、同相成分に起因する、クロック周波数の整数倍の高周波雑音を除去することができる。
【0053】
又、同一の周波数特性とすることは、第1及び第2のバンドパスフィルタ6a,6bを構成する2つの抵抗R8、R9の抵抗値及びコンデンサC0の容量値がそれぞれ同じ値とすることで、それぞれの入力インピーダンスが同一となることは言うまでもない。
【0054】
尚、第1のバンドパスフィルタ6aは、電圧制御型SAW発振器(VCSO)5aの内部に構成されてもよい。
【0055】
次に、他のバンドパスフィルタの構成例について説明する。
図5は、別の機能と兼用させてバンドパスフィルタを構成した場合の回路図である。図5(a)は、電圧制御型SAW発振器(VCSO)5aのPLL帰還ループ用出力端子LP0に接続され、図1に示す分周回路7の図示しないバイアス回路と兼用させた場合における第1のバンドパスフィルタ6aの回路図である。
図5(b)は、電圧制御型SAW発振器(VCSO)5aの正帰還発振ループ側に接続される電圧制御移相回路11と兼用させた場合における第2のバンドパスフィルタ6bの回路図である。
【0056】
図5(a)に示した第1のバンドパスフィルタ6aは、図3に示したECLラインレシーバの出力端子OUT+に接続されるエミッタ終端抵抗R7、DCカット用のコンデンサC1、分周回路7のバイアス抵抗として使用される抵抗R10,R11とから構成される。この場合、図4(a)の構成の、抵抗R8、コンデンサC0、抵抗R9とに対応するのが、図5の(a)の抵抗R7、コンデンサC1、抵抗R10のそれぞれである。
【0057】
図5(b)に示した第2のバンドパスフィルタ6bの構成は、可変容量ダイオードCvのカソードが入力抵抗R13を介して制御電圧端子Vtに接続され、そのアノードはバイアス用の抵抗R12を介してグランドに接地される。そして、可変容量ダイオードCvのカソードとDCカット用のコンデンサC2が接続される。又、抵抗R6は、図3で示したECLラインレシーバの出力端子OUT−に接続されるエミッタ終端抵抗としても使用される。この場合も同様に、図4(a)の構成の、抵抗R8、コンデンサC0、抵抗R9に対応するのが、図5(b)の抵抗R6、可変容量ダイオードCv、抵抗R12のそれぞれである。
【0058】
以上説明したように、分周回路のバイアス回路や電圧制御移相回路と兼用させることで新たな部品を追加することなくバンドパスフィルタを構成することができる。
【0059】
(1−2)第1の実施形態の動作
次に、図1,図2に基づいて、本発明における第1の実施形態の動作について説明する。
【0060】
図1において、図示しない外部装置からジッタを含むクロック信号F1が入力端子CKから分周回路2に入力され、M分周されたクロック信号S1が位相比較部3に入力される。又、電圧制御型SAW発振器(VCSO)5aの帰還バッファ用差動増幅器23の出力信号S5は、PLL帰還ループ用出力端子LPoに接続された第1のバンドパスフィルタ6aを介して分周回路7に入力され、N分周されたクロック信号S4として位相比較部3に入力される。分周されたこれらのクロック信号S1とS4とが位相比較部3で比較され、その位相差信号S2はループフィルタ4に出力される。ループフィルタ4ではこの位相差信号S2を平滑化し、制御電圧Vcとして電圧制御型SAW発振器(VCSO)5aに出力される。
【0061】
図2に示す電圧制御移相回路11において、制御電圧端子Vtから入力されたこの制御電圧Vcに基づいて、帰還バッファ用差動増幅器23の反転出力端子から第2のバンドパスフィルタ6bを介して出力されたクロック信号S6の位相が適切な位相に調整される。適切な位相に調整されたもう一つのクロック信号S5は、帰還バッファ用差動増幅器23の非反転出力端子Q1を介してPLL帰還ループ出力端子LPoから出力される。そして、第1のバンドパスフィルタ6aを介して出力されるPLL帰還ループ用出力信号S3は、分周回路7で分周され位相比較部3に基準信号S4として入力される。
【0062】
クロック変換回路1Aにおいて、以上説明したような動作が繰り返して行われる。
【0063】
(1−3)第1の実施形態から得られる効果
次に、本発明の第1の実施形態から得られる効果について説明する。
本発明に係る第1の実施形態によれば、以下のような効果が得られる。
【0064】
上記で説明したように、電圧制御型SAW発振器(VCSO)の帰還バッファ用差動増幅器のいずれかの出力端子から出力される出力信号をPLL帰還ループ用出力信号としている。このPLL帰還ループ用出力信号を帰還バッファ用差動増幅器から出力することで、外部に出力されるクロック信号とPLL帰還ループ用のクロック信号が完全に分離される。この結果、従来のように相互に影響を及ぼしあって出力振幅のレベルが低下することがなく、又、差動増幅器の場合の非反転及び反転の出力端子間における出力振幅のアンバランスや位相差を回避できるという効果が得られる。
【0065】
又、上述の影響を回避するために、電圧制御型発振回路の出力部に個別部品を使用した出力バッファを挿入する必要がなくなり、部品点数が削減され小型化を図ることができるという効果が得られる。
【0066】
又、帰還バッファ用差動増幅器の出力端子に正帰還発振ループとPLL帰還ループという2つの特性が異なる負荷を接続するような場合、インピーダンス不整合による反射に起因した雑音が発生しジッタを増加させる虞がある。この問題に対して、2つのバンドパスフィルタを接続し2つの回路間でインピーダンス整合を取る。これにより、インピーダンス不整合により発生する雑音を防止し、自己に起因するジッタの発生を回避することができるという効果が得られる。
【0067】
そして、同一の周波数特性を有するバンドパスフィルタとすることにより、帰還バッファ用差動増幅器の出力の差動成分により発生する数MHz帯までの低周波雑音を除去できる。併せて、同相成分に起因する、クロック周波数の整数倍の高周波雑音を除去でき、これらの雑音に起因するジッタの発生を回避することができるという効果が得られる。
【0068】
さらに、2つのバンドパスフィルタは、それぞれ、電圧制御移相回路、又は、分周回路のバイアス回路と兼用させて構成しているので、独立して構成した場合と比較して、新たな部品を追加する必要がない。これにより、本発明によるクロック変換回路の大型化を抑制し、小型化できるという効果が得られる。
【0069】
(2)第2の実施形態
次に、本発明の第2の実施形態について説明する。
図6は、以上説明した第1の実施形態に係る発振回路1Aを適用したクロック変換回路63を用いた、10.3125ギガビット/秒における光ネットワーク向けの光トランシーバ用モジュール60の概略構成を示す図である。
【0070】
この光トランシーバ用モジュール60は、例えば、サーバ用コンピュータと光ネットワークとの間で、光/電気変換及び電気/光変換と多重化及び多重分離のためのインターフェース機能を実現するものである。
【0071】
図6に示すように、例えば、多重分離化部64で抽出されたジッタの多い低周波クロック信号RLCKが、外部からの制御信号CONTにより選択部66で選択される。選択されたこのジッタの多い低周波クロック信号RLCKは、本発明に係るクロック変換回路63において、ジッタが低減された高周波のクロック信号RHCKに変換される。そして、このクロック信号RHCKは、多重化部MUX61において、N個の送信データTxDATAを1つの送信データとして多重化するための基準クロック信号として用いられる。
【0072】
ここで、光トランシーバ用モジュール60の動作について、図6を参照して説明する。
【0073】
本発明に係るクロック変換回路63は、選択部66により選択された低周波数の外部クロック信号(TxREF)を高周波数のクロック信号に変換する。例えば、選択部66が64KHz〜155.52MHzの低周波数の外部クロック信号(TxREF)を選択して、クロック変換回路63へ供給する。そして、クロック変換回路63は、600MHz帯の622.08MHzの高周波数のクロック信号に変換して多重化部61へ供給する。これにより、電気/光変換部62では10GHz帯(OC−192)の光信号が光伝送路へ送出される。
【0074】
また、多重分離化部64は、CDR(Clock and Data Recovery)機能により、光/電気変換部65で、受信した光信号(OPIN)から変換された電気信号のデータから高周波数のクロック信号を抽出する。選択部66がクロック信号(RCLK)を選択した場合は、ジッタを多く含むクロック信号(RCLK)が、クロック変換回路63でジッタの少ない高周波数のクロック信号に変換され、多重化部61へ供給される。
【0075】
つまり、本発明に係るクロック変換回路63を光トランシーバ用モジュール60に用いると、ジッタを多く含んだクロック信号を入力した場合、自己に起因するジッタを発生することのない、本発明に係るクロック変換回路63により、非常にジッタの少ない高周波数のクロック信号に変換して多重化部61へ供給することができる。これにより、多重化部61において多重化する送信データ(TxDATA×N)とクロック信号との間におけるタイミングマージンが確保されるので、多重化部61の送信データの誤動作を防止することができるという効果が得られる。
【0076】
又、動画像のような大量のデータが伝送できる10.3125ギガビット/秒に代表される高速なネットワークシステムにおいて、安定した動作を容易に確保することができるという効果が得られる。
【0077】
(3)変形例
本願発明は、上述した実施形態に限らず種々の態様にて実施することができる。例えば、以下のような変形実施が可能である。
【0078】
(第1変形例)
図2において、インピーダンス回路を介して発振周波数を有する信号を発振用差動増幅器の非反転入力端子に、又、バイアス電圧VBBを反転入力端子に入力した場合について説明した。その発振信号を発振用差動増幅器21の反転入力端子に入力し、バイアス電圧VBBは非反転入力端子に入力する構成としてもよい。
【0079】
(第2変形例)
第1の実施形態における増幅器は、バイポーラトランジスタを使用して構成した実施例を示し説明したが、トランジスタの種類が異なるMOSトランジスタにより構成してもよい。
【0080】
(第3変形例)
又、第2の実施形態での発振回路をネットワーク用の光インターフェースモジュールに用いる場合について説明したが、それ以外の発振回路、特に高周波発振回路を必要とする携帯電話などの無線通信機器など各種電子機器に適用することが可能である。
【0081】
(第4変形例)
又、基準クロック源として、SAW共振子、いわゆる弾性表面波素子を用いて、クロック変換回路を説明したが、それに代えてATカット型水晶振動子を用いた構成としてもよい。
【0082】
(第5変形例)
水晶振動子、セラミック振動子やSAW共振子等の圧電振動子を構成する圧電材料について、水晶の他、他の圧電材料としてランガサイトや四ほう酸リチウムを用いた構成としてもよい。
【0083】
【発明の効果】
以上説明したように、電圧制御型SAW発振器内の帰還バッファ用差動増幅器が備える複数の出力端子いずれからの出力信号をPLL帰還ループ用出力信号とした構成を採用している。このような構成を採用することにより、負荷回路と相互に影響を及ぼしあって出力振幅のレベルが低下することがなく、又、差動増幅器の場合の非反転及び反転の出力端子間における出力振幅のアンバランスや位相差を回避できるという効果がある。
【0084】
又、その相互の影響を回避するための、電圧制御型SAW発振器の出力部に個別部品による出力バッファを挿入する必要がなくなり、部品点数を削減することができ小型化が図られるという効果がある。
【0085】
又、電圧制御型SAW発振器の帰還バッファ用差動増幅器が備える出力端子のそれぞれに接続される負荷特性が異なるため、同一の周波数特性を有する2つのバンドパスフィルタをその出力端子それぞれに接続している。この2つバンドパスフィルタにより、インピーダンス不整合により発生する雑音を防止し、自己に起因するジッタの発生を回避することができるという効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施形態によるクロック変換回路の構成を示すブロック図である。
【図2】本発明の第1の実施形態による電圧制御型SAW発振器(VCSO)の構成を示すブロック図である。
【図3】ECLラインレシーバの回路構成を示す回路図である。
【図4】本発明の第1の実施形態によるバンドパスフィルタの構成、及びその周波数特性を示す図である。
【図5】(a)は、分周回路のバイアス回路と兼用させたバンドパスフィルタ、(b)は、電圧制御移相回路と兼用させたバンドパスフィルタのそれぞれの構成を示す回路図である。
【図6】第1の実施形態に係るクロック変換回路を用いた、10.3125ギガビットにおける光ネットワーク向けの光トランシーバ用モジュールの概略構成を示す図である。
【図7】従来のクロック変換回路の構成を示すブロック図である。
【図8】電圧制御型発振回路の出力をクロック変換回路の出力とPLL回路のPLL帰還ループ出力として併用させたクロック変換回路の構成を示すブロック図である。
【符号の説明】
1A,1B・・・クロック変換回路、
2・・・分周回路(分周比1/M)
3・・・位相比較部
4・・・ループフィルタ
5a,5b・・・電圧制御型SAW発振器
10・・・ICチップ
21・・・発振用差動増幅器
22・・・出力用差動増幅器
23・・・帰還用バッファ差動増幅器
6b・・・第2のバンドパスフィルタ(第2の濾波手段)
11・・・電圧制御移相回路、
Cv・・・可変容量ダイオード
C2・・・AC結合用コンデンサ
X・・・SAW共振子
12・・・インピーダンス回路
6a・・・第1のバンドパスフィルタ(第1の濾波手段)
7・・・分周回路(分周比1/N)
R1,R2,R3,R4,R5,R6,R7,R8・・・抵抗
R9,R10,R11,R12,R13・・・抵抗
C0,C1・・・コンデンサ
Tr1,Tr2,Tr3,Tr4,Tr5・・・トランジスタ
60・・・光トランシーバ用モジュール
61・・・多重化部
62・・・電気/光変換部
63・・・クロック変換回路
64・・・多重分離化部
65・・・光/電気変換部
66・・・選択部
Claims (8)
- 所定の制御電圧に応じて周波数が変化する電圧制御型発振回路を有するクロック変換回路であって、
外部からのクロック信号を入力し分周する第1の分周回路と、
前記電圧制御型発振回路から出力されるPLL帰還ループ用出力信号を入力し分周する第2の分周回路と、
前記第1の分周回路からの分周信号と前記第2の分周回路からの分周信号との位相比較結果に基づく位相差信号を生成する位相比較部と、
前記位相差信号を平滑化し前記制御電圧として出力するループフィルタとを備え、
前記電圧制御型発振回路は、少なくとも、
所定の周波数を有する圧電振動子と、
前記圧電振動子からの出力信号を増幅して出力する発振用差動増幅器と、
前記発振用差動増幅器から出力される信号を入力する帰還バッファ用差動増幅器と、
前記帰還バッファ用差動増幅器からの出力信号を入力し、前記制御電圧に基づいて前記出力信号の位相を所定量だけシフトする電圧制御移相回路と
により正帰還発振ループを構成し、
前記帰還バッファ用差動増幅器からの出力信号を前記PLL帰還ループ用出力信号とする
ことを特徴とするクロック変換回路。 - 前記PLL帰還ループ用出力信号を入力し、所定の周波数帯域の信号を通過させる第1の濾波手段を備える
ことを特徴とする請求項1記載のクロック変換回路。 - 前記電圧制御型発振回路において、
前記帰還バッファ用差動増幅器が備える非反転出力端子及び反転出力端子のうち、いずれか一方は前記PLL帰還ループ用出力信号を出力する機能として、他方は前記正帰還発振ループ用出力として機能する
ことを特徴とする請求項1記載のクロック変換回路。 - 前記電圧制御型発振回路は、
前記帰還バッファ用差動増幅器が備える非反転出力端子及び反転出力端子のいずれかであって、前記正帰還発振ループ用出力として機能する出力端子と接続され、所定の帯域信号を通過させる第2の濾波手段を備える
ことを特徴とする請求項1又は請求項3のいずれか1項に記載のクロック変換回路。 - 前記第1の濾波手段及び前記第2の濾波手段は、
同一の周波数特性を有するバンドパスフィルタである
ことを特徴とする請求項2又は請求項4のいずれか1項に記載のクロック変換回路。 - 前記帰還バッファ用差動増幅器はECLラインレシーバを用いた差動増幅回路である
ことを特徴とする請求項1に記載のクロック変換回路。 - 前記圧電振動子はSAW共振子である
ことを特徴とする請求項1乃至請求項6のいずれか1項に記載のクロック変換回路。 - 請求項1乃至請求項7のいずれか1項に記載のクロック変換回路を備えたことを特徴とする電子機器。
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2002
- 2002-09-26 JP JP2002280921A patent/JP2004120352A/ja not_active Withdrawn
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