JPH02291719A - 電圧レベルシフト回路およびｃｍｏｓ関数回路 - Google Patents

電圧レベルシフト回路およびｃｍｏｓ関数回路

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JPH02291719A
JPH02291719A JP2066721A JP6672190A JPH02291719A JP H02291719 A JPH02291719 A JP H02291719A JP 2066721 A JP2066721 A JP 2066721A JP 6672190 A JP6672190 A JP 6672190A JP H02291719 A JPH02291719 A JP H02291719A
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JP
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circuit
output signal
conductivity type
voltage
channel
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JP2066721A
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Elmer H Guritz
エルマ・エイチ・ガリッツ
Tsiu Chiu Chan
ジュー・チュー・チャン
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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    • H03K—PULSE TECHNIQUE
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は包括的には、集積回路に関し、より詳細には
、ＣＭＯＳｉｉｌ内の電圧レベルのシフトおよび論理関
数に関する。
集積回路がより小さな装置サイズを使用して製造される
程、より低いオンチップ動作電圧の使用がしばしば必要
である。これらより低い電圧が必要とされるのは部分的
には大変薄いゲート酸化物が使用されるときに発生する
熱電子の影響および大変小さい信号追跡に伴い起こり得
る金属エレクトロマイグレーシ腸ンの問題による。
多くの応用のため、電子工学産業はチップ間の通信のた
めの５ボルトＴＴＬ論理信号の使用について標準化をし
てきた。より小さなジオメトリで生ずる問題のために、
半導体の製造業者は多くの装置にオンチップ動作のため
のより低い電圧を使用する。３．３ボルトが典型的なオ
ンチップ動作電圧であり、装置のジオメトリが縮み続け
ればより低い電圧が期待され得る。
３．３ボルトのオンチ゛ツプレベルをオフチップ信号の
ために必要とされる５ボルトのレベルに変換するために
は電圧レベル変換器が必要とされる。
第１図はこの目的のため典型的に使用される先行技術の
回路を示す。
第１図では、インバータ１０がＰチャネルトランジスタ
１４のゲートおよびＮチャネルトランジスタ１６のゲー
トに接続された入カノード１２を有する。出力ノード１
８は入力信号Ａの反転信号を有する。
ノード１２上の入力は０から３．３ボルトまで変化する
。インバータ１０への供給電圧は５ボルトなので、ノー
ド１８上の信号は理想的には０ボルトから５ボルトまで
変化する。入力信号が０ボルトのとき、トランジスタ１
６はオフであり、トランジスタ１４はオンである。この
ことが、ノード１８に５ボルトの入力を与える。人力信
号が３．３ボルトなら、トランジスタ１６はオンである
がＰチャネルトランジスタ１４は完全にはオフにされな
い。このことが起こるのは５ボルトのドレイン電圧が３
．３ボルトのゲート電圧より多大に高いので、漏れ電流
が流れることを可能にするからである。ノード１８上の
電圧が０ボルトでも、必要なら、この状態でインバータ
を通る漏れ電流は各インバータ１０に対し１０ないし１
００マイクロアンプの高さになり得る。
２０の出力ライン上に２０の電圧レベルシフタを有する
ＣＭＯＳ回路では、定常状態条件の間、数ミリアンプの
ＤＣ電流のドレインを生じる。ＣＭＯＳ回路は、低電力
システムでの使用向けに設計されているので、この電流
のドレインは重大かつ望ましくないものとなり得る。た
とえば、いくつかのＣＭＯＳ回路はシステム電力が失わ
れてもそれらの状態を保持するための組込みのバッテリ
バックアップを有するものとして設計されている。
単一のチップに数ミリアンプのドレインで、これら制限
された容量のパックアップバッテリはシステム電力が戻
るまで放電されることが可能である。
いくつかの装置については、５ボルトのＴＴＬ信号がチ
ップの間で使用されるときでさえ、集積回路チップに入
来する信号のために、電圧レベルシフタが必要とされる
。ＴＴＬＩｆｆｌ路の設計により、電圧レベルは典型的
には０と約２．５ボルトの間でスイッチする。この２．
５ボルト信号はオンチップの使用のためには３．３ボル
ト信号へ上げられなければならない。第１図に関連して
述べられる同じ漏れの問題が人カバッファ上でも生じ得
、Ｐチャネルトランジスタが完全にオフにされない。
チップ上の他の回路もまたより高い電圧電源を使用する
ことから時々恩恵を受ける。たとえば、チップ上で高い
ファンアウトを有するセンスアンプおよび他のドライバ
は、性能を改良するためより高い電圧電源を時々利用し
得る。これらサブロ路のすべてが第１図に示されるよう
なインバータまたは等価な回路により動かされなければ
ならず、インバータへの入力信号が０ボルトのとき、Ｐ
チャネルトランジスタを通るＤＣの漏れを有する傾向に
あるであろう。チップ上でなされなければならない電圧
レベル変換が多いほどＤＣａｌれのの問題も大きくなる
。
したがって、ＣＭＯＳｍ圧レベルシフト回路がＰチャネ
ルトランジスタの不完全なターンオフによるＤＣの漏れ
電流を伴わないで機能することが望ましいであろう。
したがって、この発明の目的は事実上漏れ電流を有しな
いＣＭＯＳレベルシフト回路を提洪することにある． この発明のさらなる目的は、関数発生器としても動作可
能なレベルシフト回路を提供することにある． 同様に、電圧レベルシフトを有するか有しないかにかか
わらず相補形出力関数をもたらす関数発生器を提供する
ことも本発明の目的とするところである。
したがって、この発明に従い、電圧レベルシフト回路は
相補形入力を有するクロス結合のＣＭＯＳ回路を有する
．Ｐ形チャネルトランジスタは、正帰還を使用して完全
にオフにされ、事実上漏れ電流を除去する。Ｎチャネル
トランジスタは種々の論理関数を達成するように接続さ
れ得る。
前掲の請求項にこの発明の特徴において新規性があると
考えられる特性が述べられる．この発明自体はしかしな
がら使用の好ましいモードならびにそのさらなる目的お
よび利点とともに、添付の図面との関連において読まれ
るとき、例示的実施例の下記の詳細な説明への参照によ
り最もよく理解されるであろう。
背景に示されるように、ｊｉ１図はＣＭＯＳ回路におけ
る電圧レベルシフトのために使用される先行技術のイン
パータを示す．このような先行技術の回路は、前述の理
由によりノード１２での入力電圧が３．３ボルトのとき
重大なＤＣ電流の漏れを有する． 第２図を参照すると、不完全にターンオフされるＰチャ
ネルトランジスタによる重大なＤＣ電流の漏れの被害を
被らない電圧レベルシフト回路が示される。回路２０は
Ｎチャネルトランジスタ２６ならびに２８にそれぞれ接
続された相補形人力２２および２４を有する。Ｐチャネ
ルトランジスタ３０および３２はＮチャネルトランジス
タ２６および２８にそれぞれ接続され、５ボルトの電源
ＶＤＤに接続される。
ノード３４は、トランジスタ２８および３２の間のノー
ドであり、かつノード２２での入力信号と同じ論理状態
を有する出力信号である。ノード３６はトランジスタ２
６と３０の間の接続であり、ノード２４での入力信号と
同じ論理状態を有する出力信号である。トランジスタ３
０のゲートはノード３４に接続され、トランジスタ３２
のゲートはノード３６に接続される。
当該技術の熟練者には認められるように、回路２０は、
トランジスタ３０および３２のゲートへの正帰還により
ラッチに類似した態様で動作する。
人力Ａがローのとき、入力λはハイである。これらの条
件下では、トランジスタ２６はオフにされ、トランジス
タ２８はオンにされる。このことがノード３４での電圧
を接地電位に至らしめ、トランジスタ３０をオンにする
。トランジスタ３０がオンで、トランジスタ２６がオフ
なら、ノード３６での電圧はＶＤＤと等しく、これは第
２図では５ボルトとして示される。ノード３６でのこの
電圧がトランジスタ３２をオフにする。トランジスタ３
２をオフにするため第１図の場合のような３．３ボルト
の信号の代わりに５ボルトの信号が使用されているので
、トランジスタ３２は完全にオフになる。
このように、ノード２２での入力がローで、ノード２４
での入力がハイのとき、トランジスタ２６および３２は
完全にオフにされる。これで不完全にオフにされたＰチ
ャネルトランジスタによる望まれない漏れ電流はない。
ノード２２での入力がハイで、ノード２４での入力がロ
ーのときは、回路２０はアナログ態様で動作する。これ
らの条件下では、トランジスタ３０は５ボルトの信号に
よりオフにされ、トランジスタ２８は０ボルトの信号に
よりオフにされるであろう。こうしてノード３４での電
圧．は５ボルトであり、ノード３６での電圧は０ボルト
である。
第３図を参照すると、関数発生器としてかつ電圧シフタ
として動作し得る・代替的実施例が回路４０，として示
される。回路４０の上部部分は回路２０の上部部分と同
じ態様で動−作する。Ｐチャネルトランジスダ４２およ
び４４はトランジスタ３０と３２にそれぞれ対応する。
出力ノード４６および４８は出力ノード３６および３４
にそれぞれ対応する。
入カノード５０および５２はＮチャネルトランジスタ５
４のゲートおよび５６のゲートそれぞれに接続される。
入カノード５８および６０はＮチャネルトランジスタ６
２のゲートおよび６４のゲートにそれぞれ接続される。
ノード５８での信号の論理値はノード５０での信号の補
数であり、ノード６０での信号はノード５２での信号の
補数である。
回路４０は回路２０に類似した態様で動作する。
信号Ａまたは信号Ｂのいずれかが高ければ（３．３ボル
ト）、対応するトランジスタ５４または５６がオンにな
り、ノード４６での電圧を０にする。
Ｐチャネルトランジスタ４４がノード４６での０ボルト
の信号によりオンにされたとき、ノード５８または６０
上の相補形信号は低くなり対応するトランジスタ６２ま
たは６４がオフにされ、ノード４８での電圧が５ボルト
になることを引き起こす。ノード４８での５ボルトの信
号はＰチャネルトランジスタ４２をオフにする。
ノード４６での電圧は論理組合わせ人・ｎに等しく、ノ
ード４８での電圧はＡ＋Ｂに等しいことは、当該技術の
熟練者により認められるであろう。
最大レベル３．３ボルトを有する人力電圧で、Ｐチャネ
ルトランジスタ４２または４４を通る過度の漏れを伴わ
ずに５ボルトの出力電圧が得られる。
回路４０は、第３図に示されるレベルシフト特徴を伴わ
なくとも関数およびその補数を発生するために使用可能
である。このことは入力電圧が０からＶＯＤの範囲にわ
たるとき生じるであろう。
このような関数発生器回路は、真のおよび補の信号をす
べての入力のために必要とし、所望のように使われ得る
出力関数およびその補のもののいずれかまたは双方を発
生させる。回路４０が電圧レベルシフト回路として使用
されるとき、獲得されたレベルシフトの前の最後の論理
段階が第３図に示されるように組込まれ得て、レベルシ
フト関数を達成するのに必要とされる余分のトランジス
タ要素はほとんどないかまたは全くない。
第３図に示されるように、標準Ｎチャネル論理設計技術
はどのような所望の複雑性の関数をも発生させるために
使用可能である。回路４０の左側および右側により達成
される関数が真に相補的であることだけが必要である。
そうではない場合、１つまたは２つ以上の可能な入力状
態がＰチャネルトランジスタ４２および４４双方をオン
にし、接地への大きな電流の流れを作り出すであろう。
当該技術では知られているごとく、Ｐチャネルトランジ
スタの製造はＮチャネルトランジスタの製造より困難で
、結果として得られるＰチャネルトランジスタは集積回
路上ににより広い表面区域を必要とする。
したがって、論理関数を２つのＰチャネルトランジスタ
だけの使用と組合わせた第３図に示されるような回路は
結果的に容易に製造されかつ集積回路チップ上に最小限
の量の区域をとる関数ブロックになる。
上記のように、第２図および第３図のレベルシフト回路
はオフチップ出力段階を起動するために使用され得るし
、またはより高い電圧回路がチップ上で必要とされると
きはいつでも使用され得る。
関数とその補のものの双方が回路２０および回路４０か
らの出力として入手可能なので、実際に集積回路のチッ
プの出力ビンに与えられる関数を規定するためメタライ
ゼーションが使用され得る。
このことのためメタライゼーションマスクのレイアウト
に依存して、異なる出力ピン関数の規定目的で使用され
る単一の基本チップの設計の製造が可能になるであろう
。
この発明が特に好ましい実施例への参照とともに示され
述べられたが、当該技術の熟練者によりこの発明の精神
と範囲を逸脱することなく型式および詳細における種々
の変更がなされ得ることが理解されるであろう。
【図面の簡単な説明】
第１図は先行技術の電圧レベルシフトＣＭＯＳインバー
タ回路の図であり、 第２図はこの発明に従う電圧レベルシフト回路の略図で
あり、 第３図は出力関数発生を含む、この発明に従う電圧レベ
ルシフト回路の略図である。 図において、１０はインバータ、１２はノード、１４、
１６はトランジスタ、１８はノード、２０は回路、２２
および２４はノード、２６および２８はトランジスタ、
３０および３２はトランジスタ、３４および３６はノー
ド、４０は回路、４２および４４はトランジスタ、４６
および４８はノード、５０および５２はノード、５４お
よび５６はトランジスタ、５８および６０はノード、６
２および６４はトランジスタである。 特許出願人　エス・ジー・エス・′トムソン・マイクロ
エレクトロニクス・

Claims (13)

    【特許請求の範囲】
  1. （１）電圧源および第１の出力信号ノードに接続され第
    １の導電形のチャネルを有する電界効果トランジスタと
    、 電圧源および第２の出力信号ノードに接続され第１の導
    電形のチャネルを有する第２の電界効果トランジスタと
    、 第１の出力信号ノードおよび基準電位に接続され第２の
    導電形のチャネルを有する第３の電界効果トランジスタ
    と、 第２の出力信号ノードおよび基準電位に接続され第２の
    導電形のチャネルを有する第４の電界効果トランジスタ
    とを含み、 前記第１トランジスタのゲートが第２出力信号ノードに
    接続され、前記第２のトランジスタのゲートが第１の出
    力信号ノードに接続されている、電圧レベルシフト回路
    。
  2. （２）第１の導電形がＰ形であり、第２の導電形がＮ形
    である、請求項１に記載の回路。
  3. （３）電圧源が５ボルトで前記第３および第４トランジ
    スタのゲートに結合された入力信号が約３．３ボルトを
    下回る、請求項１に記載の回路。
  4. （４）電圧源が約３．３ボルトで、前記第３および第４
    のトランジスタのゲートに結合された入力信号が約３．
    ３ボルトを下回る、請求項１に記載の回路。
  5. （５）電圧源および第１の出力信号ノードに接続され第
    １の導電形のチャネルを有する第１の電界効果トランジ
    スタと、 電圧源と第２の出力信号ノードに接続された第１の導電
    形のチャネルを有する第２の電界効果トランジスタと 第２の導電形のチャネルを有する電界効果トランジスタ
    の第１の組とを含み、前記第１の組が第１の出力信号ノ
    ードおよび基準電位に接続されかつ論理関数を規定し、 第２の導電形のチャネルを有する電界効果トランジスタ
    の第２の組を含み、前記第２の組が第１の組の論理関数
    に対し相補形である論理関数を規定しかつ第２の出力信
    号ノードおよび基準電位に接続され、 前記第１トランジスタのゲートが第２の出力信号ノード
    に接続され、前記第２のトランジスタのゲートが第１の
    出力信号ノードに接続されている、ＣＭＯＳ関数回路。
  6. （６）第１の導電形がＰ形であり、第２の導電形がＮ形
    である、請求項１に記載の回路。
  7. （７）前記第１の組および前記第２の組がそれぞれ少な
    くとも２つのトランジスタを含む、請求項５に記載の回
    路。
  8. （８）電圧源および第１の出力信号ノードに接続され第
    １の導電形のチャネルを有する第１の電界効果トランジ
    スタと、 電圧源および第２の出力信号ノードに接続され第１の導
    電形のチャネルを有する第２の電界効果トランジスタと
    、 第２の導電形のチャネルを有する電界効果トランジスタ
    の第１の組とを含み、前記第１の組が第１の出力信号ノ
    ードおよび基準電位に接続されかつ論理関数を規定し、 第２の導電形のチャネルを有する電界効果トランジスタ
    の第２の組を含み、前記第２の組が第１の組の論理関数
    に対して相補形である論理関数を規定し、第２の出力信
    号ノードおよび基準電位に接続されており、 第１トランジスタのゲートが第２の出力信号ノードに接
    続されかつ第２のトランジスタのゲートが第１の出力信
    号ノードに接続されており、さらに電圧源が第１の電圧
    を提供し、前記第１および第２の組内のトランジスタの
    ゲートに結合された入力信号が第１の電圧とは異なる最
    大電圧を有する、電圧レベルシフト回路。
  9. （９）入力信号が第１の電圧を下回る最大電圧を有する
    、請求項８に記載の回路。
  10. （１０）第１の電圧が５ボルトであり、入力信号が約３
    ．３ボルトの最大電圧を有する、請求項９に記載の回路
    。
  11. （１１）第１の電圧が約３．３ボルトであり、入力信号
    が約３．３ボルトを下回る最大電圧を有する、請求項９
    に記載の回路。
  12. （１２）第１の導電形がＰ形であり、第２の導電形がＮ
    形である、請求項８に記載の回路。
  13. （１３）前記第１の組および第２の組がそれぞれ少なく
    とも２つのトランジスタを有する、請求項８に記載の回
    路。
JP2066721A 1989-03-16 1990-03-15 電圧レベルシフト回路およびｃｍｏｓ関数回路 Pending JPH02291719A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7006068B2 (en) 2001-10-03 2006-02-28 Nec Corporation Sampling level converter circuit, 2-phase and multiphase expanding circuit, and display device
JP2008227746A (ja) * 2007-03-09 2008-09-25 Mitsubishi Electric Corp 遅延調整装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172016A (en) * 1991-06-28 1992-12-15 Digital Equipment Corporation Five-volt tolerant differential receiver
EP0630110B1 (en) * 1993-06-15 1997-04-23 ALCATEL BELL Naamloze Vennootschap Level conversion circuit
US5821800A (en) * 1997-02-11 1998-10-13 Advanced Micro Devices, Inc. High-voltage CMOS level shifter
DE10063686A1 (de) 2000-12-20 2002-07-18 Infineon Technologies Ag Schaltungsanordnung zur Pegelerhöhung, insbesondere zum Ansteuern einer programmierbaren Verbindung
US6821353B1 (en) 2002-07-23 2004-11-23 Jeffrey B. Kuhl Method for cleaning eggs by conveying thereof upon multiple conveyors through washers which are vertically tiered

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3916430A (en) * 1973-03-14 1975-10-28 Rca Corp System for eliminating substrate bias effect in field effect transistor circuits
US4314166A (en) * 1980-02-22 1982-02-02 Rca Corporation Fast level shift circuits
DD249363A1 (de) * 1986-05-21 1987-09-02 Zentr Wissenschaft & Tech Veb Pegelwandlerschaltung
DE3729925A1 (de) * 1987-09-07 1989-03-23 Siemens Ag Pegelumsetzschaltung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7006068B2 (en) 2001-10-03 2006-02-28 Nec Corporation Sampling level converter circuit, 2-phase and multiphase expanding circuit, and display device
JP2008227746A (ja) * 2007-03-09 2008-09-25 Mitsubishi Electric Corp 遅延調整装置

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