JP2006086455A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1の論理回路部12は電源電圧が制御される。第2の論理回路部13は外部クロック信号に応じて動作する。調整回路17は外部クロック信号が供給される第1の遅延回路と、第1の論理回路部12から出力される第1のクロック信号と第2の論理回路部から出力される第2のクロック信号とのタイミングのずれ量を検出する検出回路を有し、前記検出回路の検出結果に応じて第1の遅延回路の遅延時間を調整し、第1の遅延回路の出力信号を第3のクロック信号として第1の論理回路部に供給する。
【選択図】 図1
Description
図1、図2は、本発明の第1の実施形態を示している。図1において、1チップのSoCデバイス11は、異なる演算機能を有する第1、第2のシステムモジュール12、13、システムバス14、I/O回路15、電源回路16、及び遅延調整回路17している。第1のシステムモジュール12は、例えば音声データを処理する論理回路部であり、図示せぬ複数のフリップフロップ回路やラッチ回路により構成された論理回路を含んでいる。第2のシステムモジュール13は、例えば画像データを処理する論理回路部であり、図示せぬ複数のフリップフロップ回路やラッチ回路により構成された論理回路を含んでいる。第1のシステムモジュール12の演算速度は、第2のシステムモジュール13の演算速度より遅く設定されている。第1、第2のシステムモジュール12,13は、システムバス14により接続され、このシステムバス14を介して互いにデータの授受が可能とされている。さらに、第1、第2のシステムモジュール12、13は、互いの発生する割り込み制御信号によって制御される。
図3は、本発明の第2の実施形態を示すものであり、第1の実施形態における遅延調整回路17の他の例を示している。
tY=tA+t1
となる。
tX=t2+tA
である。
tX−tY=(t2+tA)−(tA+t1)=t2−t1
となる。すなわち、サイクル内で使用された時間tAの値に係わらず、クロック信号CLK1とCLK2の位相が一致したときの遅延回路の遅延時間の理想値t2−t1が測定されることになる。したがって、次サイクルにおいて、この測定時間tA’を外部クロック信号CLKの遅延時間tAとして用いることにより、クロック信号CLK1とCLK2のスキューを最小にすることができる。
ラッチ回路と同等の容量負荷を接続する。すなわち、各単位遅延素子を構成するインバータ回路B1〜Bi+1の出力端に、インバータ回路X1〜Xi+1の入力端を接続する。これらインバータ回路X1〜Xi+1の出力端は開放されている。
図8は、本発明の第3の実施形態を示ものである。第1、第2の実施形態において、遅延調整回路17は、第1、第2のシステムモジュール12、13から供給されるクロック信号CLK1、CLK2を比較した。また、第1、第2の実施形態は、第1のシステムモジュール12のクロック信号のみを制御した。これに対して、第3の実施形態は、チップ内において、参照クロック信号としての基準クロック信号を発生し、この基準クロック信号に対するクロック信号CLK1、CLK2の位相差又は時間差を検出し、この検出した位相差又は時間差に従って、第1、第2のシステムモジュール12、13に供給されるクロック信号を制御している。
図11は、第3の実施形態の変形した発明の第4の実施形態を示している。第3の実施形態は、SoCデバイス11内に基準クロック発生回路81を有し、第1、第2の遅延調整回路17−1、17−2は、基準クロック発生回路81から供給される基準クロック信号CLKSと第1、第2のシステムモジュール12、13から供給されるクロック信号CLK1、CLK2との位相差や時間差に基づき、外部クロック信号CLKの遅延時間を調整していた。
Claims (5)
- 電源電圧が制御される第1の論理回路部と、
外部クロック信号に応じて動作する第2の論理回路部と、
前記外部クロック信号が供給される第1の遅延回路と、前記第1の論理回路部から出力される第1のクロック信号と前記第2の論理回路部から出力される第2のクロック信号とのタイミングのずれ量を検出する検出回路とを有し、前記検出回路の検出結果に応じて前記第1の遅延回路の遅延時間を調整し、前記第1の遅延回路の出力信号を第3のクロック信号として前記第1の論理回路部に供給する調整回路と
を具備することを特徴とする半導体装置。 - 前記検出回路は、
前記第1、第2のクロック信号の位相を比較し、比較結果に応じて制御信号を出力する位相比較器を有し、前記位相比較器から出力される前記制御信号に応じて前記第1の遅延回路の遅延時間を調整することを特徴とする請求項1記載の半導体装置。 - 前記検出回路は、
前記第2のクロック信号を遅延し第4のクロック信号を出力する第2の遅延回路と、
前記第2の遅延回路から出力される前記第4のクロック信号と前記第1のクロック信号が供給され、第1のクロック信号と前記第4のクロック信号の時間差を測定し、この測定した時間差に対応した制御信号を出力する測定回路とを有し、
前記測定回路から出力される制御信号に応じて前記第1の遅延回路の遅延時間を調整することを特徴とする請求項1記載の半導体装置。 - 前記測定回路は、前記第1のクロック信号が供給される第1の入力端に複数の第2の単位遅延素子が直列接続された第1の遅延素子群と、
前記各第2の単位遅延素子の出力端に接続され、前記第2のクロック信号に応じて前記各第2の単位遅延素子の出力信号を保持する複数のラッチ回路と、
前記各ラッチ回路の出力信号が供給され、前記制御信号を生成する論理回路と
を具備することを特徴とする請求項3記載の半導体装置。 - 電源電圧が制御され、第1のクロック信号を出力する第1の論理回路部と、
第2のクロック信号を出力する第2の論理回路部と、
前記外部クロック信号が供給される第1の遅延回路と、前記第1の論理回路部から供給される第1のクロック信号と参照クロック信号とのタイミングのずれ量を検出する第1の検出回路とを有し、前記第1の検出回路の検出結果に応じて前記第1の遅延回路の遅延時間を調整し、前記第1の遅延回路の出力信号を第3のクロック信号として前記第1の論理回路部に供給する第1の調整回路と、
前記外部クロック信号が供給される第2の遅延回路と、前記第2の論理回路部から供給される第2のクロック信号と前記参照クロック信号とのタイミングのずれ量を検出する第2の検出回路とを有し、前記第2の検出回路の検出結果に応じて前記第2の遅延回路の遅延時間を調整し、前記第2の遅延回路の出力信号を第4のクロック信号として前記第2の論理回路部に供給する第2の調整回路と
を具備することを特徴とする半導体装置。
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