DE69204659T2

DE69204659T2 - Komplementäre Logikfamilie mit Parallelen logischen Eingängen.

Info

Publication number: DE69204659T2
Application number: DE69204659T
Authority: DE
Inventors: Albert W. Cary Nc 27511 Vinal
Original assignee: Thunderbird Technologies Inc
Current assignee: Hsm Portofolio (n D Ges D Staates Del Us LLC
Priority date: 1991-01-31
Filing date: 1992-01-31
Publication date: 1996-04-04
Anticipated expiration: 2012-02-01
Also published as: ES2077406T3; KR100221565B1; EP0569540B1; CA2101559C; AU1412392A; JP3242650B2; GR3017608T3; US5247212A; DE69204659D1; WO1992014304A1; ATE127639T1; DK0569540T3; CA2101559A1; JPH06505373A; EP0569540A1

Description

Gebiet der Erfindung

Diese Erfindung betrifft ingegrierte Logikschaltungen mit Feldeffektransistoren (FET) und insbesondere sehr schnelle, hoch integrierte, komplementäre, vollparallele FET-Logikschaltungen.

Hintergrund der Erfindung

Komplementäre Feldeffektransistor (FET) - Logikschaltungen und besonders komplementäre Metalloxidhalbleiter (CMOS) - Logikschaltungen sind für integrierte Logikschaltungen immer üblicher geworden, u.a. aufgrund ihrer hohen Schaltungsdichte und geringen Verlustleistung. Ein typisches CMOS-Logikglied ist in Fig. 1 des US-Patents Nr. 3,911,289 gezeigt, das Takemoto erteilt wurde und den Titel: "MOS-Typ-Halbleiter-IC-Vorrichtung" hat. Ein CMOS-Logikglied enthält typischerweise eine Treiberstufe, die eine Vielzahl miteinander parallel geschalteter FETs eines ersten Leitungstyps und eine Laststufe hat, die die gleiche Vielzahl seriell verbundener FETs entgegengesetzten Leitungstyps aufweist. Jedes logische Eingangssignal wird simultan einem Transistorpaar, einem Treiber und einer Last zugeführt.
Leider verringert die Reihenverbindung der Lasttransistoren in herkömmlichen CMOS-Logikgliedern die Kippfrequenz oder Schaltgeschwindigkeit des Logikglieds und außerdem die Anzahl der Eingangssignale, die dem Glied angelegt werden können (wird mit "Fan-In" bezeichnet). Um diese Schwierigkeiten zu vermeiden, wurde bislang ein "vollparalleler" CMOS-Schaltungsaufbau vorgeschlagen. Ein vollparalleles CMOS-Logikglied ist in Figur 3A des zuvor erwähnten US-Patents Nr. 3,911,289 beschrieben, bei dem die seriellen Lasttransistoren durch eine erste Last, die ein MOS-Transistor oder ein Widerstand sein kann, und eine zweite Last ersetzt sind, die einen MOS-Transistor aufweist, der einen gegenüber den Treiberstufen-Transistoren entgegengesetzten Leitungstyp hat.
In unserem US-Patent Nr. 5,001,367 ist eine vollparallele Logikfamilie mit besonders hoher Leistung beschrieben. Eine sehr schnelle und hochdichte FET-Komplementär-Logikschaltung mit geringer Verlustleistung ist offenbart, bei der die Spannungsübertragungsfunktion einer aus einem komplementären FET-Invertierglied gebildeten Ausgangsstufe des Logikglieds absichtlich asymmetrisch gemacht ist, um das Anhebe- bzw. Lift-Off-Zeitintervall für das Logikglied drastisch zu senken und dadurch die Geschwindigkeit des Logikglieds wesentlich zu erhöhen. Dadurch läßt sich eine Schaltgeschwindikgkeit von 500 MHZ oder darüber erreichen, was um den Faktor 5 höher ist als die im Stand der Technik vorgeschlagenen, vollparallelen Logikanordnungen, z.B. die im zuvor genannten US-Patent 3,911,289 offenbarte Schaltungsanordnung.
Abgesehen von der oben erwähnten Verbesserung herrscht ein fortgesetzter Bedarf an noch leistungsfähigeren vollparallelen Logikanordnungen. Insbesondere herrscht immer noch Bedarf an einer sehr schnellen Logikschaltkreisfamilie, bei der die Anstiegs- und Verzögerungszeiten der Glieder minimiert sind. In anderen Worten muß die Eigenverzögerung des Glieds verringert werden, wenn ein logisches Ausgangssignal erzielt werden soll, das sehr genau den Zustand der logischen Eingangssignale wiedergibt.
Eine andere wesentliche Beschränkung der Geschwindigkeit komplementärer FET-Logikschaltkreise ist die ihnen eigene Differenz zwischen dem Sättigungsstrom von P-Kanalanordnungen im Vergleich dem von N-Kanalanordnungen. Insbesondere liefern Silizium P-Kanal-FET-Anordnungen etwa die Hälfte des Sättigungsstroms vergleichbarer N-Kanal-FET-Anordnungen. Der kleinere Sättigungsstrom und die entsprechende kleinere Trägerbeweglichkeit von P-Kanal-Anordnungen begrenzt die Gesamtgeschwindig keit des Logikglieds.
Schließlich ist die Eigenkapazität des Logikglieds ebenfalls ein Haupthindernis bei der Erhöhung seiner Geschwindigkeit. Die Eigenkapazität des Glieds begrenzt auch üblicherweise die von einem einzelnen Logikglied handhabbare Anzahl der logischen Eingänge (Fan-In). Anwendungen, die viele logische Eingänge benötigen, wie z.B. bei Dekodiervorgängen, benötigen deshalb "Bäume" von kaskadenartig zusammengeschalteten Logikgliedern, die die Gesamtverzögerungszeit drastisch erhöhen.

Zusammenfassung der Erfindung

Es ist eine Aufgabe der vorliegenden Erfindung, eine sehr schnelle, vollparallele, komplementäre FET-Logikschaltkreisfamilie anzugeben.
Die Erfindung verkörpert sich in einer komplementären Feldeffekttransistor (FET) - Logikschaltung (CLIP) mit parallelen logischen Eingängen, die aufweist:
Eine Treiberstufe, die mindestens zwei FETs eines ersten Leitungstyps aufweist, die wenigstens eine Steuerelektrode für den Empfang von logischen Eingangssignalen haben, wobei die Treiberstufen-FETs zwischen einen gemeinsamen Ausgang und einen ersten Potentialpegel geschaltet sind;
wenigstens einen Durchschalt-FET des zweiten Leitungstyps, der zwischen einen zweiten Potentialpegel und den gemeinsamen Ausgang geschaltet ist, wobei die Anzahl der Durchschalt-FETs geringer ist als die Anzahl der FETs der Treiberstufe, der wenigstens eine Durchschalt-FET, wenigstens eine Steuerelektrode hat, die mit einer Steuerelektrode wenigstens eines FETs der Treiberstufe verbunden ist, wenigstens eine der Abmessungen des wenigstens einen Durchschalt-FETs und der FETs der Treiberstufe so gewählt ist, daß der Sättigungsstrom des wenigstens einen Durchschalt-FETs kleiner ist als der Sättigungsstrom der FETs der Treiberstufe; und
einen Komplementär-FET-Invertierer, der einen FET des ersten Leitungstyps und einen FET des zweiten Leitungstyps aufweist, die seriell zwischen den ersten und den zweiten Potentialpegel eingeschaltet sind und einen Invertiereingang haben, der mit dem gemeinsamen Ausgang verbunden ist.
In einer Ausführungsart ist das Verhältnis der Kanalbreite der Durchschalt-FETs zur Kanalbreite der FETs der Treiberstufe gleich dem Verhältnis des Sättigungsstroms eines Rechteckkanals der FETs zum Sättigungsstrom eines Rechteck-Kanals der Durchschalt-FETs mal dem Verhältnis der Kanallänge der Durchschalt- FETs zur Kanallänge der FETs der Treiberstufe mal der Anzahl der Durchschalt-FETs dividiert durch 2. Mathematisch ausgedrückt heißt dies: wobei Zg die Kanalbreite der Durchschalttransistoren, Zd die Kanalbreite der Transistoren der Treiberstufe, I*satd der Sättigungsstrom für einen Treibertransistor mit Rechteckkanal, I*satg der Sättigungsstrom für einen Durchschalttransistor mit Rechteckkanal, Lg die Kanallänge der Durchschalttransisitoren, Ld die Kanallänge der Transistoren der Treiberstufe, und Sg die Anzahl der Durchschalttransistoren sind. Man hat erfindungsgemäß herausgefunden, daß, wenn die Geometrie der Durchschalt-FETs gemäß der obigen Beschreibung gestaltet ist, die interne Verzögerungszeit des Logikglieds drastisch gesenkt wird, wodurch die Geschwindigkeit des Logikglieds erhöht und dennoch die Zuverlassigkeit des logischen Schaltvorgangs sichergestellt ist.
In einem CLIP-UND-Glied sind die Treiberstufentransistoren P- Kanal-FETs und die Durchschalttransistoren N-Kanal-FETs. In einer bevorzugten Ausführung der vorliegenden Erfindung, bei der die Kanallängen der FETs der Treiberstufe und die der Durchschalt-FETs gleich groß sind, reduziert sich die obige Formel auf Zn = Zp/2η, worin Zn die Kanalbreite der N-Kanal-Durchschalt- FETs, Zp die Kanalbreite der P-Kanaltreiberstufen-FETs und η das Verhältnis der Sättigungsströme eines N-Kanal-FETs und eines P-Kanal-FETs sind, was ebenfalls gleich dem Verhältnis der Trägerbeweglichkeiten und typischerweise etwa 2,4 für reines Silizium ist. In einem CLIP-ODER-Glied gemäß der vorliegenden Erfindung ist das Verhältnis zwischen N- und P-Kanal-FETs umgekehrt.
Gemäß einem Merkmal der vorliegenden Erfindung kann eine getaktete CLIP-Logikschaltung durch Hinzufügen eines Takt-FETs des ersten Leitungstyps erzielt werden, dessen Steuerelektrode das Takteingangssignal empfängt und der zwischen den gemeinsamen und den ersten Potentialpegel geschaltet ist. Der Takt-FET ermöglicht eine hohe Schaltgeschwindigkeit synchron zum Takteingang und verhindert Verlustleistung im Ruhezustand der Schaltung.
Gemäß einem anderen Merkmal der vorliegenden Erfindung kann eine zwischenspeichernde, getaktete CLIP-Logikschaltung durch Hinzufügen eines zwischenspeichernden FETs des zweiten Leitungstyps erzielt werden, dessen Steuerelektrode mit dem Ausgang des komplementären Invertierers des Logikglieds verbunden ist, wobei der zwischenspeichernde FET parallel zu den Durchschalt- FETs geschaltet ist. In der zwischenspeichernden, getakteten Logikschaltung wird der Ausgang des Logikglieds zwischengespeichert, so daß er sich während der Taktperiode unabhängig von Änderungen der logischen Eingänge zur Schaltung nicht ändert.
Eine erfindungsgemäße, getaktete CLIP-ODER-Schaltung enthält eine Treiberstufe aus N-Kanal-FETs, einen N-Kanal-Takt-FET, der zwischen den zweiten Potentialpegel und die FETs der Treiberstufe geschaltet ist und einen P-Kanal-Durchschalt-FET, dessen Steuerelektrode mit der Steuerelektrode des taktenden FETs verbunden ist und der zwischen den ersten Potentialpegel und den gemeinsamen Eingang geschaltet ist. Ein zwischenspeicherndes, getaktetes CLIP-ODER-Glied kann auch durch Hinzufügen eines zwischenspeichernden N-Kanal-FETs erzielt werden, dessen Steuerelektrode mit dem Invertiererausgang verbunden ist, wobei der zwischenspeichernde FET parallel zur Treiberstufe liegt.
Gemäß einem weiteren Merkmal der vorliegenden Erfindung wird die Geschwindigkeit der oben beschriebenen CLIP-Logikschaltungen dadurch noch gesteigert, daß Germanium in den Kanälen der P-Kanal-FETs enthalten ist, um dadurch die Trägerbeweglichkeit in den P-Kanal-FETs zu erhöhen. Die N-Kanal-FETs bleiben ohne Germanium, so daß nur die Trägerbeweglichkeit der P-Kanal- Komponenten erhöht ist. In einer bevorzugten Ausführung sind 38 Atomprozente des Silizium-P-Kanals Germanium, wodurch die Trägerbeweglichkeit der N-Kanal-FETs und die der P-Kanal-FETs im wesentlichen gleich groß ist.
Dementsprechend ist der Sättigungsstromgrenzwert der P-Kanal- FETs reduziert und kann sogar beseitigt werden. Den mit dieser Technik vertrauten Personen ist deutlich, daß Germanium in P- Kanal-FETs aller komplementären FET-Logikschaltungen enthalten sein kann, um dadurch die Trägerbeweglichkeiten in den P- Kanal- und N-Kanalkomponenten auszugleichen und die Geschwindigkeit der Logikschaltung zu erhöhen.
Gemäß noch einem weiteren Merkmal der vorliegenden Erfindung wird die Eigenkapazität der CLIP-Logikschaltungen dadurch verringert, daß gemeinsame Diffusionsbereiche in der integrierten Schaltung für Paare von Treiberstufentransistoren verwendet werden. Die Verwendung der gemeinsamen Diffusionsbereiche zwischen den Paaren der FET-Treibertransistoren verringert die kapazitive Last des gemeinsamen Ausgangs um den Faktor 2 und erhöht dadurch die Schaltgeschwindigkeit der CLIP-Logikschaltungen. Insbesondere werden die Source-Anschlüsse eines Paars der FET-Treibertransistoren in einem ersten gemeinsamen Diffusionsbereich ausgebildet, und/oder die Drain-Anschlüsse eines Paars der FET-Treibertransistoren sind in einem zweiten gemeinsamen Diffusionsbereich ausgebildet. Den Fachleuten ist auch klar, daß die gemeinsamen Diffusionsbereiche bei Treiberstufen anderer, voll paralleler Logikschaltkreise angewendet werden können, um dadurch deren Lastkapazität zu verringern und deren Schaltgeschwindigkeit zu erhöhen.

Kurze Beschreibung der Zeichnungen

Fig. 1 veranschaulicht grafisch die Trägerübergangszeit über der Anzahl der seriellen Transistoren einer herkömmlichen CMOS-Logikschaltung.
Fign. 2A und 2B veranschaulichen die Anstiegszeitverzögerung über der Gate-Verzögerung für ein CMOS NAND-Glied und einen CMOS-NAND-NOR-Baum.
Fig. 3 ist ein schematisches Schaltbild einer erfindungsgemäßen CLIP-UND-Logikschaltung.
Fig. 4 ist ein schematisches Schaltbild einer erfindungsgemäßen CLIP-ODER-Schaltung.
Fig. 5 stellt grafisch den Drain-Strom über der Drain-Spannung für die Transistoren der Durchschaltstufe und die der Treiberstufe der vorliegenden Erfindung dar.
Fig. 6 stellt grafisch die Anstiegs-Verzögerungszeit über der Anzahl der Eingänge der in Fig. 3 gezeigten CLIP- UND-Schaltung dar.
Fig. 7 veranschaulicht grafisch die Anstiegsverzögerungszeit über der Anzahl der Eingänge der in Fig. 4 gezeigten CLIP-ODER-Schaltung.
Fig. 8 ist ein schematisches Schaltbild einer getakteten CLIP-UND-Schaltung gemäß der vorliegenden Erfindung.
Fig. 9 ist ein schematisches Schaltbild einer getakteten CLIP-ODER-Schaltung gemäß der vorliegenden Erfindung.
Fig. 10 ist ein schematisches Schaltbild einer zwischenspeichernden, getakteten CLIP-UND-Schaltung gemäß der vorliegenden Erfindung.
Fig. 11 ist ein schematisches Schaltbild einer zwischenspeichernden, getakteten CLIP-ODER-Schaltung der vorliegenden Erfindung.
Fig. 12A ist ein schematisches Schaltbild einer zwischenspeichernden CLIP-Ausgangslogikzelle gemäß der vorliegenden Erfindung.
Fig. 12B ist ein Zeitdiagramm der Schaltung von Fig. 12A.
Fign. 13A und 138 veranschaulichen grafisch die Eigenträgerkonzentration über der Temperatur für einen Transistor aus reinem Silizium und einen Siliziumtransistor mit 38 Atomprozenten Germanium gemäß der vorliegenden Erfindung.
Fign. 14A und 148 veranschaulichen gemeinsame Diffusionen für Treiberstufentransistoren gemäß der vorliegenden Erfindung.

Beschreibung der bevorzugten Ausführungsarten

Vor der Beschreibung der Komplementärlogikfamilie mit parallelen Eingängen (CLIP) aus Feldeffektransistor (FET) - Logikschaltungen erfolgt eine allgemeine Erörterung von Geschwindigkeitsgesichtspunkten in FET-Logikschaltungen. Dann werden die grundlegenden, erfindungsgemäßen CLIP-Logikschaltungen beschrieben, worauf eine Beschreibung getakteter CLIP-Logikschaltungen, zwischenspeichernder, getakteter CLIP-Logikschaltungen und einer zwischenspeichernden CLIP-Ausgangslogikzelle folgen. Dann wird eine Beschreibung germaniumhaltiger P-Kanal-FETs angeführt, der eine Beschreibung der gemeinsamen Diffusionen der Treiberstufen-FETs folgt.

Geschwindigkeitsgesichtspunkte für FET-Logikschaltungen

Wie bereits erwähnt, sind die Komplementär-FET-Logikschaltungen und insbesondere komplementäre Metalloxidhalbleiter (CMOS) - Logikschaltungen für hohe Integrationsdichten von integrierten Logikschaltungen immer beliebter geworden. Ein wesentlicher Vorteil der CMOS-Logikschaltungen besteht darin, daß sie Leistung nur während des Schaltintervalls und tatsächlich keine Leistung in irgendeinem digitalen Ruhezustand verbrauchen. Leider erfordert es die CMOS-Technologie, daß P- und N-Kanal- FETs in Reihe geschaltet werden, um eine gewünschte Logikfunktion zu erzielen. Die Reihenschaltung von FETs verringert die Schaltgeschwindigkeit (Kippfrequenz) des Logikglieds, u.a. wegen des erhöhten Treiberstroms, der erhöhten Übergangszeit und erhöhten Diffusionskapazität. Diese Gründe sind nun beschrieben.
Die Reihenverbindung von Transistoren verringert den effektiven Treiberstrom direkt proportional zur Anzahl der in Reihe geschalteten Transistoren. Die Verringerung des Treiberstroms kann durch die Erhöhung der Kanalbreite der in Reihe geschalteten Transistoren um denselben Faktor wie die Anzahl der in Reihe geschalteten Transistoren vermieden werden.
Leider stellt diese Lösung einen Kompromiß hinsichtlich des "Fan- In"'-Kennwerts der Logikschaltung dar, weil sich die Eingangskapazität und die Drain-Diffusionskapazität jedes der in Reihe geschalteten Transistoren der Logikschaltung direkt mit der Kanalbreite erhöht.
Die Reihenschaltung von Transistoren erhöht auch die Trägerübergangszeit in der Kette aus in Reihe geschalteten Transistoren und verringert dadurch die Schaltgeschwindigkeit. Die Übergangszeit ist nichtlinear von der Anzahl der in Reihe geschalteten Komponenten abhängig. Die Gleichung für die Trägerübergangszeit bei einer Anzahl von in Reihe geschalteten Transistoren ist wie folgt:
worin angeben:
Tt Übergangszeit;
Ns die Anzahl der in Reihe geschalteten Transistoren,
L&sub0; die Kanallänge,
u&sub0; die Trägerbeweglichkeit bei schwachen elektrischen Feldern,
Vdd die Versorgungsspannung, und
Vsat die thermische Sättigungsgeschwindigkeit
In bezug auf Fig. 1 ist die Übergangszeit Tt für 0,8u N- und P- Kanal Siliziumtechnologie als Funktion der Anzahl Ns der in Reihe geschalteten Transistoren aufgezeichnet. Bei Registern, Dekodierer- und anderen Schaltungen, sind 20 Eingangsfunktionen nicht ungewöhnlich. Der Bedarf an 20 Eingängen erhöht drastisch die Übergangszeit des Logikglieds. Dementsprechend ist es bei einer "Baumlogik" in CMOS-Technologie, die eine Anzahl von in Kaskade hintereinandergeschalteten Logikgliedstufen aufweist, häufig notwendig, eine große Anzahl von logischen Eingängen zu handhaben. Leider erhöht die große Anzahl der in Kaskade hintereinander geschalteten Glieder auch die Anstiegs- oder Abfallzeiten zwischen den Eingangssignalen und dem kaskadierten Ausgangssignal.
Schließlich wird an jedem Drain-Source-Übergangspunkt, wenn FETs in Reihe geschaltet sind, eine Diffusionskapazität hinzugefügt. Diese Diffusionskapazität muß geladen werden, wenn Strom fließt, wodurch der Eingangs-Drain-Strom verzögert und, die maximale Schaltfrequenz der Logikschaltungen verhindert wird.
Die Fig. 2A veranschaulicht grafisch die Anstiegsverzögerung eines 0,8u CMOS-NAND-Glieds als Funktion der Anzahl von in Reihe geschalteten Transistoren fester Breite. Die Kanalbreite für die in Reihe geschalteten Transistoren entspricht der Spannungsübertragungsfunktion für symmetrische Invertierer, d.h., daß die Breite des N-Kanals Zn und die Breite des P-Kanals gleich η mal Zn- ist. Die Figur 28 stellt grafisch die Anstiegsverzögerung von 0,8u CMOS-NAND-Gliedern dar, die NOR-Glieder treiben, in denen die Breite der in Reihe liegenden Transistoren proportional zu der Anzahl der in Reihe geschalteten Transistoren erhöht ist. Die Anstiegsverzögerungszeit der CMOS-Logik-Baumtechnologie, bei der jede Stufe N in Reihe geschaltete Transistoren hat, erhält man durch Multiplikation der Stufenanstiegsverzögerungszeit mit der Stufenzahl. Eine Anstiegsverzögerungszeit von 2 ns ist ganz typisch, und dadurch wird die größtmögliche Schaltgeschwindigkeit der Logikschaltung verhindert.

Grundlegende CLIP-Logikschaltungen

Nun wird unter Bezug auf Fig. 3 eine erfindungsgemäße CLIP- UND-Logikschaltung 10 beschrieben. Die in Fig. 3 gezeigte Schaltung enthält eine Treiberstufe 11, die eine Vielzahl von P-Kanal- FETs 11a-11f aufweist. In Fig. 3 sind sechs Treiberstufen-FETs 11 gezeigt, jedoch ist den Fachleuten deutlich, daß eine beliebige Anzahl von Treiberstufen-FETs eingesetzt sein kann. Tatsächlich gestattet die CLIP-Logikschaltung 10 die Handhabung einer größeren Anzahl von logischen Eingängen als konventionelle CMOS- Logik-Glieder.
Jeder der Treiberstufen-FETs enthält eine Steuerelektrode 12a- 12f zum Empfang von logischen Eingangssignalen. Die Treiberstufen- FETs 11 sind parallel zwischen ein erstes Bezugspotential (Stromversorgungspotential Vdd) und einen gemeinsamen Ausgang 16 geschaltet. Wie nachstehend beschrieben wird, können Drain- Paare von Treiberstufen-FETs 11 mit einer Leitung 19 durch eine gemeinsame Diffusionszone verbunden sein, und Source-Paare der Treiberstufen-FETs 11 können mit dem gemeinsamen Ausgang 16 über eine gemeinsame Diffusionszone verbunden sein. Die FETs der Treiberstufe sind bevorzugt Anreicherungs-FETs, die einen leitenden Kanalbereich zwischen Drain und Source haben, wenn das Potential an den Steuerelektroden in der Nähe des Erdpotentials liegt.
Weiterhin auf Figur 3 bezogen, ist ein komplementärer FET- Invertierer 14 in Reihe zwischen Vdd und ein zweites Bezugspotential (Erde) gelegt, wobei der Ausgang 17 des komplementären Invertierers 14 der Ausgang des Logikglieds 10 ist. Die Eingänge des komplementären Invertierers (d.h. die GATE-Anschlüsse 15a und 15b) sind auch mit dem gemeinsamen Ausgang 16 verbunden. Gemäß der bevorzugten Ausführung der Erfindung sind die Entwurfsparameter der Transistoren 14a und 14b des komplementären Invertierers so gewählt, daß eine symmetrische Spannungsübertragungsfunktion erzeugt wird.
Weiterhin, bezogen auf Fig. 3, enthält das Logikglied 10 auch eine Durchschaltstufe 13, die ein Paar in Reihe zwischen den gemeinsamen Ausgang 16 und das zweite Bezugspotential (Erde) geschalteter Durchschalttransistoren 13a, 13b enthält. Wie in Fig. 3 dargestellt ist, werden zwei Durchschalttransistoren verwendet, jedoch kann irgendeine Anzahl von Durchschalttransistoren eingesetzt sein, vorausgesetzt, daß die Anzahl der Durchschalttransistoren 13 geringer als die Anzahl der Treiberstufen-FETs 11 ist. Steuerelektroden 18a und 18b sind jeweils mit den Steuerelektroden 12f und 12e der Transistoren 11f und 11e verbunden. Dementsprechend werden die Durchschalttransistoren durchgeschaltet, wenn die Transistoren 11e und 11f ausgeschaltet werden. Den Fachleuten ist deutlich, daß die Steuerelektroden 18 mit irgendwelchen Steuerelektroden 12 verbunden sein können.
Erfindungsgemäß hat das Verhältnis der Kanalbreite der FETs 13 der Durchschaltstufe zur Kanalbreite der FETs 11 der Treiberstufe einen bestimmten Einfluß auf den korrekten Betrieb, wie nachstehend im einzelnen beschrieben ist.
Unter Bezug auf Fig. 4 wird nun eine CLIP-ODER-Schaltung 20 gemäß der vorliegenden Erfindung beschrieben. Man erkennt, daß die in Fig. 4 gezeigte Schaltung mit der in Fig. 3 identisch ist mit der Ausnahme, daß die N- und P-Komponenten ausgetauscht werden und die Erde zu Vdd und Vdd zur Erde wird. Wie Fig. 4 zeigt, wird ein einziger P-Kanal-Transistor 13a in der Durchschaltstufe verwendet. Wie den Fachleuten gut bekannt ist, wird ein N-Kanal-Transistor mit hochgehendem logischen Pegel eingeschaltet und mit tiefgehendem logischen Pegel ausgeschaltet, während ein P-Kanal-Transistor mit hochgehendem logischen Pegel ausgeschaltet und mit tiefgehendem logischen Pegel eingeschaltet wird. Dementsprechend bildet die Schaltung der Fig. 3 eine logische UND-Funktion und die Schaltung von Fig. 3 eine logische ODER-Funktion.
Es ist nun die Auslegung der Durchschalttransistoren 13 (Figuren 3 und 4) gemäß der Erfindung beschrieben. Fig. 5 stellt den Drain-Strom (Id) über der Drain-Spannung (Vd) der Transistoren der Durchschaltstufe 13 dar, wie sie für die richtige Funktion der in den Figuren 3 und 4 dargestellten Logikschaltungen nötig ist. In der Figur 5 sind der Verlauf des Drain-Stroms über der Drain- Spannung des N-Kanal-FETs 13 der Durchschaltstufe und des P- Kanal-FETs 11 der Treiberstufe von Fig. 3 dargestellt. Vier Kurven, die vier Eingängen 12 der Treiberstufe entsprechen, welche auf niedrigem Pegel ("tief") liegen, sind gezeigt. Anders gesagt, entspricht die unterste Stromkurve, die für die Treiberstufe gezeigt ist, allen anderen Steuerelektroden mit Ausnahme einer Steuerelektrode 12 der Treiberstufe, die auf Versorgungsspannungspotential Vdd liegt.
Der in dem Durchschalttransistor 13 fließende Sättigungs-Drain- Strom muß unterhalb des Sättigungsstroms jedes einzelnen Treiberstufentransistors liegen. Bevorzugt sollte der Sättigungsstrom jedes Treiberstufentransistors doppelt so groß wie der Sättigungsstrom des Durchschalttransistors 13 sein. Fig. 5 zeigt den Schnittpunkt A, bei dem der Drain-Strom in den P- und N-Kanalkomponenten identisch ist. Der worst-case Zustand (d.h., daß alle, mit Ausnahme einer Steuerelektrode, 12a-12f hochliegen) muß bei einem Drain-Potential unterhalb des zum Einleiten des Schaltvorgangs der Stufe des komplementären Invertierers 14 stattfinden, damit sichergestellt ist, daß keine unerwünschten, positiven logischen Ausgangssignale auftreten, wenn irgendwelche oder auch nur einer der Gate-Anschlüsse der Treibertransistoren nicht hoch liegen.
Der Sättigungsstrom für P-Kanal-Komponenten mit denselben Kanalabmessungen wie eine N-Kanal-Komponente ist um den Faktor η kleiner, wobei η das Verhältnis der Trägerbeweglichkeit in einer N-Kanal-Komponente zu der einer P-Kanal-Komponente ist. Bei identischen Sättigungsströmen muß die Kanalbreite der P- Kanalkomponente η mal der Kanalbreite der N-Kanalkomponente sein, aufrund der Annahme, daß die Kanallängen identisch sind. Somit ergibt sich das generelle Auslegungskriterium für die in Reihe geschalteten Kanalbreiten Zn der Durchschalt-FETs 13 wie folgt:
worin bedeuten:
Zn die Kanalbreite der N-Kanal-Durchschalt-FETs 13,
I*satp der Sättigungsstrom für einen P-Kanal-FET mit Rechteckkanal,
I*satn der Sättigungsstrom für einen N-Kanal-FET mit Rechteckkanal,
Zp die Kanalbreite der P-Kanaltreiber-FETs 11,
Ln die Kanallänge der N-Kanal-Durchschalt-FETs 13,
Lp die Kanallänge der P-Kanaltreiber-FETs 13, und
Sn die Anzahl der N-Kanalansteuer-FETs 13.
Das Verhältnis der Sättigungsströme ist gemäß folgender Gleichung definiert:
Dieses Verhältnis ist für reine Silizium-Komponenten mit kurzem Kanal typischerweise gleich 2,4. Dementsprechend reduziert sich, falls die P-Kanalkomponenten und die N-Kanalkomponenten von Fig. 3 dieselbe Kanallänge haben und zwei N-Kanalkomponenten verwendet werden, wie Fig. 3 zeigt, die Gleichung (2) auf:
Somit ist Gleichung (4) eine vereinfachte kritische Auslegungsgleichung für einen korrekten Betrieb der in Fig. 3 gezeigten CLIP-UND-Schaltung, bei der Sn gleich 2 ist.
Für die CLIP-ODER-Schaltung von Fig. 4 gilt Gleichung (2), bei der die Rolle der N- und P-Transistoren vertauscht ist.
Dementsprechend gilt:
welche sich für den vereinfachten Fall reduziert zu:
Die Figuren 3 und 4 erläutern, daß einer oder mehrere seriell verbundener Durchschalttransistoren in der Durchschaltstufe 13 verwendet werden können. Die Anzahl der eingesetzten Transistoren hängt von der Anwendung und erforderlichen logischen Funktion ab. Z.B. kann man mehr als einen Transistor zur Steuerung des Leistungsverbrauchs der Schaltung verwenden, wenn mehrere Schaltungen zu einem gemeinsamen Register zusammengefügt werden. Dementsprechend ist in Fig. 4 nur ein Transistor gezeigt, und Fig. 2 zeigt zwei Transistoren.
Gleichung (2) wird auf ein besonderes Entwurfsbeispiel der in Fig. 3 gezeigten CLIP-UND-Schaltung angewendet, bei der alle Komponenten dieselbe Kanallänge und alle Komponenten in integrierter Siliziumschaltungstechnik hergestellt sind, wobei Silizium ein η von etwa 2,4 ergibt; falls die Treiberstufentransistoren 11 eine Kanalbreite von 5u haben, werden die Durchschaltstufen-FETs 13 so gestaltet, daß sie eine Breite von etwa 2u besitzen. Der P-Kanal-FET 14a hat eine Breite von etwa 11u und der N-Kanal-FET 14b eine Breite von etwa 5u. Gleichermaßen haben in Fig. 4 die FETs 11 der Treiberstufe Breiten von 5u, und der einzelne Durchschaltstufentransistor 13a hat eine Breite von 6,25u, wobei der Transistor 14a eine Breite von 11u und der Transistor 14b eine Breite von 5u haben.
Nun sind, bezogen auf Fig. 6, die Ergebnisse einer Computersimulation eines Mehrfacheingangs-CLIP-UND-Glieds von Fig. 3 veranschaulicht. Fig. 6 stellt die Anstiegsverzögerungszeit des Logikglieds von Fig. 3 als Funktion der Anzahl Ns der Gates der Treiberstufe dar. Am Ausgangsanschluß des Komplementärinvertierers tritt nur dann ein Ausgangsimpuls auf, wenn alle Gate- Anschlüsse der Tansistoren der Treiberstufe 11 hoch auf der Versorgungsspannung Vdd liegen. Die CLIP-UND-Schaltung hat fundamentale Bedeutung bei der Gestaltung statischer RAM-Systeme (SRAM), wo es erforderlich ist, die Adressenregister mit geringstmöglicher Verzögerungszeit und minimaler kapazitiver Belastung des Registerausgangs zu dekodieren. Die Dekodierzeit beträgt typischerweise 0,9 ns für diese Schaltung, im Gegensatz zur MOS-Baumlogik, die typischerweise zur Dekodierung einer neuen Eingangslogikfunktion zwei ns braucht. Es werden Kanallängen von 0,8u angenommen.
Die CLIP-UND-Schaltung von Fig. 3 kann zur leistungsfähigen Dekodierung großer Mengen digitaler Eingangssignale mit viel weniger Komponenten als bei der herkömmlichen CMOS-Technologie mit einer großen Verringerung der Dekodierzeit und mit minimaler kapazitiver Belastung des treibenden Registerausgangs eingesetzt werden. Die Beziehung für die Anstiegsverzögerungszeit des CLIP-UND-Logikglieds von Fig. 3 (grafisch in Fig. 6 dargestellt), ist nachstehend angegeben:
worin bedeuten:
Cd* = die Diffusionskapazität F/cm²;
Cg* = die Gate-Kapazität F/cm²;
Ns = die Anzahl der Gates der Treiberstufe 11;
Zi = die Kanalbreite der N-Kanalkomponente 14b im Ausgangsinvertierer 14;
η = I*nsat/I*psat;
L&sub0;=die Kanallänge;
Ld =die Länge der Drain- und/oder Source- Diffusionszone;
Zn =die Breite der N-Kanalkomponente in dem "UND"-Glied.
Fig. 6 vergleicht die Auswirkungen der Veränderungen von η, und zwar bei η gleich 2,5 für reines N- und P-Kanal-Silizium, und außerdem bei η gleich 1, wenn die P-Kanal-Siliziumkomponente nominell mit Germanium dotiert ist, wie oben beschrieben ist.
Die Anstiegsverzögerungszeit für die CLIP-ODER-Schaltung von Fig. 4 ist durch Gleichung (8) gegeben:
Die Anstiegsverzögerung ist in Fig. 7 als Funktion der Anzahl Ns der Gates der Treiberstufe aufgezeichnet. Die Anstiegsverzögerung dieser Schaltung ist geringer als die Übertragungszeit durch Ns in Reihe geschaltete MOS-Komponenten. Dementsprechend hat es sich herausgestellt, daß die erfindungsgemäßen CLIP-Logikschaltungen sehr kleine Anstiegsverzögerungszeiten sogar für bis zu 32 Eingangssignale haben.

Getaktete CLIP-Logikglieder

Die getakteten CLIP-Logikschaltungen der vorliegenden Erfindung werden nun beschrieben. Die in Fig. 8 gezeigte, getaktete CLIP- UND-Logikschaltung 30 ist identisch mit der ungetakteten UND- Schaltung von Fig. 3 mit der Ausnahme, daß einer der Eingänge 12 ein "Takt"-Eingang ist und ein Taktsignal anstatt eines logischen Eingangssignals empfängt. Ein Vergleich der Fig. 3 mit Fig. 8 macht deutlich, daß der logische Eingang 12f durch einen Takteingang ersetzt wurde. Jedoch wird verständlich, daß irgendein anderer Eingang 12 durch den Takteingang ersetzt werden kann, oder daß ein zusätzlicher Transistor der Treiberstufe 11 zum Empfang des Takteingangssignals hinzugefügt werden kann. Im getakteten UND-Glied ist der Ausgang 17 hoch, wenn alle Gateanschlüsse 12a-12e und das Taktsignal hoch sind. Die oben für die Durchschaltstufe 13 angeführten Entwurfskriterien gelten auch für Fig. 8. Eine minimale Leistung, typischerweise ein Milliwatt, wird nur während der Taktzeitdauer verbraucht.
Fig. 9 zeigt eine getaktete CLIP-ODER-Schaltung 40. Diese Schaltung unterscheidet sich von der CLIP-ODER-Schaltung von Fig. 4 in zweierlei Hinsicht. Zunächst wird das Eingangssteuergate 18a des Durchschaltstufen-FETs 13a von einem Takteingangssignal angesteuert. Außerdem ist ein taktender FET 21 in Reihe zwischen die zweite gemeinsame Ausgangsleitung 19 und Erde geschaltet, und die Steuerelektrode 22 ist ebenfalls mit dem Takteingang verbunden. Wenn ein Taktimpuls angelegt wird, wird der taktende FET 21 eingeschaltet und der Durchschalt-FET 13 ausgeschaltet. Wenn ein oder mehrere der Logiksteuergates 12a-12f hoch sind, geht das Ausgangssignal des Invertierers 14 schnell auf Versorgungspotential Vdd. Wenn der Taktimpuls auf Erdpotential abfällt, wird der taktende FET 21 aus- und der Durchschalt-FET 13 eingeschaltet. Wenn dies erfolgt, geht das Potential des gemeinsamen Ausgangs 16 sehr schnell auf Versorgungspotential Vdd hoch, und das Ausgangssignal 17 des Invertierers 14 fällt sehr schnell auf Erdpotential ab.
Die in Fig. 9 gezeigte, getaktete CLIP-ODER-Schaltung hat keine Beschränkung hinsichtlich der Kanalbreite des Kanals des Durchschalt-FETs. In anderen Worten gelten die Gleichungen (5) und (6) nicht für die getaktete CLIP-ODER-Schaltung von Fig. 9. Diese Schaltung verbraucht keine Gleichstromleistung. Die Anstiegsverzögerung dieser Schaltung ist im wesentlichen, dieselbe, wie sie in Fig. 7 dargestellt wurde.

Zwischenspeichernde, getaktete CLIP-Logikglieder

Unter Bezug auf Fig. 10 ist nun ein zwischenspeicherndes, getaktetes CLIP-UND-Glied 50 gemäß der vorliegenden Erfindung beschrieben. Das zwischenspeichernde, getaktete CLIP-UND-Glied 50 ist mit dem getakteten UND-Glied 30 von Fig. 8 identisch, abgesehen davon, daß eine zwischenspeichernde Stufe 23, die einen zwischenspeichernden FET 23a aufweist, hinzugefügt ist. Die Steuerelektrode 24a des zwischenspeichernden FETs 23a ist mit dem Ausgang 17 des komplementären Invertierers 14 verbunden. Der zwischenspeichernde FET 23a ist jeweils zwischen Erde und die in Reihe geschalteten Durchschalt-FETs 13a und 13b geschaltet. In dem für Fig. 3 beschriebenen Schaltungsbeispiel sind die Kanalabmessungen des zwischenspeichernden FETs 23a dieselben wie für die FETs 13a oder 13b. Wenn ein einzelner Durchschalt-FET in der Durchschaltstufe 13 verwendet wird, ist der taktende FET 13a zwischen Erde und die gemeinsame Signalleitung 16 geschaltet. Der zwischenspeichernde FET 23a stellt sicher, daß das Ausgangssignal des komplementären Invertierers 14 während der Taktperiode unverändert bleibt, unabhängig von jeglicher Spannungsänderung an den Eingängen 12a-12e.
Nun ist, bezogen auf Fig. 11, eine zwischenspeichernde, getaktete CLIP-ODER-Schaltung, beschrieben. Gemäß Fig. 11 unterscheidet sich die zwischenspeichernde, getaktete CLIP-ODER-Schaltung von der getakteten CLIP-ODER-Schaltung von Fig. 9 darin, daß eine einen N-Kanal-FET 23a enthaltende Zwischenspeicher-FET- Stufe 23 hinzugefügt ist, die zwischen die Leitung 19 und den gemeinsamen Ausgang 16 geschaltet ist. Der Ausgang 17 des komplementären Invertierers 14 ist zum Gateanschluß 24a des zwischenspeichernden FETs 23a zurückgeführt. In dem oben verwendeten Schaltungsbeispiel beträgt die Kanalbreite des taktenden FETs 21 20u, und die Breite des zwischenspeichernden FETs 23a ist 5u.
Im Betrieb verbindet ein auf hohen Pegel gehender Taktimpuls den Durchschaltpunkt mit Erdpotential über die taktende Stufe 21, während gleichzeitig der gemeinsame Ausgang 16 von der Versorgungsspannung Vdd durch Ausschalten des Durchschalt-FETs 13a abgetrennt wird. Während des Taktimpulsintervalls, wird, falls irgendeiner der Treiberstufentransistoren 11a-11e dadurch, daß sein Steuereingangssignal 12a-12f auf Versorgungspotential geht, eingeschaltet wird, der Ausgang 17 des komplementären Invertierers 14 auf Versorgungspotential Vdd hochgeschaltet. Wenn diese Situation auftritt, leiten die FETs 21 und 23 und speichern deshalb das Ausgangssignal 17 des komplementären Invertierers bis zum Ende des Taktimpulses beim oberen logischen Pegel auf Versorgungspotential. Wenn das Taktimpulspotential auf Erdpotential abfällt, schaltet der Durchschalt-FET 13 ein und der taktende FET 21 aus und erzwingen damit, daß der Ausgang des komplementären Invertierers 14 schnell auf Erdpotential abfällt und gleichzeitig der zwischenspeichernde Transistor 23 einschaltet. Wenn nicht alle Treiberstufentransistoren 11a-11e dadurch, daß ihre Steuergates auf Erdpotential gehen, zum Leiten gebracht werden, bleibt der Ausgang des komplementären Invertierers 14 während des Taktimpulses auf Erdpotential.

Zwischenspeichernde CLIP-Ausgangslogikzelle

Bezogen auf Fig. 12 wird eine zwischenspeichernde CLIP-Logikzelle erläutert. Jedes dem Eingang dieser Schaltung angelegte positive Signal wird während des Taktimpulsintervalls am Ausgang verriegelt bzw. zwischengespeichert, unabhängig davon, ob das Eingangssignal während oder nach dem Taktimpulsintervall abfällt. Wie in Fig. 12A gezeigt ist, enthält die Schaltung jeweils Pund N-Kanal-Treiberstufen-FETs 11a und 11b, deren Steuerelektroden 12a und 12b jeweils mit dem Logikeingang verbunden sind. Ein Paar taktender FETs 21a und 21b sind mit einem Takteingang verbunden. Ein Paar zwischenspeichernder FETs 23a und 23b sind mit ihren Steuerelektroden 24a und 24b mit dem Ausgang 17 des Logikglieds verbunden. Ein komplementärer Invertierer 14 weist ein Paar FETs 14a und 14b auf, deren Steuereingänge mit dem gemeinsamen Knoten 16 verbunden sind.
Wie Fig. 12B zeigt, wird ein an den Eingang dieser Schaltung angelegtes positives Signal am Ausgang während des Taktimpulsintervalls zwischengespeichert unabhängig davon, ob das Eingangssignal während oder nach dem Taktimpulsintervall abfällt.

Germanium P-Kanal-FETs

Wie zuvor beschrieben wurde, waren üblicherweise die N- und P- Kanalkomponenten der CLIP-Logikglieder dotierte Siliziumlogikglieder. Für eine gegebene Gatefläche und Gate-Sourcespannung ist gut bekannt, daß P-Kanalkomponenten aus Silizium etwa die Hälfte des Sättigungsstroms wie entsprechende N-Kanal-FET- Komponenten liefern. P-Kanal-Silizium-FETs können verbessert werden, um den N-Kanal-FET-Eigenschaften nahe zu kommen, indem Germaniumionen in die Kanalregion der P-Kanal-Siliziumkomponenten implantiert oder in anderer Weise eingebracht werden, wobei N-Kanal-Siliziumkomonenten kein Germanium beinhalten. Das Germanium steigert die Beweglichkeit der Löcher bei hohem Feld innerhalb der P-Kanäle und erhöht die Eigenträgerkonzentration.
Germanium reduziert auch wirksam die Gate- und Diffusionskapazität der P-Kanalkomponenten, da sich Gate- und Diffusionskapazität mit der Kanalbreite verringern. Abgesehen von der Verringerung der Gate- und Diffusionskapazität kann derselbe Strom wie bei einer N-Kanalkomponente aus Silizium geliefert werden. Das Fermi-Potential des germaniumkompensierten P- Kanalbereichs ist kleiner als im N-Kanal-Siliziumbereich wegen der Erhöhung der Eigenträgerkonzentration für eine gegebene Temperatur. Allerdings kann die Schwellenspannung für kompensierte P-Kanalkomponenten gleich der von N-Kanalkomponenten aus Silizium gemacht werden, insbesondere wenn Fermi-Schwellen-FET-Transistoren verwendet werden. Die Gestaltung und die Funktion von Fermi-Schwellen-FET-Transistoren ist in unseren US-Patenten Nr. 4,990,974, 4,984,043 und 5,151,759 beschrieben.
In einer bevorzugten Ausführung der vorliegenden Erfindung kann die Trägerbeweglichkeit im P-Kanal erhöht werden, so daß sie nahe an die Beweglichkeit im N-Kanal in Silizium kommt, wenn ungefähr 38 Atomprozente des P-Kanalbereichs Germaniumatome sind. Germanium kann in ein Siliziumsubstrat in den N-Kanalbereichen mittels Ionenplantationsverfahren eingebracht werden, wie sie in dem Alvis et al. erteilten US-Patent 4,928,156 beschrieben sind. Auch andere bekannte Verfahren können verwendet werden. Den einschlägigen Fachleuten ist deutlich, daß, um die P-Kanal- FETs mit Germanium zu dotieren, die N-Kanal-FETs mit einer geeigneten Maske so bedeckt werden müssen, daß die Germaniumionen nur in die Kanalbereiche der P-Kanal-FET-Komponenten implantiert werden und die N-Kanal-FET-Komponenten frei von Germanium bleiben.
Den einschlägigen Fachleuten ist auch deutlich, daß Germanium in P-Kanal-FET-Komponenten konventioneller MOSFET-Schaltungen und in die Fermi-Schwellen-FETs der oben identifizierten Patentanmeldung und des Patents eingebracht werden kann. Wenn es bei dem Fermi-Schwellen-FET verwendet wird, sollte die Tiefe des implantierten Germaniums etwas über die Fermi-Tiefe Y&sub0; (wie in dem oben zitierten Patent und der Patentanmeldung definiert) hinausgehen. Den einschlägigen Fachleuten ist außerdem klar, daß sich das Germaniumimplantat über den P-Kanalbereich hinaus erstrecken kann und die FET-Source- und Drainbereiche der P- Kanal-FETs einschließen kann, um das Erreichen seichter oder abrupter Übergänge in diesen Bereichen zu verbessern.
Es gibt zwei primäre Effekte bei der Implantation von Germaniumionen in den Kanalbereich von P-Kanal-FETs. Zuerst erhöht sich die Löcherbeweglichkeit u innerhalb des germaniumdotierten Silizium-P-Bereichs proportional zu der getemperten prozentualen Konzentration Z von Germanium in Silizium gemäß folgender Beziehung:
up = 550 + 1 300Z
Dementsprechend gestattet der Zusatz von Germanium zu P-Kanal-FET-Komponenten die Treiberstromkennwerte für eine gegebene Gate- und Drainspannung besser zwischen N- und P-Kanalkomponenten abzugleichen.
Zum zweiten ist es den einschlägigen Fachleuten gut bekannt, daß typischerweise Bor in Germanium vorhanden ist. Das Vorhandensein von Bor führt dazu, daß die Tiefenprofile von Bor besser mit den theoretischen Voraussagen übereinstimmen. In anderen Worten, sind die Tiefenprofile von Bor abrupter als ohne Germanium. Dies ermöglicht, daß eine gut steuerbare, seichte P-Fermikanaltiefe erreicht wird.
Eine typische Dosierung für Germanium im P-Kanalbereich von Silizium-FETs ist 1E14/cm² oder in der Energie größer als 100 keV. Die tatsächliche Implantationsenergie muß mit der gewünschten Fermi-Tiefe übereinstimmen. Dies ist ein mäßiger Dosierungsfaktor, da die Gitterkonstante für Silizium 5,43 Ä und für Germanium 5,65 Å beträgt, und eine Dosierung von 1E14/cm² führt zu einem Dotierungszwischenraum von etwa 10 Å.
Die Eigenträgerbeweglichkeit bei gegebener Temperatur in dem germaniumdotierten Siliziumkanalbereich ist größer als bei reinem Silizium und geringer als bei reinem Germanium. Die Eigenträgerkonzentration Ni für ein gegebenes Material hängt von der Bandlücke des Materials ab und steuert dessen Fermi-Potential. Die Eigenträgerkonzentration Ni für Silizium und 38 %ig germaniumdotiertes Silizium sind in den Fig. 13A und 13B als Funktion der Celsiusgradtemperatur angegeben, wobei
worin bedeuten:
T die Isttemperatur in Grad Kelvin,
Tref die Raumtemperatur (27ºC, 300K),
φf das Fermi-Potential des Substrats,
Egref die Energiebandlücke zwischen Valenzband und Leitungsband bei Raumtemperatur,
Eg(T) die Energiebandlücke bei neuer Temperatur,
NSubstrat die Dotierungskonzentration des Substrats pro cm³,
K die Boltzmann-Konstante und
q die Elektronenladung.
Die Energiebandlücke ist in Elektronenvolt definiert und hat für Silizium folgende Temperaturabhängigkeit:
Die Eigenträgerkonzentration ist ein wichtiger Faktor bei hohen Umgebungstemperaturen und kann die Prozentzahl der Germaniumkanaldotierung begrenzen. Allerdings wiegen die Vorteile der Dotierung von Silizium P-Kanalkomponenten mit Germanium die thermischen Nachteile auf, wenn es gefordert ist, komplementäre Logikschaltungen mit maximaler Geschwindigkeit bei geringstmöglichem Chipflächenbedarf und Leistungsverbrauch der Schaltung zu betreiben.

Gemeinsame Diffusionen für Treiberstufen-FETs

Wie bereits beschrieben, enthalten die CLIP-Logikschaltungen eine Treiberstufe 11, die mehrere zwischen einen gemeinsamen Ausgang 16 und eine Versorgungsspannung (Erde oder Vdd) geschaltete Treiberstufen-FETs hat. Die Diffusionskapazitätbelastung der gemeinsamen Signalausgangsschiene 16 stellt für gewisse Schaltungen einen geschwindigkeitsbegrenzenden Faktor dar. Deshalb haben erfindungsgemäß die in den Fig. 3, 4 und 8-11 dargestellten CLIP-Schaltungen gemeinsame Diffusionsbereiche, die mit der gemeinsamen Signalschiene verbunden sind. Die gemeinsamen Diffusionen verringern die Diffusionskapazitätslast um den Faktor zwei. Die Auswirkung der kapazitiven Last auf die Anstiegs- und Abfallverzögerungszeiten wird dadurch minimiert.
Bezogen auf die Fig. 14A und 14B werden zwei Verfahren zur Verbindung der Treiberstufentransistoren 11 der CLIP-Logikschaltungen zwischen einem ersten und zweiten Potential und der gemeinsamen Signalschiene beschrieben, so daß gemeinsame, mit der Ausgangssignalschiene verbundene Diffusionsbereiche vorhanden sind. Bezogen auf die Kombination von Fig. 3 und Fig. 14A sind die Treibertransistoren 11a-11f in einem Abschnitt eines Substrats einer integrierten Schaltung dargestellt. Wie gezeigt, sind die Drains 27a-27f durch eine Leitung 19 mit dem Versorgungsspannungspegel Vdd verbunden. Drei vertikale, gemeinsame Sourcebereiche befinden sich in drei gemeinsamen Diffusionsbereichen. Der erste Diffusionsbereich unterteilt sich auf die Sourcebereiche 26a und 26d auf, der zweite Diffusionsbereich ist den Sourcebereichen 26b und 26e gemeinsam, und der dritte Diffusionsbereich ist den Sourcebereichen 26c und 26f gemeinsam. Sämtliche gemeinsamen Sourcebereiche 26a-26f sind mit dem gemeinsamen Ausgang 16 verbunden. Durch die Gemeinsamkeit der Sourcebereiche 26a-26f werden die Kapazitäten am gemeinsamen Ausgang 16 um die Hälfte verringert.
Die Fig. 14B stellt gemeinsam genutzte Source-Diffusionsbereiche dar, die in horizontaler Richtung anstatt in vertikaler Richtung zusammengefaßt sind. Wie außerdem Fig. 14B zeigt, sind Drains 27 mit der Versorgungsspannung Vdd über gemeinsame Diffusionsbereiche verbunden. Den hier zuständigen Fachleuten ist klar, daß die Technik der gemeinsamen Diffusion für alle vollparallelen Logikschaltungen zur Verringerung der Diffusionskapazität um den Faktor zwei benutzt werden kann.

Claims

1. Komplementäre Feldeffektransistor (FET)-Logikschaltung (CLIP) mit parallelen logischen Eingängen, die aufweist:

eine Treiberstufe (11), die mindestens zwei FETs (11a-11f) eines ersten Leitungstyps aufweist, die wenigstens eine Steuerelektrode (12a-12f) für den Empfang von logischen Eingangssignalen haben, wobei die Treiberstufen-FETs zwischen einen gemeinsamen Ausgang (16) und einen ersten Potentialpegel (Vdd) geschaltet sind;

wenigstens einen Durchschalt-FET (13a, 13b) des zweiten Leitungstyps, der zwischen einen zweiten Potentialpegel und den gemeinsamen Ausgang (16) geschaltet ist, wobei die Anzahl der Durchschalt-FETs (13a, 13b) geringer ist als die Anzahl der FETs (11a-11f) der Treiberstufe, wobei wenigstens ein Durchschalt-FET (13a, 13b) wenigstens eine Steuerelektrode (18a, 18b) hat, die mit einer Steuerelektrode (12a, 12b) wenigstens eines FETs (11a-11f) der Treiberstufe verbunden ist und wobei wenigstens eine der Abmessungen des wenigstens einen Durchschalt-FETs (13a, 13b) und der FETs (11a-11b) der Treiberstufe so gewählt ist, daß der Sättigungsstrom des wenigstens einen Durchschalt-FETs (13a, 13b) kleiner ist als der Sättigungsstrom der FETs (11a-11f) der Treiberstufe und

einen Komplementär-FET-Invertierer (14), der einen FET (14a) des ersten Leitungstyps und einen FET (14b) des zweiten Leitungstyps aufweist, die seriell zwischen den ersten und den zweiten Potentialpegel eingeschaltet sind und einen Invertiereingang haben, welcher mit dem gemeinsamen Ausgang (16) verbunden ist.

2. CLIP-FET-Logikschaltung von Anspruch 1, bei der die Abmessungen des wenigstens einen Durchschalt-FETs (13a, 13b) und der FETs (11a-11f) der Treiberstufe so gewählt sind, daß der Sättigungsstrom des wenigstens einen Durchschaltfets (13a, 13b) die Hälfte des Sättigungsstroms der FETs (11a-11f) der Treiberstufe ist.

3. CLIP-FET-Logikschaltung nach Anspruch 1 oder 2, bei der das Verhältnis der Kanalbreite des wenigstens einen Durchschalt- FETs (13a, 13b) zur Kanalbreite der FETs (11a-11f) der Treiberstufe gleich dem Verhältnis des Sättigungsstroms eines Rechteckkanals der FETs (11a-11f) der Treiberstufe zum Sättigungsstrom eines Rechteckkanals des wenigstens einen Durchschalt-FETs (13a, 13b) mal dem Verhältnis der Kanallänge des wenigstens einen Durchschalt-FETs (13a, 13b) zur Kanallänge der FETs (11a, 11f) der Treiberstufe mal der Anzahl der Durchschalt-FETs (13a, 13b) geteilt durch 2 ist.

4. CLIP-FET-Logikschaltung nach Anspruch 3, die einen Durchschalt-FET (13a) enthält, der eine Steuerelektrode hat, die mit einer Steuerelektrode (12c) eines (11c) der FETs (11a-11f) der Treiberstufe verbunden ist, wobei die Kanallängen der FETs (11a-11f) der Treiberstufe gleich der Kanallänge des Durchschalt- FETs (13a) sind und das Verhältnis der Kanalbreite des einen Durchschalt-FETs (13a) zur Kanalbreite der FETs (11a-11f) der Treiberstufe halb so groß ist wie das Verhältnis des Sättigungsstroms eines Rechteck-kanals der FETs (11a-11f) der Treiberstufe zum Sättigungsstrom eines Rechteckkanals des einen Durchschalt- FETs (13a).

5. CLIF-FET-Logikschaltung nach Anspruch 3, die zwei Durchschalt-FETs (13a, 13b) enthält, die seriell zwischen den zweiten Potentialpegel und den gemeinsamen Ausgang (16) geschaltet sind, wobei eine jeweilige Steuerelektrode (18a, 18b) jedes der beiden Durchschalt-FETs (13a, 13b) mit einer jeweiligen Steuerelektrode (12e-12f) der FETs (11a-11f) der Treiberstufe verbunden ist, wobei die Kanallängen der FETs (11a-11f) der Treiberstufe gleich den Kanallängen der beiden Durchschalt-FETs (13a, 13b) sind und das Verhältnis der Kanalbreite der beiden Durchschalt-FETs (13a, 13b) zu den FETs (11a-11f) der Treiberstufe gleich dem Verhältnis des Sättigungsstroms eines Rechteckkanals der Treiberstufen-FETs (11a-11a) zum Sättigungsstrom eines Rechteckkanals der beiden Durchschalt-FETs (13a, 13b) ist.

6. CLIP-FET-Logikschaltung nach einem oder mehreren der vorangehenden Ansprüche, wobei die FETs (11a-11f) des ersten Leitungstyps P-Kanal-FETs aufweisen und die FETs (13a, 13b) des zweiten Leitungstyps N-Kanal-FETs aufweisen, um dadurch eine CLIP-UND-Schaltung zu erhalten.

7. CLIP-FET-Logikschaltung nach einem der vorangehenden Ansprüche, bei der die Treiberstufe (11) weiterhin einen taktenden FET (11f) des ersten Leitungstyps aufweist, der eine Steuerelektrode für den Empfang eines Takteingangssignals hat, wobei der taktende FET zwischen den gemeinsamen Ausgang (16) und den ersten Potentialpegel (Vdd) geschaltet ist, um eine getaktete CLIP-Schaltung zu erhalten.

8. CLIP-FET-Logikschaltung nach Anspruch 7, bei der wenigstens eine Steuerelektrode (18a) des wenigstens einen Durchschalt-FETs (13a) mit der Steuerelektrode des taktenden FETs verbunden ist.

9. CLIP-FET-Logikschaltung nach einem der vorangehenden Ansprüche, die weiterhin aufweist: einen zwischenspeichernden FET (23 a) des zweiten Leitungstyps, der eine Steuerelektrode (24a) hat, die zwischen die seriell verbundenen FETs (14a, 14b) in dem komplementären Invertierer geschaltet ist, wobei der zwischenspeichernde FET (23a) parallel zu wenigstens einem (13b) der Durchschalt-FETs (13a, 13b) geschaltet ist, um eine zwischenspeichernde CLIP-Schaltung zu ermöglichen.

10. CLIP-FET-Logikschaltung nach einem der vorangehenden Ansprüche, bei der die Treiberstufe (11) wenigstens ein FET-Paar (11a, 11d; 11b, 11e; 11c, 11f) des ersten Leitungstyps enthält, das mit dem gemeinsamen Ausgang (16) über eine gemeinsame Diffusionszone verbunden ist.

11. CLIP-FET-Logikschaltung nach einem der vorangehenden Ansprüche, bei der die Treiberstufe (11) wenigstens ein FET-Paar (11a, 11d; 11b, 11e; 11c, 11f) des ersten Leitungstyps enthält, das mit dem ersten Potentialpegel (Vdd) über eine gemeinsame Diffusionszone verbunden ist.

12. CLIP-FET-Logikschaltung nach Anspruch 6, bei der die P- Kanal-FETs (11a-11f) und die N-Kanal-FETs (13a, 13b) in monokristallinem Silizium hergestellt sind, wobei die Kanäle der P- Kanal-FETs (11a-11f) Germanium enthalten, um dadurch die Trägerbeweglichkeit in den P-Kanal-FETs zu erhöhen, und die Kanäle der N-Kanal-FETs (13a, 13b) kein Germanium enthalten.

13. CLIP-FET-Logikschaltung nach Anspruch 12, bei der die Kanäle der P-Kanal-FETs (11a-11f) Germanium in ausreichender Konzentration enthalten, um die Trägerbeweglichkeiten in den N- Kanal-FETs (13a, 13b) und den P-Kanal-FETs auszugleichen.

14. CLIP-FET-Logikschaltung nach einem der Ansprüche 1 bis 5, bei der die FETs (11a-11f) des ersten Leitungstyps N-Kanal- FETs aufweisen und die FETs (13a, 13b) des zweiten Leitungstyps P-Kanal-FETs aufweisen, um dadurch eine ODER-Logikschaltung vorzusehen.

15. CLIP-FET-Logikschaltung nach Anspruch 14, bei der die P- Kanal-FETs (13a, 13b) und die N-Kanal-FETs (11a-11f) in monokristallinem Silizium hergestellt sind, wobei die Kanäle der P- Kanal-FETs (13a, 13b) Germanium enthalten, um dadurch die Trägerbeweglichkeit in den P-Kanal-FETs zu erhöhen, und die Kanäle der N-Kanal-FETs (11a-11f) kein Germanium enthalten.

16. CLIP-FET-Logikschaltung nach Anspruch 15, bei der die Kanäle der P-Kanal-FETs (13a, 13b) Germanium in ausreichender Konzentration enthalten, um die Trägerbeweglichkeiten in den N- Kanal-FETs (11a- 11f) und den P-Kanal-FETs auszugleichen.