KR100221565B1 - 상보논리입력병렬논리회로 패밀리 - Google Patents

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앤드류 시. 바이널
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Abstract

고속의 저용량형 상보논리입력병렬(CLIP) 논리패밀리가 FET 구동단, 상보형 FET 인버터와 적어도 하나의 게이팅 FET를 포함한다. 게이팅 FET의 크기는 고속논리회로를 제공토록 구동단 FET의 크기에 비례하여 조절된다. AND 및 OR CLIP 논리회로가 제공될 수 있다. 클럭킹 FET를 부가하여 클럭작동 CLIP 논리회로가 제공될 수 있다. 또한 래칭 FET를 부가하여 래칭 클럭작동 CLIP 논리회로가 제공될 수 있다. 래칭 클럭작동 CLIP 논리회로에 있어서, 게이트출력은 회로의 논리입력의 변화에 관계없이 클럭주기중 변화하지 않도록 래칭된다.
CLIP 논리회로의 속도는 그 P-채널 FET의 채널에 게르마늄을 포함시켜 증가시킬 수 있고 이로써 P-채널 FET의 캐리어이동도를 증가시킬 수 있다. N-채널 FET에는 게르마늄이 없다. 또한 CLIP 논리회로의 내부용량은 구동단 FET쌍에 대하여 집적회로의 공통 확산영역을 이용하므로서 감소된다. 공통 소오스와 /또는 공통 드레인 확산영역이 사용될 수 있다.

Description

[발명의 명칭]
상보논리입력병렬(CLIP)논리회로 패밀리
[발명의 상세한 설명]
본 발명은 집적회로형의 전계효과 트랜지스터(FET)논리회로에 관한 것으로, 특히 고속, 고집적도의 상보형 전병력 FET 논리 회로에 관한 것이다.
상보형 전계효과 트랜지스터(FET) 논리회로, 특히 상보형 금속 산화물 반도체(CMOS) 논리회로는 회로집적도가 높고 전력 소모가 적이므로 집적회로논리용으로 널리 보급되는 것이 증가 추세에 있다. 전형적인 CMOS 논리게이트는 미국특허 제3,911,289호(Takemoto) "MOS Type Semiconductor IC Device"의 제1도에 기술되어 있다. CMOS 논리게이트는 전형적으로 병렬 연결된 제1전도율형태인 다수의 FET를 갖는 구동단과 반대전도율형태인 다수의 직렬 연결된 FET로 구성된 부하단을 포함한다. 각 논리신호입력은 한 쌍의 트랜지스터, 즉 하나는 드라이버이고 다른 하나는 부하인 한 쌍의 트랜지스터에 동시에 인가된다.
그러나, 통상의 CMOS 논리게이트에서 부하트랜지스터의 직렬 연결은 게이트의 토글속도, 즉 스위칭 속도를 떨어뜨리고 또한 게이트에 인가되는 입력수('팬-인(pan-in)"이라고도 함)가 감소되게 한다. 이들 문제점을 극복하기 위하여 종래 "전병렬형"의 CMOS 게이트 구조가 제안된 바 있다. 그 하나의 전병렬 CMOS 논리게이트가 상기 언급된 미국특허 제3,911,289호의 제3도에 기술되어 있다. 이 특허 문헌에서 직렬부하트랜지스터가 MOS 트랜지스터 또는 저항일 수 있는 제1부하와, 드라이버단 트랜지스터와 반대인 전도율형태를 갖는 MOS 트랜지스터로 구성된 제2부하로 대체되었다.
특히 고성능의 전병렬형 논리 패밀리가 1989년 4월 14일자로 출원된 미국특허출원 제07/338.280호(Albert W. Vinal)
"High Speed Complementary Field Etfect Transistor Logic Circuits" 기술되어 있다. 현재 이 출원은 미국 특허 제5,001,367호로 특허되었으며 본 발명의 출원인에게 양도되었고 그 내용이 이 출원에 대하여 인용문헌이 될 수 있다. 고속, 고집적도이고 소비전력이 적은 상보형 FET 논리회로가 기술되어 있으며 여기에서 논리게이트의 상보형 FET 인버터 출력단의 전압전달기능은 논리게이트의 리프트-오프(lift-off) 간격을 극적으로 감소시켜 게이트 속도를 극적으로 증가시키도록 신중하게 경사져있다. 예를 들어 상기 언급된 미국 특허 제3,911,289호에 기술된 구조인 종래 기술의 전병렬형 논리회로보다 5배 이상인 500메가헤르츠 이상의 스위칭속도를 얻을 수 있었다.
상기 언급된 바와 같이 개선되었음에도 불구하고 보다 더 고성능의 전병렬형 논리구조가 계속하여 요구되고 있다. 특히 게이트의 상승 및 지연시간이 최소화되는 고속논리회로 패밀리(family)가 끊임없이 요구되었다. 환언컨데, 논리입력 신호의 상태를 정확히 반영하는 논리 출력신호를 제공함에 있어서 게이트의 내부지연은 최소화되어야 한다.
상보형 FET 논리입력의 속도에 다른 주요 제약은 P-채널 디바이스(device)의 포화전류와 이에 비교되는 N-채널 디바이스의 포화전류사이의 고유 차잇점이다. 특히 실리콘 P-채널 FET 디바이스는 N-채널 FET 디바이스에 비하여 포화전류를 약 반밖에 공급하지 못한다. 적은 포화전류와 이에 상응하는 낮은 P-채널 디바이스의 캐리어 이동도는 논리게이트의 전체속도를 제한한다.
끝으로, 논리게이트의 내부 용량(internal capacitance)은 논리 게이트의 속도를 증가시키는데 주요장애가 된다. 또한 전형적으로 게이트의 내부 용량은 하나의 게이트에 의하여 취급될 수 있는 논리입력수(팬-인)를 제한한다. 따라서 복호동작(decoding operation)과 같이 다수의 논리 입력수를 필요로 하는 분야에서는 전체지연시간을 극적으로 증가시키는 종속논리게이트의 "트리(tree)"를 필요로한다.
[발명의 개요]
따라서, 본 발명의 목적은 고속 상보형의 전병렬 FET 논리 회로 패밀리를 제공하는데 있다.
본 발명의 다른 목적은 최소지연을 보이는 고속 상보형 전병렬 FET 논리 패밀리를 제공하는데 있다.
본 발명의 또 다른 목적은 그 성능이 P-채널 FET 디바이스의 낮은 포화전류와 캐리어 이동도에 의하여 제한되지 않는 고속상보형 전병렬 FET 논리 패밀리를 제공하는데 있다.
본 발명의 또 다른 목적은 내부 용량이 낮아 다수의 논리 입력이 하나의 게이트에 의하여 취급될 수 있는 고속상보형의 전병렬 FET 논리 패밀리를 제공하는데 있다.
이들 목적과 다른 목적들은 본 발명에 따라서 제1전도율 형태인 적어도 하나의 FET를 갖는 구동단을 포함하고 각 FET는 논리입력신호를 수신하는 적어도 하나의 제어전극을 갖는 상보논리입력병렬("CLIP)" 논리회로 패밀리에 의하여 제공된다. 구동단 FET는 공동출력과 제1전위레벨 사이에 연결된다. 한 쌍의 상보 FET로 구성되는 상보 FET 인버터가 제1전위레벨과 제2전위레벨 사이에 직렬로 연결되고 상보인버터의 입력이 공통출력에 연결된다.
본 발명에 따라서 제2전도율형태의 적어도 하나의 게이팅 FET에는 제2전위레벨과 공통입력사이에 게이팅 FET가 연결된다. 게이팅 FET의 수는 구동단 FET의 수보다 적다. 이 게이팅 FET의 제어전극은 구동단 FET중 하나의 FET의 제어전극에 연결된다. 게이팅 FET의 수치는 고속논리 회로를 제공토록 구동단 FET의 수치에 대하여 제어된다. 특히 구동단 FET의 채널 폭에 대한 게이팅 FET의 채널 폭의 비율은 게이팅 FET의 스퀘어 채널포화전류에 대한 구동단 FET의 스퀘어 채널포화전류의 비율에 구동단 FET의 채널 길이에 대한 게이팅 FET의 채널길이의 비율을 곱하고 다시 게이팅 FET의 수를 2로 나누어 곱한 것과 같다. 이를 수식으로 표현하면 다음과 같다.
여기에서 Zg는 게이팅 트랜지스터의 채널 폭, Zd는 구동단 트랜지스터의 채널 폭, I*satd는 스퀘어채널 구동 트랜지스터의 포화전류, I*satg는 스퀘어채널 게이팅 트랜지스터의 포화전류, Lg는 게이팅 트랜지스터의 채널길이, Ld는 구동단 트랜지스터의 채널길이, 그리고 Sg는 게이팅 트랜지스터의 수를 나타낸다. 본 발명에 따라서, 게이팅 FET의 형상이 상기 언급된 바와 같이 구성되었을 때에 논리게이트의 내부 지연시간은 극적으로 감소되어 게이트의 속도가 개선되는 한편 신뢰 가능한 논리전환(logic switching)은 그대로 유지됨을 알 수 있었다.
CLIP AND 게이트에서, 구동단 트랜지스터는 P-채널 FET이고 게이팅 트랜지스터는 N-채널 FET이다. 구동단과 게이팅 FET의 채널 길이가 같은 본 발명의 실시형태에 있어서, 상기 식은 Zn-Zp/2η으로 줄여 표시할 수 있다. 여기에서 Zn은 N-채널 게이팅 FET의 채널 폭이고 Zp는 P-채널 구동단 FET의 채널 폭이며 η는 P-채널 FET에 대한 N-채널 FET의 포화전류의 비율로서 캐리어 이동도의 비율과 같으며 전형적으로 순수실리콘인 경우 약 2.4이다. 본 발명에 따른 CLIP OR 게이트에 있어서 N과 P-채널 FET사이의 관계는 반대가 된다.
본 발명의 한 관점에 따라서 클럭동작 CLIP 논리회로는 제1전도율 형태의 클럭 FET가 부가되어 제공될 수 있으며 그 제어전극에는 클럭입력신호가 인가되고, 클럭 FET는 공통 입력과 제1전위레벨사이에 연결된다. 클럭 FET는 클럭 입력과 동기화(Synchronization)된 고속스위칭이 이루어질 수 있도록 하고 회로의 대기전력 소모가 없도록 한다.
본 발명의 다른 관점에 따라서, 래칭(latching) 클럭작동CLIP 논리회로는 제2전도율형태의 래칭 FET를 부가하여 제공될 수 있으며 그 제어전극은 논리게이트의 상보형 인버터의 출력에 연결되며, 래칭 FET는 게이팅 FET에 병렬로 연결된다. 래칭 클력작동 논리회로에 있어서 논리게이트 출력은 래칭되어 회로에 대한 논리 입력의 변화에 관계없이 클럭시간중에 변화되지 아니한다.
본 발명에 따른 클럭작동 CLIP OR 회로는 N-채널 FET의 구동단, 제2전위레벨과 구동단 FET사이에 연결된 N-채널 클럭 FET와, 제어입력이 클럭 FET의 제어 전극에 연결되고 제1전위레벨과 공통입력사이에 연결된 P-채널 게이팅 FET를 포함한다. 또한 래칭 클럭작동 CLIP OR 게이트가 N-채널 래칭 FET를 부가하여 제공될 수 있으며, 그 제어전극을 인버터 출역에 연결되고 래칭 FET가 구동단과 병렬로 연결된다.
본 발명의 다른 관점에 따라서 상기 언급된 CLIP 논리회로의 속도는 P-채널 FET의 캐리어 이동도를 증가시키도록 P-채널 FET의 채널에 게르마늄을 넣어 증가시킬 수 있다. N-채널 FET에는 게르마늄이 없으므로 P-채널 디바이스의 캐리어 이동도만 증가된다. 우선 실시형태에서는 실리콘 P-채널의 38원자%까지 게르마늄으로 되어 있어 N-채널 FET와 P-채널 FET의 캐리어 이동도는 사실상 동일하게 된다. 따라서 P-채널 FET의 포화전류 한계는 감소되어 제기될 수도 있다.
본 발명의 기술분야에 전문가라면 모든 상보형 FET 논리회로의 P-채널 FET에 게르마늄을 넣어 P와 N-채널 디바이스의 캐리어 이동도를 같게하여 논리회로 속도를 증가시킬 수 있음을 알 수 있다.
본 발명의 다른 관점에 따라서 CLIP 논리회로의 내부 용량은 집적회로, 예를 들어 구동단 트랜지스터 쌍의 공통확산영역을 이용하여 감소시킬 수 있다. FET 구동 트랜지스터쌍 사이의 공통확산 영역을 이용하므로서 공통출력의 용량성 부하를 두배로 줄이고 또한 이로써 CLIP 논리회로의 스위칭 속도를 증가시킬 수 있다. 특히 FET 구동트랜지스터쌍의 소오스는 제1공통확산영역에 형성되고 또한 FET 구동트랜지스터쌍의 드레인이 제2공통확산영역에 형성될 수 있다. 본 발명의 기술분야에 전문가라면 공통확산영역이 기타 전병렬논리회로의 구동단에 적용되어 그 부하용량을 줄이고 스위칭 속도를 증가시킬 수 있다는 것을 알 수 있다.
[도면의 간단한 설명]
본 발명을 첨부도면에 의거하여 보다 상세히 설명하면 다음과 같다.
제1도는 종래 기술의 CMOS 논리게이트에 대한 캐리어 통과시간대 직렬 트랜지스터의 수를 보인 그래프.
제2a도와 제2b도는 CMOS NAND 게이트와 CMOS NAND-NOR 트리에 대한 상승시간 지연대 게이트지연을 보인 그래프.
제3도는 본 발명에 따른 CLIP AND 논리회로의 회로도.
제4도는 본 발명에 따른 CLIP OR 회로의 회로도.
제5도는 본 발명의 게이팅단 트랜지스터와 구동단트랜지스터에 대한 드레인 전류대 드레인 전압을 보인 그래프.
제6도는 제3도에서 보인 CLIP AND 게이트에 대한 상승지연 시간대 입력수를 보인 그래프.
제7도는 제4도에서 보인 CLIP OR 게이트에 대한 상승지연 시간대 입력수를 보인 그래프.
제8도는 본 발명에 따른 클럭작동 CLIP AND 게이트의 회로도.
제9도는 본 발명에 따른 클럭작동 CLIP OR 게이트의 회로도.
제10도는 본 발명에 따른 래칭 클럭작동 CLIP AND 게이트의 회로도.
제11도는 본 발명의 래칭 클럭작동 CLIP OR 게이트의 회로도.
제12a도는 본 발명에 따른 래칭 CLIP 출력 논리셀의 회로도.
제12b도는 제12a의 회로에 대한 타이밍 다이아 그램.
제13a와 제13b도는 순수실리콘 트랜지스터와 본 발명에 따른 38원자% 게르마늄의 실리콘 트랜지스터에 대한 고유 캐리어 농도 대 온도의 그래프.
제14a도와 제14b도는 본 발명에 따른 구동단트랜지스터의 공통확산구조를 보인 구성도.
[우선 실시의 설명]
이제 본 발명은 본 발명의 우선실시형태가 도시된 첨부도면에 의거하여 상세히 설명될 것이다. 그러나, 본 발명은 여러 상이한 형태로 구현될 수 있으며 기술된 실시형태로 제한되도록 구성되어서는 안된다. 오히려 이 실시형태는 그 설명이 완전하게 되고 본 발명의 기술분야에 전문가에게 본 발명의 범위를 충분히 전달될 수 있도록 제공되는 것이다. 전체적으로 동일부분에 대하여서는 동일한 부호로 표시하였다.
전계효과 트랜지스터(FET) 논리회로의 상보논리 입력병렬(CLIP) 패밀리를 설명하기 전에 FET 논리회로에서 속도의 중요성에 대하여 설명하기로 한다. 그 밖에 본 발명의 기본 CLIP 논리게이트를 설명하고 다음으로 클럭동작 CLIP 논리게이트의 설명과 래칭 클럭동작 논리게이트와 래칭 CLIP 출력논리셀에 대하여 설명한다. 게르마늄을 함유한 P 채널 FET를 설명하고 다음으로 구동단 FET에 대한 공통확산에 대하여 설명한다.
[FET 논리회로에 대한 속도의 중요성]
이미 언급된 바와 같이, 상보형 FET 논리회로, 특히 상보 금속 산화물 반도체(CMOS) 논리회로는 고집적도의 집적논리회로에 널리 사용되고 있다. CMOS 논리회로의 주요잇점은 이들의 전력소모가 스위칭 인터벌 중에만 있으며 실제로 디지털 레스트상태(rest state)에서는 전력소모가 없다.
그러나 CMOS 기술은 요구된 논리기능을 발휘하기 위하여서는 P와 N-채널 FET가 직렬로 배치되는 것이 요구된다. 직렬 연결된 FET는 특히 감소된 구동전류, 증가된 전이시간 및 증가된 확산 용량 때문에 논리게이트의 스위칭속도(토글속도)가 떨어진다. 이제 이들 이유를 설명키로 한다.
트랜지스터의 직렬연결은 직렬 연결된 트랜지스터 수에 직접 비례하여 유료구동전류를 감소시킨다. 감소된 구동전류는 직렬 연결된 트랜지스터의 수만큼 직렬 연결된 트랜지스터의 채널 폭을 증가시켜 회복시킬 수 있다. 그러나 이러한 해결방법은 직렬 연결된 각 트랜지스터의 게이트 입력 및 드레인 확산 용량이 채널 폭과 함께 직접 증가하므로 논리게이트의 '팬 인' 역량을 절충하게 된다.
또한 직렬 연결된 트랜지스터는 직렬트랜지스터의 열(string)에서 캐리어 통과시간을 증가시킴으로서 스위칭 속도를 감소시킨다. 통과시간은 직렬 연결된 디바이스의 수에 대하여 선형적이지 못하다. 직렬 연결된 트랜지스터 수에 대한 캐리어 통과시간은 다음과 같이 정의된다.
여기에서, Tt는 통과시간, Ns는 직렬 연결된 트랜지스터의 수, Lo는 채널길이, μo는 저레벨 전계에서의 캐리어 이동도, Vdd는 전원전압, 그리고 Vsat는 열 포화속도이다. 제1도에서는 0.8μ N- 및 P-채널 실리콘 기술에서 통과시간 Tt가 직렬트랜지스터 수 Ns의 함수로서 작도되어 있다. 레지스터복호 및 기타 회로에서는 20개의 입력함수를 요구하는 것이 보통이다. 20개의 입력을 필요로 하므로 논리게이트의 통과시간은 크게 증가한다. 따라서, CMOS 기술에서 다수의 논리 입력을 취급하기 위해, 다수의 종속논리 게이트단으로 구성된 트리 논리가 종종 필요하다. 그러나, 다수의 종속연결형 게이트는 입력신호와 종속출력신호 사이의 상승 또는 하강 시간을 크게 증가시킨다. 끝으로 확산용량은 FET가 직렬로 연결될 때에 각 드레인 소오스 접속점에서 발생한다. 이 확산용량은 전류가 흐르게 될 때에 충전되어 입력드레인전류의 지연이 이루어져 논리회로의 최대 스위칭속도를 방해한다.
제2a도는 고정된 채널 폭을 가지는 직렬 연결된 트랜지스터수의 함수로서 0.8μ CMOS NAND 게이트의 상승지연을 보인 그래프이다. 직렬 연결된 트랜지스터의 채널 폭은 대칭형 인버터 전압전달기능을 위하여 요구된 것과 일치한다. 즉 N-채널 폭이 Zn이고 P-채널 폭은 ηZn이다. 제2b도는 직렬 연결된 트랜지스터의 채널 폭이 직렬연결된 트랜지스터의 수에 비례하여 증가되는 NOR 게이트를 구동시키는 0.8μ CMOS NAND 게이트의 도표이다. 각 단에 N개의 직렬 연결된 트랜지스터를 갖는 CMOS 논리트리기술의 상승지연은 각 단에 대한 상승지연에 단의 수를 승산하여 얻는다. 2노나초의 상승지연은 매우 전형적이며 이로써 논리회로의 최종 스위칭 속도를 방해한다.
[기본 CLIP 논리게이트]
제3도에서 본 발명에 따른 CLIP AND 논리회로(10)가 상세히 설명된다. 제3도의 회로는 다수의 P-채널 FET(11a-11f)로 구성된 구동단(11)을 포함한다. 제3도에서, 6개의 구동단 FET(11)가 도시되어 있으나 본 발명분야에 전문가라면 구동단 FET의 수는 달라질 수 있음을 알 수 있을 것이다. 실제로 CLIP 논리회로(10)는 종래의 CMOS 논리게이트에 비하여 다수의 논리입력이 취급될 수 있도록 한다.
각 구동단 FET(11)는 논리 입력신호를 수신하기 위한 제어전극(12a-12f)을 포함한다. 구동단 FET(11)은 제1기준전압(전원전압 Vdd)와 공통출력(16)사이에 병렬로 연결된다. 이후 상세히 설명되는 바와 같이, 구동단 FET(11)의 드레인 쌍은 공통확산영역을 통하여 라인(19)에 연결되고 구동단 FET의 소오스 쌍은 공통확산영역을 통하여 공통출력(16)에 연결된다. 구동단 FET는 제어전극의 전위가 거의 접지전위 일 때에 드레인과 소오스 사이에 전도성 채널 영역을 갖는 증가형(enhancement type) FET이다.
제3도에서 상보형 FET 인버터(14)가 Vdd와 제2기준전압(접지) 사이에 직렬로 연결되고 상보형 인버터(14)의 출력(17)은 논리 게이트(10)의 출력이다. 상보형 인버터의 입력(즉, 게이트 15a와 15b)가 또한 공통출력(16)에 연결된다. 본 발명의 우선실시형태에서 상보형 인버터 트랜지스터(14a)(14b)의 설계파라메타는 대칭전압전달기능이 발휘되도록 선택된다.
또한 제3도에서 논리게이트(10)는 공통출력(16)과 제2기준전압(접지)사이에 직렬로 연결된 한 쌍의 게이팅 트랜지스터(13a)(13b)쌍을 가지는 게이팅단(13)을 포함한다. 제3도에서 보인 바와 같이, 두 개의 게이팅 트랜지스터가 사용되었으나 게이팅 트랜지스터(13)의 수가 구동단 FET(11)의 수보다 적은 경우 게이팅 트랜지스터의 수는 달라질 수 있다. 제어전극(18a)(A8b)은 트랜지스터(11f)(11e)의 제어전극(12f)(12e)에 각각 연결된다. 따라서, 게이팅 트랜지스터(13)는 트랜지스터(11e)(11f)가 턴-오프될 때에 턴-온 된다. 본 발명의 기술분야에 전문가라면 제어전극(18)이 다른 제어전극(12)에 연결될 수 있음을 이해할 것이다.
본 발명에 따라서, 구동단 FET(11)의 채널폭에 대한 게이팅단 FET(13)의 채널 폭의 비율은 이후 상세히 설명되는 바와 같이 정확한 작동을 위하여 특정의 관계를 갖는다.
제4도에서는 본 발명에 따른 CLIP OR 회로(20)가 도시되어 있다. 제4도의 회로는 N 및 P 디바이스가 서로 바뀌고 접지전압이 Vdd가 되고 Vdd가 접지전압이 되는 것을 제외하고는 제3도의 회로와 동일하다. 제4도에서 보인 바와 같이, 단일 P-채널 게이팅단 트랜지스터(13d)가 사용된다. 본 발명의 기술분야에 전문가라면 잘 알 수 있는 바와 같이, N-채널 트랜지스터는 상 논리레벨에서 턴-온 되고 하 논리레벨에서 턴-오프 되는 반면에 P-채널 트랜지스터는 상 논리레벨에서 턴-오프 되고 하 논리레벨에서 턴-온 된다. 따라서, 제3도의 회로는 AND 논리기능을 가지고 제4도의 회로는 OR 논리기능을 갖는다.
본 발명에 따른 게이팅 트랜지스터(13)(제3도와 제4도)의 설계가 이제 상세히 설명될 것이다. 제5도는 제3도와 제4도의 논리회로가 정확한 기능을 하기 위해 필요한 게이팅단 트랜지스터(13)의 드레인전류(Id)대 드레인 전압(Vd) 특성을 보이고 있다. 제5도에서 보인 바와 같이, N-채널 구동단 FET(13)와 제3도의 P-채널 구동단(11)의 드레인전류대 드레인전압이 도시되어 있다. 논리레벨 로우(다운)일 때 4개의 구동단 입력(12)과 일치하는 4개의 플로트가 도시되어 있다. 환언컨데, 구동단에 대하여 도시된 최하측 전류플로트는 하나의 구동단 제어전극(12)이 전원전압 Vdd인 것을 제외하고는 일치한다.
게이팅 트랜지스터(13)에 흐르는 포화드레인전류는 다른 구동단 트랜지스터에 일치하는 포화전류이하이어야 한다. 다른 구동단 트랜지스터의 포화전류는 게이팅 트랜지스터(13)의 포화전류의 두배가 되어야 한다. 제5도는 P- 및 N-채널 디바이스에서 드레인 전류가 일치하는 교차점(A)을 보이고 있다. 최악인 경우의 상태(즉, 한 제어전극 12a-12f이 업인 것을 제외하고)는 드레인전압이 구동트랜지스터 게이트중 어느 하나가 업이 아닐 때에 원치 않는 포지티브 논리출력이 발생되지 않도록 상보형 인버터(14)의 단을 스위칭시키기 시작하는데 요구된 값 이하에서 꼭 발생한다.
N-채널 디바이스 동일한 채널크기를 갖는 P-채널 디바이스의 포화전류는 계수　η만큼 작다. 여기에서 η는 P-채널 디바이스에 비교되는 N-채널 디바이스에서 캐리어 이동도의 비율이다. 동일 포화전류에서, P-채널 디바이스의 채널 폭은 채널길이가 동일하다고 가정할 때에 N-채널 디바이스의 η배가되어야 한다. 게이팅 FET(13)의 직렬 연결된 채널 폭 Zn을 위한 일반설계기준은 다음과 같다.
여기에서 Zn은 N-채널 게이팅 FET(13)의 채널 폭, I*satp는 스퀘어채널 P-채널 FET의 포화전류, I*satn은 스퀘어 채널 N-채널 FET의 포화전류, 계는 P-채널구동 FET(11)의 채널 폭, Ln은 N-채널 게이팅 FET(13)의 채널길이, LP는 P-채널구동 FET(13)의 채널길이, 그리고 Sn은 N-채널게이팅 FET(13)의 수이다.
포화전류의 비율은 다음 등식에 따라 정의된다.
이 비율은 순수실리콘 쇼트채널디바이스에서는 전형적으로 2.4이다.
따라서, 제3도의 P-채널 디바이스와 N-채널 디바이스가 동일한 채널길이를 가지고 두 N-채널 디바이스가 제3도에서 보인 바와 같이 사용된다면 등식(2)를 다음과 같이 줄여 표현할 수 있다.
이 등식(4)은 제3도에서 보인 CLIP AND 회로의 정확한 동작을 위한 단순화된 임계설계등식이다. 여기에서 Sn은 2이다.
제4도의 CLIP OR 회로에 대하여 등식(2)는 적용하고 N 및 P-트랜지스터의 역할을 바꾼다. 따라서
이를 간단히 줄이면 다음과 같다.
제3도와 제4도는 게이팅단(13)에 하나 이상의 직렬 연결된 게이팅 트랜지스터가 사용될 수 있음을 보이고 있다. 사용된 트랜지스터의 수는 요구된 적용환경 및 논리기능에 따라서 달라질 수 있다. 예를 들어 다중회로가 공통 레지스터에 결합될 때에 하나 이상의 트랜지스터가 회로의 전력소모를 제어토록 사용될 수 있다. 따라서, 제4도에서는 단 하나의 트랜지스터가 도시되고 제3도에서는 두 개의 트랜지스터가 도시되어 있다.
모든 디바이스가 동일한 채널길이를 가지고 모든 디바이스가 약 2.4의 η를 갖는 실리콘 집적회로실리콘으로 제조되는 제3도의 CLIP AND 회로의 특정설게예에 등식(2)을 적용할 때에 구동단 트랜지스터(11)가 5μ의 채널 폭을 갖는 경우 게이팅단 FET(13)은 본 발명에 따라서 약 2μ의 폭을 갖도록 설계된다. P-채널 FET(14a)는 약 11μ폭을 가지며 N-채널 FET(14b)는 약 5μ의 폭을 갖는다. 마찬가지로 제4도에서 구동단 FET(11)은 5μ의 폭을 가지고 단일 게이팅단 트랜지스터(13a)는 6.25μ의 폭을 가지며 트랜지스터(14a)의 폭은 11이고 트랜지스터(14b)는 5μ의 폭을 갖는다. 제6도에서는 제3도에서 보인 다중입력 CLIP AND 게이트의 컴퓨터 시뮬레이션의 결과를 보이고 있다. 제6도에서는 제3도의 게이트의 상승지연시간이 구동단 게이트이 수 Ng의 함수로서 나타나 있다. 출력펄스는 구동단 트랜지스터(11)의 모든 게이트가 전원전압 Vdd에서 업(up)이 될 때에만 상보형 인버터의 출력단자에서 발생한다. CLIP AND 회로는 어드레스 레지스터가 레지스터 출력의 최소지연시간 및 최소용량로딩으로 복호되는 것이 요구되는 정지랜덤 엑세스 메모리(SRAM)의 설계에 중요한 것이다. 이 회로에 있어서 복호시간은 9개의 입력논리함수를 복호하는데 전형적으로 2노나초가 걸리는 CMOS 트리논리회로와는 다르게 전형적으로 0.9노나초이다. 0.8μ의 채널길이가 가정된다.
제3도의 CLIP AND 회로는 통상의 CMOS 기술보다 부품이 적고 복호시간이 크게 감소되었으며 구동레지스터 출력의 최소용량로딩으로 다수의 디지털신호입력을 효과적으로 복호하는데 상용될 수 있다.
제3도의 CLIP AND 논리게이트의 상승지연시간에 대한 표현(제6도에서 그래프로 보임)은 다음과 같이 주어진다.
여기에서 Cd*는 확산용량 F/cm2, Cg*= 게이트용량 F/cm2, Ns는 구동단게이트(11)의 수, Zi는 출력인버터(14)에서 N-채널디바이스(14b)의 채널 폭, n는 I*nsat/I*psat, Lo는 채널길이, Ld는 드레인과/ 또는 소오스확산의 길이, Zn은 "AND"게이트에서 N-채널디바이스의 폭이다.
제6도는 P-채널실리콘디바이스 이후 상세히 설명되는 바와 같이 통상적으로 게르마늄으로 도프될 때에 η에서의 변화효과를 순수 N- 및 P-채널실리콘에 대한 2.5의 η와 1의 η와 비교한다.
제4도의 CLIP OR 회로의 상승지연시간은 등식(8)으로 주어진다.
상승지연이 구동단게이트의 수 Ns의 함수로서 제7도에 도시되어 있다. 이 회로의 상승지연은 직렬 연결된 CMOS 디바이스의 수 Ns를 통한 통과시간보다 작다. 따라서, 본 발명의 CLIP 논리회로는 32 입력신호이상이더라도 상승지연특성이 매우 낮음을 알 수 있다.
[클럭작동 CLIP 논리게이트]
이제 본 발명의 클럭작동 CLIP 논리회로를 상세히 설명키로 한다. 제8도의 클럭작동 CLIP AND 논리회로(30)는 입력(12)의 하나가 논리입력신호대신에 클럭신호를 수신하기 위한 "클럭" 입력인 것을 제외하고는 제3도의 클럭비작동형 AND 회로와 동일하다. 제3도를 제8도에 비교하므로서 논리입력(12f)가 클럭입력으로 대체되었음을 알 수 있을 것이다. 그러나, 다른 입력(12)이 클럭입력으로 대체되거나 부가적인 구동단트랜지스터(11)가 클럭입력을 제공토록 부가될 수 있음을 이해할 수 있을 것이다.
클럭작동 AND 게이트에서 출력(17)은 모든 게이트(12a-12e)와 클럭이 하이(high)일 때 하이이다. 또한 게이팅단(13)에 대하여 상기 언급된 설계안이 제8도에도 적용될 수 있다. 클럭시간 인터벌중에만 최소전력, 전형적으로 1밀리와트의 전력이 소모된다.
제9도에서는 클럭작동 CLIP OR 회로(40)를 보이고 있다. 이 회로는 두 가지 점에서 제4도의 CLIP OR 회로와 상이하다. 첫째로 게이팅 단 FET(13a)의 입력제어게이트(18a)가 클럭입력으로 구동된다. 또한 클럭킹 FET(21)가 제2공통출력라인(19)와 접지사이에 직렬로 배치되고 또한 제어전극(22)이 클럭입력에 연결된다. 클럭펄스가 인가될 때에 클럭킹 FET(21)가 턴-온되고 게이팅 FET(13)가 턴-오프된다. 만약 하나 이상의 논리제어게이트(12a-12f)가 업이 되면 인버터(14)의 출력은 신속히 전원전압 Vdd로 상승한다. 클럭펄스가 접지전압으로 강하할 때에 클럭킹 FET(21)가 턴-오프되고 게이팅 FET(13)가 턴-온된다. 이 때에 공통출력(16)의 전위가 신속히 전압전압 Vdd으로 상승하고 인버터(14)의 출력(17)이 신속히 접지전위로 하강한다.
제9도의 클럭작동 CLIP OR 회로는 게이팅 FET 채널의 채널 폭을 제한하지 아니한다. 환언컨데, 등식(5)(6)이 제9도의 클럭작동 CLIP OR 회로에 적용되지 아니한다. 이 회로에 의하여 DC 전력이 소모되지 아니한다. 이 회로에 상승지연은 제7도에서 보인 것과 동일하다.
[래칭클럭작동 CLIP 논리게이트]
제10도에서, 본 발명에 따른 래칭클럭작동 CLIP AND 게이트(50)가 설명될 것이다. 래칭클럭작동 CLIP AND 게이트(50)는 래칭 FET(23a)로 구성된 래칭단(23)이 부가 구성되어 있는 것을 제외하고는 제8도의 클럭작동 AND 게이트(30)와 동일하다. 래칭 FET(23a)의 제어전극(24a)은 상보형 인버터(14)의 출력(17)에 연결된다. 래칭 FET(23a)는 접지와 직렬 연결된 게이팅 FET(13a)(13b) 사이에 각각 연결된다. 제3도에서 설명된 설계예에 있어서, 래칭 FET(23)의 채널 크기는 게이팅단 트랜지스터(13A)(13b)와 동일하다. 게이팅단(13)에 단일게이팅 FET가 사용될 때에 클럭킹 FET(23a)는 접지와 공통신호라인(16)사이에 연결된다. 래칭 FET(23)은 상보형 인버터(14)의 출력(17)이 클럭시간중에 입력(12a-12e)에서 전압의 변화가 있더라도 변화하지 않도록 한다.
제11도에서는 대칭클럭작동 CLIP OR 회로가 상세히 설명될 것이다. 제11도에서 보인 바와 같이, 래칭클럭 작동 CLIP OR 회로는 라인(19)와 공통출력(16)사이에 연결되는 N-채널 FET(23a)로 구성된 래칭 FET 단(23)으로 부가 구성되어 제9도의 클럭작동 CLIP OR 회로와 상이하다. 상호형 인버터(14)의 출력(17)은 래칭 FET(23a)의 게이트(24a)에 궤한된다. 상기 언급된 설계예에 있어서, 클럭킹 FET(21)의 채널 폭은 20μ이고 래칭 FET(23)의 채널 폭은 5μ이다.
작동에 있어서, 클럭펄스 업 레벨은 게이팅 포인트를 클럭킹단(21)을 통하여 접지전위에 연결하는 반면에 동시에 게이팅 FET(13a)을 턴-오프시켜 전원전압 Vdd로부터 공통출력(16)을 분리한다. 클럭펄스 인터벌중에 어느 하나의 구동단 트랜지스터(11a-11e)가 전원전압이 인가된 그 제어전극(12a-12f)에 의하여 턴-온되는 경우에 상보형 인버터(14)의 출력(17)은 전원전압 Vdd로 상승된다. 이 상황에서 FET(21)(23)가 전도됨으로서 클럭펄스의 종료 시까지 상보형 인버터출력(17)이 전위전압으로 상승된 상태에서 래칭되게 한다. 클럭펄스 전위가 접지전위로 하강할 때에 게이팅 FET(13)가 턴-온되고 클럭킹 FET(21)가 턴-오프되어 상보형 인버터(14)의 출력이 신속히 접지전위로 하강되게 하는 한편 동시에 래칭트랜지스터(23)를 턴-오프시킨다. 만약 모든 구동단트랜지스터(11a-11e)가 자신들의 제어게이트에 접지전위가 인가되어 전도상태가 아니라면 상보형 인버터(14)의 출력은 클럭펄스 중 접지전위로 유지된다.
[래칭 CLIP 출력논리셀]
제12도에는 래칭 CLIP 논리셀이 도시되어 있다. 이 회로의 입력에 인가되는 정신호는 입력신호가 클럭펄스인터벌중에 강하되거나 또는 그 이후에 강하되는 것에 관계없이 클럭펄스인터벌중에 출력으로 래칭된다.
제12a도에서 보인 바와 같이, 이 회로는 P-와 N-채널구동단 FET(11a)(11b)을 포함하고 그 각각의 제어전극(12a)(12b)이 논리입력에 연결된다. 한 쌍의 클럭킹 FET(21a)(21b)가 클럭입력에 연결된다. 한 쌍의 래칭 FET(23a)(23b)는 게이트출력(17)에 연결된 제어전극(24a)(24b)를 갖는다. 한 쌍의 FET(14a)(14b)로 구성된 상보형 인버터(14)의 제어입력은 공통노드(node)(16)에 연결된다. 제어게이트에 접지전위가 인가되어 전도상태가 아니라면 상보형 인버터(14)의 출력 제12b도에서 보인 바와 같이, 이 회로의 입력에 인가되는 정신호는 입력신호가 클럭펄스인터벌 중에 강하하거나 그 이후에 강하하는 것에 관계없이 클럭펄스인터벌중에 출력으로 래칭된다.
[게르마늄 P-채널 FET]
상기 언급된 바와 같이, CLIP 논리게이트의 N- 및 P-채널 디바이스는 통상적으로 실리콘으로 도프된 논리게이트이다. 주어진 게이트영역과 게이트-소오스 전압에서 실리콘 P-채널 디바이스는 N-채널 FET 디바이스의 약 반정도의 포화전류를 공급한다.
본 발명에 따라서, P-채널실리콘 FET는 P-채널 실리콘 디바이스 채널영역에 게르마늄이온을 주입하거나 그 밖의 방법으로 배치하므로서 N-채널 FET 특성에 거의 가깝게 개선될 수 있으며, N-채널 실리콘 디바이스는 게르마늄이 없다. 게르마늄은 P-채널 내에서 정공의 고전계 이동도를 향상시키고 캐리어농도를 증가시킨다.
또한 게이트와 확산용량이 채널 폭과 함께 감소하므로 게르마늄은 P-채널 디바이스의 게이트와 확산용량을 효과적으로 감소시킨다. 게이트 및 확산용량의 감소에도 불구하고 실리콘 N-채널 디바이스와 같은 동일전류가 유지될 수 있다. 게르마늄으로 보상된 P-채널영역의 페르미전위는 주어진 온도에서 고유캐리어농도가 증가하므로 N-채널실리콘영역보다 낮다. 그러나, 특히 페르미 스레숄드(threshold) FET 트랜지스터가 사용되는 경우 P-채널 보상형 디바이스 문턱전압(threshold voltage)은 N-채널실리콘 디바이스와 같아질 수 있다. 페르미 스레숄드 FET 트랜지스터의 구성과 작동이 본 발명자에 의해 출원된 미국특허출원 제 07/318,153호(1991년 2월 5일자 미국특허 제4,990,974호), 미국특허줄원 제 07/370/398호(1991년 1월 8일자 미국특허 제4,984,043호)와, 미국특허출원 제07/646,829호(1991년 1월 25일자 출원)에 상세히 기술되어 있으며 본 발명의 출원인에 양도되었고, 그 내용이 이 출원에 대한 인용문헌이 될 수 있다.
본 발명의 우선 실시형태에 있어서, P-채널이동도는 P-채널영역의 약 36원자%가 게르마늄원자일 때에 실리콘 내에서의 N-채널이동도에 가장 근접하도록 증가될 수 있다. 게르마늄은 미국특허 제4,928,156호(Alvis 외)에 기술된 이온주입기술을 이용하여 실리콘 기관내의 N-채널영역에 주입될 수 있다. 잘 알려진 다른 기술도 사용될 수 있다. 본 발명의 기술분야에 전문가라면 잘 알 수 있는 바와 같이, P-채널 FET를 게르마늄으로 도프하기 위하여 N-채널 FET는 적당한 마스크로 피복되어 게르마늄이온이 P-채널 FET 디바이스의 채널영역에만 주입되고 N-채널 FET 디바이스에는 게르마늄이 도프되지 않도록 하여야 한다.
또한 본 발명의 기술분야에 전문가라면 잘 알 수 있는 바와 같이 게르마늄이 통상의 MOS FET 회로의 P-채널 FET 디바이스와 상기 특허출원 및 특허의 페르미 스레숄드 FET에 주입될 수 있다. 페르미 스레숄드 FET에 이용될 때에 게르마늄의 주입깊이는 페르미깊이 Yo보다 약간 깊어야한다(상기 언급된 특허와 특허출원에 정의된 바와 같이). 또한 본 발명분야의 전문가라면 소스와 드레인영역과 채널영역에 계단접합(abrupt junction) 또는 얕은 접합(shallow junction)이 형성되도록 하기 위해 게르마늄 주입은 P-채널 FET의 소스와 드레인 영역이 P-채널영역에 포함되도록 P-채널영역을 지나 연장될 수 있음을 알 수 있을 것이다.
P-채널 FET의 채널영역에 게르마늄이온을 주입하는데는 두 가지 중요한 효과가 있다. 첫째로, 게르마늄도핑형 실리콘 P-채널영역내에서 정공의 이동도μ는 다음의 관계식, 즉 μP=550+1300Z에 따라서 실리콘내 게르마늄의 어닐링(annealing) 비율농도 Z에 비례하여 증가한다.
따라서, P-채널 FET 디바이스에 게르마늄을 첨가하므로서 주어진 게이트와 드레인전압에 대하여 N- 및 P-채널디바이스 전규구동능력사이의 보다 양호한 정합이 이루어지도록 한다.
둘째로, 전문가라면 보론(boron)이 전형적으로 게르마늄내에 존재함을 잘 알고 있을 것이다. 이러한 보론의 존재는 보론 깊이형태(boron depth profile)가 보다 이론적인 예측에 일관되도록 한다. 환언컨데, 보론 깊이형태는 게르마늄없이 보다 가파르게 된다. 이로써 효과적으로 조절된 얕은 P-형 패러미채널깊이를 얻을 수 있도록한다.
실리콘 FET의 P-채널영역에서 전형적인 게르마늄의 주입량은 100kev 이상의 에너지에서 1E14/cm2이상이다. 실제 주입에너지는 요구된 페르미 깊이와 일치하여야한다. 이는 실리콘의 격자상수가 5.43Å이고 게르마늄은 5.65Å이므로 적절한 주입량이며 1E14/14cm2의 주입량은 약 10Å의 도핑공간을 주입할 수 있도록 한다.
게르마늄도피형 실리콘 채널영역내에서 주어진 온도에서 고유 캐리어농도는 순수실리콘보다는 크고 순수게르마늄보다는 작다. 어느 주어진 물질에 대한 고유캐리어농도 Ni는 그 물질의 에너지갭에 따라 달라질 수 있고 그 페르미전위를 제어한다. 실리콘과 38%게르마늄 도핑형 실리콘에 대한 고유 캐리어농도가 Ni가 섭씨온도의 함수로서 제13a도와 제13b도에 작동되어 있다.
여기에서,
여기에서, T는 켈빈온도인 실제온도, Tref는 실온(27℃, 300K), Φf는 기판의 페르미전위, Egref는 실온에서 가전자대와 전도대사이의 에너지 갭, Eg(T)는 새로운 온도에서 에너지 갭, Nsubstrate는 cm3당 기관의 도판트농도, K는 볼츠만상수, g는 전자변화를 나타낸다.
에너지갭은 전자볼트로 정의되고 실리콘의 경우 다음과 같은 온도관계를 갖는다.
고유 캐리어농도는 보다 높은 온도 환경에서는 중요한 요소이며 게르마늄 채널도핑의 비율을 제한할 수 있다. 그러나, 상보형 논리회로를 이들의 최대속도에서 작동시키는 반면에 최소의 칩영역과 회로전력이 소모되는 것이 요구될 때에 실리콘 P-채널 디바이스를 게르마늄으로 도핑하는 잇점은 열적인 불리점을 능가한다.
[구동단 FET의 공통확산]
이미 언급된 바와 같이 CLIP 논리회로는 공통출력(16)과 전원전압(접지전압 또는 Vdd)사이에 연결된 다수의 구동단 FET를 갖는 구동단(11)을 포함한다. 공통신호출력버스(16)의 확산용량로딩은 이들 회로의 속도제한요소이다. 따라서, 본 발명에 따라 제3도, 제4도 및 제8도-제11도에서 보면 CLIP 회로는 공통신호버스에 연결된 확산영역을 분배한다. 분배된 확산영역은 확산용량로딩을 2의 계수만큼 감소시킨다. 이로써 상승 및 하강지연시간에서의 용량로딩효과가 최소화된다.
제14a도와 제14b도에서는 출력신호버스(output signal bus)에 연결된 확산영역을 분배토록 제1 및 제2전위와 공통신호버스사이에서 CLIP 논리회로의 구동단트랜지스터(11)를 연결하는 두 가지 기술을 보이고 있다. 제3도와 제14a도의 조합으로, 구동트랜지스터(11a-11f)는 집적회로기판(28)의 일부로서 도시되어 있다.
도시된 바와 같이, 드레인(27a-27f)은 라인(19)을 통하여 전원전압레벨 VddDP 연결된다. 3개의 공통확산영역에는 3개의 수직으로 분배된 소오스영역이 있다. 제1확산영역이 소오스(26a)(26d)를 분배하고 제2확산영역이 소오스(26b)(26e)를 분배하며, 제3확산영역이 소오스(26c)(26f)를 분배한다. 모든 분배된 소오스(26a-26f)는 공통출력(16)에 연결된다. 소오스(26a-26f)를 분배함으로서 공통출력(16)에서의 용량은 반으로 감소한다.
제14b도는 수직이 아닌 수평으로 분배된 분배소오스확산영역을 보이고 있다. 제14b도에서 보인바와 같이, 드레인(27)은 공통확산을 통하여 전원 Vdd에 연결된다. 본 발명의 기술분야의 전문가라면 분배확산기술이 확산용량을 2의 계수로 감소시키기 위하여 전 병렬 논리회로에 사용됨을 알 수 있을 것이다. 도면과 상세한 설명에서는 본 발명의 전형적인 실시형태가 설명되고 비록 특정용어가 사용되었으나 이들은 단순히 설명을 위하여 사용된 것으로 제한의 목적으로 사용된 것은 아니며 본 발명의 범위는 다음의 특허청구범위에서 한정된다.

Claims (16)

  1. 상보논리입력병렬(CLIP) 전계효과트랜지스터(FET) 논리회로에 있어서 이 회로가 제1전도율형태의 적어도 하나의 FET를 포함하고 논리입력신호를 수신하는 적어도 하나의 제어전극을 갖는 구동단으로 구성되고, 적어도 하나의 구동단 FET가 공통출력과 제1전위레벨사이에 연결되며, 여기에서 게이팅 FET의 수가 구동단 FET의 수보다 적고 제2전위 레벨과 상기 공통입력사이에 연결된 제2전도율 형태의 적어도 하나의 게이팅 FET가 구성되어 있으며, 상기 적어도 하나의 게이팅 FET가 상기 적어도 하나의 구동단 FET의 제어전극에 연결된 적어도 하나의 제어전극을 가지고, 상기 적어도 하나의 게이팅 FET의 적어도 하나의 크기가 상기 적어도 하나의 게이팅 트랜지스터의 포화전류가 상기 적어도 하나의 구동단 FET의 포화전류보다 작게 선택되며, 상기 제1 및 제2전위레벨사이에 직렬로 연결된 상기 제1전도율형태의 FET와 상기 제2전도율형태의 FET로 구성되고 인버터 입력을 가지며 인버터 입력이 상기 공통출력에 연결된 상보형 FET 인버터로 구성됨을 특징으로 하는 CLIP FET 논리회로.
  2. 청구범위 1항에 있어서, 상기 적어도 하나의 게이팅 FET와 상기 적어도 하나의 구동단 FET의 크기가 상기 적어도 하나의 게이팅 트랜지스터의 포화전류가 상기 적어도 하나의 구동단 FET의 포화전류의 반이 되도록 선택됨을 특징으로 하는 CLIP FET 논리회로.
  3. 청구범위 1항에 있어서, 적어도 하나의 구동단 FET의 채널 폭에 대한 적어도 하나의 게이팅 FET의 채널 폭의 비율은 상기 적어도 하나의 게이팅 FET의 채널폭의 비율은 상기 적어도 하나의 게이팅 FET의 스퀘어채널 포화전류에 대한 상기 적어도 하나의 구동단 FET의 스퀘어 채널포화전류의 비율에 적어도 하나의 구동단 FET의 채널길이에 대한 적어도 하나의 게이팅 FET의 채널길이의 비율을 곱하고 상기 적어도 하나의 게이팅 FET의 수를 2로 나누어 곱한 값과 같음을 특징으로 하는 CLIP FET 논리회로.
  4. 청구범위 3항에 있어서, 상기 적어도 하나의 게이팅 FET가 상기 적어도 하나의 구동단 FET의 한 제어전극에 연결된 제어전극을 갖는 하나의 게이팅 FET로 구성되고, 상기 구동단 FET의 채널길이가 상기 게이팅 FET의 채널길이와 같으며, 상기 적어도 하나의 구동단 FET의 채널 폭에 대한 상기 한 게이팅 FET의 채널 폭의 상기 비율이 상기 한 게이팅 FET의 스퀘어 채널포화전류에 대한 적어도 하나의 상기 구동단 FET의 스퀘어채널포화전류의 비율의 반임을 특징으로 하는 CLIP FET 논리회로.
  5. 청구범위 3항에 있어서, 상기 적어도 하나의 구동단 FET가 적어도 두 개의 구동단 FET로 구성되고, 적어도 하나의 게이팅 FET는 제2전위레벨과 상기 공통출력사이에 직렬 연결된 두 개의 게이팅 FET로 구성되며, 상기 두 게이팅 FET의 각 제어전극이 상기 적어도 두 구동단 FET의 각 제어전극에 연결되고, 상기 적어도 두 구동단 FET의 채널길이가 상기 두 게이팅 FET의 채널길이와 같으며, 상기 적어도 두 구동단 FET에 대한 상기 두 게이팅 FET의 채널 폭의 비율이 상기 두 게이팅 FET의 스퀘어채널포화전류에 대한 상기 적어도 두 구동단 FET의 스퀘어채널포화전류의 비율과 같음을 특징으로 하는 CLIP FET 논리회로.
  6. 청구범위 3항에 있어서, 제1전도율 형태의 상기 FET가 P-채널 FET로 구성되고 상기 제2전도율형태의 상기 FET가 N-채널 FET로 구성되어 CLIP AND 회로를 구성함을 특징으로 하는 CLIP FET 논리회로.
  7. 청구범위 3항에 있어서, 상기 구동단이 클럭입력신호를 수신하는 제어전극을 갖는 상기 제1전도율형태의 클럭킹 FET로 구성되며 클럭킹 FET는 상기 공통출력과 상기 제1전위레벨사이에 연결되어 클럭작동 CLIP 회로를 구성함을 특징으로 하는 CLIP FET 논리회로.
  8. 청구범위 7항에 있어서, 상기 적어도 하나의 게이팅 FET의 상기 적어도 하나의 제어전극이 상기 클럭킹 FET 제어전극에 연결됨을 특징으로 하는 CLIP FET 논리회로.
  9. 청구범위 3항에 있어서, 상기 제2전도율형태의 래칭 FET가 구성되어 있으며 2제어전극이 상기 상보형 인버터 상기 직렬 연결된 FET 사이에 연결되고, 상기 래칭 FET가 적어도 하나의 상기 게이팅 FET의 병렬로 연결되어 래칭 CLIP 회로를 구성함을 특징으로 하는 CLIP FET 논리회로.
  10. 청구범위 3항에 있어서, 상기 구동단이 상기 제1전도율 형태의 적어도 한 쌍의 FET를 포함하고 상기 FET쌍이 공통확산영역을 통하여 상기 공통출력에 연결됨을 특징으로 하는 CLIP FET 논리회로.
  11. 청구범위 3항에 있어서, 상기 구동단이 상기 제1전도율 형태의 적어도 한 쌍의 FET를 포함하고, 상기 FET쌍이 공통확산영역을 통하여 상기 제1전위레벨에 연결됨을 특징으로 하는 CLIP FET 논리회로.
  12. 청구범위 6항에 있어서, 상기 P-채널 FET와 상기 N-채널 FET가 단결정실리콘으로 제작되고, 상기 P-채널이 게르마늄을 포함하여 상기 P-채널 FET의 캐리어 이동도를 증가시키며, 상기 N-채널 FET의 채널에는 게르마늄이 없음을 특징으로 하는 CLIP FET 논리회로.
  13. 청구범위 12항에 있어서, 상기 P-채널 FET의 상기 채널이 상기 N-채널 FET와 상기 P-채널 FET의 캐리어 이동도가 동일하도록 충분한 농도의 게르마늄을 포함함을 특징으로 하는 CLIP FET 논리회로.
  14. 청구범위 3항에 있어서, 상기 제1전도율 형태의 상기 FET가 N-채널 FET로 구성되고, 상기 제2전도율 형태의 FET가 P-채널 FET로 구성되어 논리 OR 게이트를 구성함을 특징으로 하는 CLIP FET 논리회로.
  15. 청구범위 14항에 있어서, 상기 P-채널 FET와 상기 N- 채널 FET가 단결정 실리콘으로 제작되고, 상기 P-채널 FET의 채널이 상기 P-채널 FET 내의 캐리어 이동도를 증가시키도록 게르마늄을 포함하며, 상기 N-채널 FET의 채널에는 게르마늄이 없음을 특징으로 하는 CLIP FET 논리회로.
  16. 청구범위 15항에 있어서, 상기 P-채널 FET의 상기 채널이 상기 N-채널 FET와 상기 P-채널 FET의 캐리어 이동도를 동일하게 하도록 충분한 농도의 게르마늄을 포함함을 특징으로 하는 CLIP FET 논리회로.
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