JPH06505373A - 相補形論理入力並列（ｃｌｉｐ）論理回路ファミリー - Google Patents

相補形論理入力並列（ｃｌｉｐ）論理回路ファミリー

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 相補形論理入力並列（ＣＬＩＰ）論理回路ファミリー発明の分野 本発明は、集積回路の電界効果形トランジスタ（ＦＥＴ）論理回路に関するもの であり、さらに詳しくは高速かつ高密度の相補形の全並列ＦＥＴ論理回路に関す るものである。
発明の背景 相補形電界効果形トランジスタ（ＦＥＴ）論理回路、特に相補形金属酸化膜半導 体（ＣＭＯ３）論理回路はとりわけ高回路密度及び低電力消費であるため、集積 回路論理ではますます一般的になってきている。代表的なＣＭＯＳ論理ゲートは 、米国特許明細書第３．９１１．２８９号の図１に図示されている。ＣＭＯＳ論 理ゲートは一般に、並列接続されている第１の導電形のＦＥＴを複数有する駆動 段と、直列接続されている逆の導電形のＦＥＴを同様に複数有する負荷段とを含 む。論理入力信号はそれぞれ、トランジスタ対すなわち一方が駆動ｌ・ランジス タに他方が負荷トランジスタに同時に供給される。
しかしながら、従来のＣＭＯＳ論理ゲート中の負荷トランジスタは直列接続であ るので、ゲートのトグル速度すなわちスイッチング速度が減少し、かつ、ゲート に供給することかできる入力の数（「ファンイン」と称されている）が減少する 。これらの問題を解決するために、「全並列Ｊ　ＣＭＯＳゲートの設計がこれま で提案されている。全並列ＣＭＯＳ論理ゲートの一つが上述した米国特許明細書 第３．９１１．２８９号の図３Ａに図示されており、この図では直列負荷トラン ジスタが、ＭＯ３形トランジスタ又は抵抗とすることができる第１の負荷と、駆 動段トランジスタとは逆の導電形のＭＯＳ形トランジスタを具える第２の負荷と に置き換えられている。
特に高性能の全並列論理ファミリーは、１９８９年４月１４日に出願され、発明 者がＡｌｂｅｒｔ　Ｗ、Ｖｉｎａｌで、タイトルが「高速相補形電界効果形トラ ンジスタ論理回路」である出願番号第０７／３３８．２８０号の願書に記載され ており、現在米国特許明細書第５．００１．３６７号は本発明の壌り受け人に譲 渡され、本発明の内容として援用する。高速、高密度かつ低電力消費の相補形Ｆ ＥＴ論理回路か開示されており、この回路では、論理ゲートの相補形ＦＥＴイン バータ出力段の電圧伝達関数を故意にスキューして、論理ゲー１−に対するリフ トオフ期間を著しく減少させ、したがってゲートの速度を著しく増加するように している。５００ＭＨｚ又はそれ以上のスイッチング速度が得られ、従来の全平 行論理設計例えば上述した米国特許明細書第３．９１１．２８９号の設計の５倍 又はそれ以上となる。
上述した改善にもかかわらず、全並列論理設計をさらに高性能にする必要がある 。特に、ゲートの立上がり時間及び遅延時間をできるだけ少なくする高速論理回 路が引き続き必要となる。
言い換えれば、論理入力信号の状悪を正確に再現する論理出力信号を発生させる ためにゲートの内部遅延をできるだけ少なくしなければならない。
相補形ＦＥＴ論理入力の速度を＃１限する他の重要な要因は、Ｎチャネルデバイ スの飽和電流とＰチャネルデバイスの飽和電流との固有の差である。特に、シリ コンのＰチャネルＦＥＴデバイスは、匹敵しうるＮチャネルＦＥＴデバイスと同 様に飽和電流の約半分を運ぶ。Ｐチャネルデバイスは飽和電流がより少な（、か つ、それに対応してＰチャネルデバイスはキャリア移動度がより小さいために、 論理ゲートの全体の速度が制限される。
最後に、論理ゲートの内部容量もまた全体の速度を増加させるに当たり主な障害 となっている。また一般にゲートの内部容量により、単一のゲートによって操作 することかできる論理入力の数（ファンイン）か制限される。復号化操作のよう に多数の論理入力か要求される場合にはしたかつて、一般にカスケード論理ゲー トの「ツリー」が要求され、その結果全体の遅延時間か著しく増加する。
発明の要約 本発明の目的はしたかって、高速の相補形全並列ＦＥＴ論理回路ファミリーを提 供することである。
本発明の他の目的は、最小遅延を示す高速の相補形全並列ＦＥＴ論理回路ファミ リーを提供することである。
本発明の他の目的は、ＰチャネルＦＥＴデバイスの固有に低い飽和電流及びキャ リア移動度によって性能が制限されない高速の相補形全並列ＦＥＴ論理回路ファ ミリーを提供することである。
本発明の他の目的は、多数の論理入力を単一のゲートによって操作できるように 、小さい内部容量を示す高速の相補形全並列ＦＥＴ論理回路ファミリーを提供す ることである。
これらの目的は、本発明の相補形論理入力平行（ＣＬ［Ｐ）論理回路ファミリー によって達成され、本発明の相補形論理入力平行（ＣＬ　ＩＰ）論理回路ファミ リーは、第１の導電形のＦＥＴを少なくとも１個有する駆動段を含み、各ＦＥＴ は論理入力信号を受信する制！ｌＩ！極を少なくとも１個有する。駆動段ＦＥＴ は共通出力と第１の電位レベルの点との間に接続されている。相補形ＦＥＴ対を 具える相補形ＦＥＴインバータは、第１の電位レベルの点と第２の電位レベルの 点との間に直列接続され、相補形インバータの入力は共通出力に接続されている 。
本発明によれば、第２の導電形のゲートＦＥＴを少なくとも１個具えており、こ のゲートＦＥＴは第２の電位レベルの点と共通入力との間に接続されている。ゲ ートＦＥＴの制御電極は駆動段ＦＥＴの一つの制御電極に接続されている。ゲー トＦＥＴの寸法は、駆動段ＦＥＴの寸法に対して調整され、その結果高速論理回 路を形成する。特に、駆動段ＦＥＴのチャネル幅に対するゲートＦＥＴのチャネ ル幅の比は、ゲートＦＥＴの方形チャネルの飽和電流に対する駆動段ＦＥＴの方 形チャネルの飽和電流の比に、駆動段ＦＥＴのチャネル長に対するゲートＦＥＴ のチャネル長の比を乗じ、これにゲー）　ＦＥＴの個数を２で割ったものを乗じ たものにほぼ等しい。これを次式に示す。
ここで、Ｚｌはゲートトランジスタのチャネル幅を、Ｚ、は駆動段トランジスタ のチャネル幅を、Ｉ　”　ｓａｌｍは方形チャネルの駆動トランジスタの飽和電 流を、Ｉ”ｉａｔｇは方形チャネルのゲートトランジスタの飽和電流を、Ｌ、は ゲートトランジスタのチャネル長を、Ｌ、は駆動段トランジスタのチャネル長を 、Ｓｌはゲートトランジスタの個数をそれぞれ示す。本発明によれば、ゲートＦ ＥＴの構成を上述したように決めた場合、論理ゲートの内部遅延時間が著しく減 少し、したがって信頼性のある論理スイッチングが保証されている間ゲートの速 度が向上していることを確かめた。
ＣＬＩＰ　ＡＮＤゲートでは、駆動段トランジスタはＰチャネルＦＥＴであり、 ゲートトランジスタはＮチャネルＦＥＴである。本発明の好適実施例では、駆動 段トランジスタのチャネル長及びゲートトランジスタのチャネル長が等しい場合 、上記式は２．＝２゜／２ηに変換される。ここでＺ、はＮチャネルゲートＦＥ Ｔのチャネル幅であり、Ｚ、はＰチャネル駆動段ＦＥＴのチャネル幅であり、η はＰチャネルＦＥＴの飽和電流に対するＮチャネルＦＥＴの飽和電流の比である 。この比はＰチャネルＦＥＴのキャリア移動度に対するＮチャネルＦＥＴのキャ リア移動度の比にも等しく、純粋なシリコンでは一般に約２．４である。本発明 のＣＬＩＰ　ＯＲゲートでは、ＮチャネルＦＥＴ、！：ＰチャネルＦＥＴとの間 の関係は逆である。
本発明の一実施例によれば、第１の導電形のクロックＦＥＴを追加することによ り、クロック動作ＣＬＩＰ論理回路が得られ、このクロックＦＥＴの制御電極は クロック入力信号を受信し、このクロックＦＥＴは共通入力と第１の電位レベル の点との間に接続されている。このクロックＦＥＴは、クロック入力と同期して 高速スイッチングを達成し、スタンバイ回路出力をなくす。
本発明の他の実施例によれば、第２の導電形のラッチングＦＥＴを追加すること により、ラッチングクロック動作ＣＬＩＰ論理回路が得られ、このラッチングＦ ＥＴの制御電極は論理ゲートの相補形インバータの出力に接続し、このラッチン グＦＥＴはゲートＦＥＴに並列接続されている。このラッチングクロック動作論 理回路では論理ゲート８力はラッチされ、したがって回路への論理入力が変化す るにもかかわらず、クロック周期中に論理ゲート出力は変化しない。
本発明のクロック動作ＣＬＩＦ　ＯＲ回路はＮチャネルＦＥＴの駆動段と、第２ の電位レベルの点と駆動段ＰＥＴとの間に接続されているＮチャネルクロッキン グ動作ＦＥＴと、制御入力がクロッキングＦＥＴの制御電極に接続され、第１の 電位レベルの点と共通入力との間に接続されているＰチャネルゲートＦＥＴとを 含む。
ＮチャネルラッチングＦＥＴを追加することにより、ラッチングクロック動作Ｃ ＬＩＰ　ＯＲゲートも得ることができ、ＮチャネルラッチングＦＩＥＴの制御電 極はインバータ出力に接続され、ラッチングＦＥＴは駆動段に並列接続されてい る。
本発明の他の実施例によれば、上述したＣＬＩＰ論理回路の速度はＰチャネルＦ ＥＴのチャネルにゲルマニウムを含めることにより更に速くなり、したがってＰ チャネルＦＥＴのキャリア移動度が増大する。ＮチャネルＦＥＴはゲルマニウム を含まず、したがってＰチャネルデバイスのキャリア移動度のみ増大する。好適 実施例ではシリコンＰチャネルの３８原子％までがゲルマニウムであり、したが ってＮチャネルＦＥＴとＰチャネルＦＥＴのキャリア移動度をほぼ等しくする。
したがって、ＰチャネルＦＥＴの飽和電流の制限が低減化され、かつ、完全に除 去される場合もある。ゲルマニウムは全ての相補形ＦＥＴ論理回路のＰチャネル ＦＥＴに含まれてもよく、したがってＰチャネルデバイスのキャリア移動度とＮ チャネルデバイスのキャリア移動度が等しくなり、したがって論理回路の速度が 増大することは、当業者には理解することができる。
本発明の他の実施例では、ＣＬＩＰ論理回路の内部容量は、駆動段トランジスタ 対に対する集積回路中に共通拡散領域を用いることにより減少される。ＦＥＴ駆 動トランジスタ対の間に共通拡散領域を用いることにより、共通出力の容量性負 荷が１／２に減少し、したがってＣＬＩＰ論理回路のスイッチング速度がさらに 増加する。特に、ＦＥＴ駆動トランジスタ対のソースは第１の共通拡散領域に形 成されてもよく、及び／又はＦＥＴ駆動トランジスタ対のドレインが第２の共通 拡散領域に形成されてもよい。共通拡散領域を他の全ての平行論理回路の駆動段 に適応することかでき、したがって駆動段の負荷容量を減少するとともにスイッ チング速度を増大することができることは、当業者には理解することができる。
図面の簡単な説明 図１は、従来のＣＭＯＳ論理ゲートの直列トランジスタの個数に対するキャリア の走行時間のグラフを示す。
図２Ａ及び２Ｂは、ＣＭＯＳ　ＮＡＮＤゲート及びＣＭＯＳ　ＮＡＮＤ−ＮＯＲ ツリーのゲート遅延に対する立上がり時間遅延のグラフを示す。
図３は、本発明のＣＬＩＰ　ＡＮＤ論理回路のブロックダイヤグラムである。
図４は、本発明のＣＬＩＰ　ＯＲ回路のブロックダイヤグラムである。
図５は、本発明のゲート段トランジスタ及び駆動段トランジスタのドレイン電圧 に対するドレイン電流のグラフを示す。
図６は、図３のＣＬＩＰ　ＡＮＤゲートの入力数に対する立上がり遅延時間のグ ラフを示す。
図７は、図４のＣＬＩＰ　ＯＲゲートの入力数に対する立上がり遅延時間のグラ フを示す。
図８は、本発明のクロック動作ＣＬＩＰ　ＡＮＤゲートのブロックダイヤグラム である。
図９は、本発明のクロック動作ＣＬＩＰ　ＯＲゲートのブロックダイヤグラムで ある。
図１Ｏは、本発明のラッチングクロック動作ＣＬＩＰ　ＡＮＤ　ゲートのブロッ クダイヤグラムである。
図１１は、本発明のラッチングクロック動作ＣＬＩＰ　ＯＲゲートのブロックダ イヤグラムである。
図１２Ａは、本発明のラッチングＣＬ［Ｐ出力論理セルのブロックダイヤグラム である。
図１２Ｂは、図１２Ａの回路のタイミング線図である。
図１３Ａ及び図１３Ｂは、純粋なシリコントランジスタ及びシリコン中に３８原 子％のゲルマニウムを有する本発明のトランジスタの温度に対する真性キャリア 濃度のグラフを示す。
図１４Ａ及び図１４Ｂは、本発明の駆動段トランジスタの共通拡散部を示す。
好適実施例の説明 本発明の好適実施例を示した添付図面を参照して、本発明を以下詳細に説明する 。本発明はしかしながら、種々の変形が可能であり、上述した例に限定されるも のではない。むしろ本例はこの開示を完全なものとするために与えられたもので あり、当業者に対して本発明の範囲を十分に表している。図面を通して同様の部 分には同じ番号を付している。
電界効果形トランジスタ（ＦＥＴ）論理回路の相補形論理入力並列（ＣＬＩＰ） ファミリーを説明する前に、ＦＥＴ論理回路の速度に関する一般的な説明を行う 。次に本発明の基本ＣＬＩＰ論理ゲートを説明し、以下クロック動作ＣＬＩＰ論 理ゲート、ラッチングクロック動作ＣＬＩＰ論理ゲート及びラッチングＣＬＩＰ 出力論理セルについて説明する。ゲルマニウムを含むＰチャネルＦＥＴの説明を 次に行い、以下駆動段ＦＥＴの共通拡散部の説明を行う。
ＦＥＴ論理回路の速度に関する説明 上述したように、相補形ＦＥＴ論理回路、特に相補形金属酸化膜半導体（ＣＭＯ Ｓ）論理回路は、高密度の集積回路論理ではますます一般的になってきている。
ＣＭＯＳ論理回路の主な利点は、スイッチング期間中のみ電力を消費し、いずれ かのディジタル静止状態では電力を実質的に消費しないという点である。しかし ながらｃＭｏｓ技術では、所望の論理関数を達成するためにＰチャネルＦＥＴと ＮチャネルＦＥＴとを直列配置する必要がある。ＦＥＴを直列配置すると、どり わけ駆動電流が減少し、走行時間か増加し、かつ、拡散容量か増加するので、論 理ゲートのスイッチング速度（トグル速度）が減少する。これらの理由を以下説 明する。
トランジスタを直列接続すると、直列接続されたトランジスタの個数に正比例し て有効な駆動電流が減少する。駆動電流の減少は、直列接続されたトランジスタ のチャネル幅を、直列接続されたトランジスタの個数倍増加することによって解 決しうる。しかしながらこの解決策を用いると、直列トランジスタそれぞれのゲ ート入力及びドレイン拡散容量がチャネル幅に正比例して増加するので、論理ゲ ートの「ファンイン」の性能が落ちる。
トランジスタを直列化することにより、この直列トランジスタの列中のキャリア の走行時間をも増大させ、したがってスイッチング速度を減少させる。走行時間 は、直列に接続されたデバイスの個数に直線関係でない。直列接続されたトラン ジスタの個数に対するキャリアの走行時間は式（１）のように表される。
ここで、Ｔ、は走行時間であり、Ｎ、は直列に接続されたトランジスタの個数で あり、Ｌ。はチャネル長であり、μ。は低い電界におけるキャリア移動度であり 、■、、は電源電圧であり、Ｖ８．、は熱飽和速度である。
図１では、０．８μのＮチャネルシリコン及びＰチャネルシリコン技術に対する 走行時間Ｔ、を直列トランジスタＮ、の個数の関数としてプロットしている。レ ジスタ復号化回路及び他の回路において、２０人力機能か必要とされることは珍 しくはない。
入力か２０個必要となるので、論理ゲートにおける走行時間は著しく増加する。
したかってＣＭＯＳ技術では、多数の論理ゲートのカスケード段を具える「ツリ ー」論理は、非常に多くの論理入力を操作する必要か多い。しかしながら、非常 に多くの論理ゲートをカスケード接続すると、入力信号とカスケード出力信号と の間の立上がり遅延時間又は立下がり遅延時間も著しく増加する。
ＦＥＴが直列接続された場合の各ドレイン−ソース接合点に拡散容量が導入され る。電流が流れるとこの拡散容量は充電されなければならず、したかって入力ド レイン電流が遅延し、これにより論理回路の最大スイッチング速度が減少する。
図２Ａに、直列接続された一定の幅のトランジスタの個数の関数としての０．８ μのＣＭＯＳ　ＮＡＮＤゲートの立上がり遅延のグラフを示す。直列ｌ・ランジ スタに対するチャネル幅は、対称なインバータ電圧伝達関数に必要とされるチャ ネル幅に相当する。
すなわちＮチャネル幅はＺ、となり、Ｐチャネル幅はηＺａとなる。図２Ｂは、 ＮＯＲゲートを駆動する０、８μのＣＭＯＳ　ＮＡＮＤゲートの立上かり遅延時 間のグラフを示す。このグラフでは、直列トランジスタの幅は直列接続された個 数に比例して増加する。
各段が直列のＮ個のトランジスタを有するＣｌ１ｌＯ３論理ツリー技術の立上が り遅延は、一段当たりの立」−かり遅延に段数を乗じることにより得られる。２ ｎｓの立上がり遅延は一般に相当大きく、したかって論理回路の最大スイッチン グ速度を制限する。
基本ＣＬＩＰ論理ゲート 本発明のＣＬＩＰ　ＡＮＤ論理回路１０を図３を参照して説明する。
図３の回路は、複数のＰチャネルＦＥＴ１１ａ−１１ｆを具える駆動段１１を含 む。図３には６個の駆動段ＦＥＴ　１１を示しているが、あらゆる個数の駆動段 ＰＥＴを使用することができることは当業者には理解できる。実際、ＣＬＩＰ論 理回路１０は操作されるべき論理入力の数を従来のＣＭＯ５論理ゲートより多く することが可能である。
各駆動段ＦＥＴ　Ｉ　Ｉは、論理入力信号を受信する制ａｔ極１２ａ−１２ｆを 含む。駆動段ＦＥＴ　１１は、第１の基準電位（電力供給電位Ｖ。）と共通出力 １６との間で並列接続されている。
後て説明するように、駆動段ＦＥＴ　１１のドレイン対は共通拡散部を介して線 １９に接続されてもよく、駆動段ＦＥＴ　１１のソース対は共通拡散部を介して 共通出力１６に接続してもよい。駆動段ＦＥＴは好ましくはエンハンスメント形 ＦＥＴであり、このＦＥＴは制御［Ｉ電極の電位が接地電位に近い場合ドレイン とソースとの間に導電チャネル領域を有する。
また図３において、相補形ＦＥＴインバータ１４はＶ。と第２の基準電位（接地 点）との間に直列に接続され、相補形ＦＥＴインバータ１４の出力１７は論理ゲ ート１０の出力である。相補形インバータの入力（すなわちゲート１５ａ及び１ ５ｂ）も共通出力１６に接続されている。本発明の好適実施例によれば、相補形 インバータトランジスタ１４ａ及び１４ｂの設計パラメーターは、対称な電圧伝 達関数を示すように選択される。
また図３において、論理ゲート１０はゲートトランジスタ対１３ａ及び１３ｂを 具えるゲート段Ｉ３を含み、ゲートトランジスタ対ｔ３ａ及び１３ｂは共通出力 １６と第２基準電位（接地点）との間に直列接続されている。図３に示すように ２個のゲートトランジスタが使用されているが、あらゆる個数のゲートトランジ スタを使用してもよい。制御Ｉ］電極１８ａ及び１８ｂは、トランジスタｌｌｆ 及びｌｉｅの制御電極１２ｆ及び１２ｅにそれぞれ接続されている。したがって 、トランジスタ１１ｅ及びｌｌｆかターンオフされるときゲートトランジスタ１ ３はターンオンされる。制御電極１８が制御電極１２のいずれに接続されてもよ いことは当業者には理解することができる。
本発明によれば、駆動段ＦＥＴ　１１のチャネル幅に対するゲート段ＦＥＴ１３ のチャネル幅の比は、後に詳細に説明するように適切な動作に対して特別な関係 を有する。
図４に、本発明のＣＬＩＰ　ＯＲ回路２０を示す。図４の回路は、Ｎ形デバイス とＰ形デバイスとが入れ換わっているとともに接地点がＶ。、Ｖ４ｄか接地点に なっている点を除いて図３の回路と同一である。図４に示すように、単一めＰチ ャネルゲート段トランジスタ１３ａが使用されている。当業者には十分既知であ るように、Ｎチャネルトランジスタは論理レベルより上でターンオンし、かつ、 論理レベルより下でターンオフする。一方、Ｐチャネルトランジスタは上側の論 理レベルでターンオフし、かつ、下側の論理レベルでターンオンする。したがっ て、図３の回路ではＡＮＤ論理関数が得られ、図４の回路ではＯＲ論理関数が得 られる。
本発明のゲートトランジスタ１３（図３及び図４）の設計について説明する。図 ５に、図３及び図４の論理回路が適切に機能するのに必要な、ゲート段トランジ スタ１３のドレイン電圧（Ｖ、）に対するドレイン電流（■、）の特性を示す。
図５に、図３のＮチャネル駆動段ＦεＴ１３及びＰチャネル駆動段ＦＥＴ　１１ のドレイン電圧に対するドレイン電流を示す。四つの駆動段入力１２のうちの少 なくとも一つが論理低レベル（「下側レベル」）にある場合、相当する四つのプ ロット曲線を示している。
言い換えれば、駆動段に対して示す最も下側の電流プロット曲線は、一つを除く すべての駆動段制御電極１２が供給電位Ｖ。
にある場合に相当する。
ゲートトランジスタ１３に流れる飽和ドレイン電流は、各駆動段トランジスタに 対応するいずれの飽和電流より低くなければならない。好ましくはあらゆる駆動 段トランジスタの飽和電流は、ゲートトランジスタ１３の飽和電流の２倍である べきである。図５に、Ｐチャネルデバイスのドレイン電流とＮチャネルデバイス のドレイン電流とが等しい交点へを示す。駆動段トランジスタのゲートのいずれ か一つのみが高レベルにない場合に、不所望の正の論理出力が生じないようにす るために、ドレイン電流が相補形インバータ１４の段のスイッチングを開始する のに必要な値よりも低くなった際に、最悪の状態（すなわち制御電極１２ａ−１ ２ｆの一つを除いてすべて高レベル）が生じるようにする必要がある。
Ｎチャネルデバイスとチャネル寸法が同じＰチャネルデバイスの飽和電流は、Ｎ ｆ？ネルデバイスの１７η倍となる。ここでηはＰチャネルデバイスに対するＮ チャネルデバイスのキャリア移動度の比である。飽和電流を等しくするためには 、チャネル長が等しいと仮定すると、Ｐチャネルデバイスのチャネル幅はＮチャ ネルデバイスのη倍でなければならない。したがって、直列接続されたゲートＦ ＥＴ１３のチャネル幅Ｚ、は式（２）％式％ ここで、Ｚ、はＮチャネルゲートＦＥＴ１３のチャネル幅を、１１ａｌｔは方形 チャネルのＰチャネルＦＥＴのＩｊ！和電流を、Ｉｏ、。
６．は方形チャネルのＮチャネルＦＥＴの飽和電流を、Ｚ、はＰチャネル駆動Ｆ ＥＴ　１１のチャネル幅を、Ｌ、はＮチャネルゲートＦＥＴ１３のチャネル長を 、Ｌ、はＰチャネル駆動ＦＥＴ　１１のチャネル長を、Ｓ、はＮチャネルゲート ＦＥＴ　１３の個数をそれぞ飽和電流の比は式（３）によって定義される。
この比は、純粋なシリコンの短いチャネルのデバイスでは一般に２．４である。
したがって、図３のＰチャネルデバイスとＮチャネルデバイスが同じチャネル長 を有し、図３に示すように２個のＮチャネルデバ／スが用いられている場合、式 （２）は式（４）のようになる。
したがって式（４ンは、図３のＣＬＩＰ　ＡＮＤ回路を適切に動作させる簡単化 した臨界的な設計式であり、ここでＳ、は２である。
図４のＣＬＩＰ　ＯＲ回路では、Ｎ形トランジスタとＰ形トランジスタとの役割 を逆にすると式（２）を適用でき、したがって式（５）のようになる。
ここで簡単化した場合式（６）のようになる。
図３及び図４には、１個又はそれ以上直列接続されたゲートトランジスタをゲー ト段Ｉ３に用いた場合について図示している。用いられるトランジスタの個数は 、適用及び必要とされる論理関数に依存する。例えば、複数の乗算回路を共通の レジスタに設けた場合、１個より多いトランジスタを回路の電力消費の制御に使 用しつる。したがって、図４には１個のトランジスタのみを示し、図３には２個 のトランジスタを示している。
式（２）を図３のＣＬＩＰ　ＡＮＤ回路の特定の設計例に適用してみるが、この 場合すべてのデバイスは同一のチャネル長を有するとともにシリコンで形成され ており、回路に集積化されている。
またシリコンは約２．４のηを有する。駆動段トランジスタ１１が５μのチャネ ル幅を有する場合、ゲート段ＦＥＴ　１３は本発明によれば約２μのチャネル幅 を有するように設計されている。
ＰチャネルＦＥＴ　１４　ａは約１１μのチャネル幅を、ＮチャネルＦＥＴ　１ ４ｂは約５μのチャネル幅をそれぞれ有する。同様に図４において、駆動段ＦＥ Ｔ　１１は５μのチャネル幅を、単一のゲート段トランジスタ１３ａは６．２５ μのチャネル幅をそれぞれ有し、トランジスタ１４ａは１１μのチャネル幅を、 トランジスタ１４ｂは５μのチャネル幅を有する。
図６には、図３の多重人力ＣＬＩＰ　ＡＮＤゲートのコンピューターシュミレー ションの結果を示している。図６は、駆動段ゲートＮ、の個数の関数とした図３ のゲートの立上がり遅延時間を示す。出力パルスは、駆動段トランジスタ１１の すべてのゲートが電源電圧Ｖ。で高レベルである場合のみ、相補形インバータの 出力端子にのみ発生する。ＣＬＩＰ　ＡＮＤ回路は静的ランダムアクセス記憶装 置（ＳＲＡＭ）システムの設計において非常に重要であり、この場合レジスタ出 力が最小遅延時間及び最小容量性負荷である状態でアドレスレジスタを解読する 必要がある。解読時間はこの回路では一般に０．９ｎｓであり、９個の入力の論 理関数を解読するのにＣＭＯＳツリー論理では一般に２ｎｓ要するのとは対照的 である。なおこの場合、０．８μのチャネル長が仮定されている。
図３のＣＬＩＰ　ＡＮＤ回路は、従来のＣＭＯ３技術に比べてより少ない素子で 、解読時間を非常に減少し、かつ、駆動レジスタ出力が最小の容量性負荷の状態 で非常に多くのディジタル信号入力を効果的に解読するのに用いられることがで きる。図３のＣＬＩＰ　ＡＮＤ論理ゲートの立上がり遅延時間の式（図６のグラ フに示す）は、以下の式で与えられる。
ここで、Ｃ％・拡散容量Ｆ／ｃが Ｃ８′＝ゲート容量Ｆ／ｃが Ｎ、−駆動段ゲートｉｔの個数 Ｚ、＝出力インバータ中のＮチャネルデバイス１４ｂのチャネル幅 り、＝　ドレイン及び／又はソース拡散の長さＺ、　＝　ｒＡＮＤ　、ゲート中 のＮチャネルデバイスの幅 図６は、純粋なＮチャネルシリコンとＰチャネルシリコンに対する２、５のη及 び後で説明するようにＰチャネルシリコンデノ（イスの表面上にゲルマニウムを ドープした場合の１のηにおける変化の影響を比較している。
図４のＣＬＩＦ　ＯＲ回路の立上がり遅延時間は式（８）によって与えられる。
立上がり遅延は、駆動段ゲートの個数Ｎ６の関数として図７にプロットされてい る。この回路の立上がり遅延は、直列接続されたＮ８個のＣＭＯＳデバイスを通 過する走行時間より小さい。したがって本発明のＣＬｔＰ論理回路は、３２個の 入力信号に対してさえも非常に低い立上がり遅延特性を有することが示された。
クロック動作ＣＬＩＰ論理ゲート 本発明のクロック動作ＣＬＩＰ論理回路を以下説明する。図８のクロック動作Ｃ ＬＩＰ　ＡＮＤ論理回路３０は、入力Ｉ２の一つが論理入力信号の代わりにクロ ック信号を受信する「クロック」入力である点を除いて、クロック動作しない図 ３のＡＮＤ　＠路と同一である。図３と図８を比べると、論理人力１２ｆがクロ ック入力に置き換えられていることがわかる。しかしながら、他の入力１２をク ロック入力に置き換えることもでき、又はクロック入力に適合するために他の駆 動段トランジスタ１１を追加することができることかわかる。クロック動作ＡＮ Ｄゲートでは、すべてのゲー）１２ａ−１２ｅが高レベル、かつ、クロックが高 レベルである場合出力１７は高レベルである。ゲート段１３について上述した設 計考察は、図８にも適用できる。一般に１ｍＷのごくわずかな電力のみが、クロ ックタイム期間中に消費される。
図９にクロック動作ＣＬＩＰ　ＯＲ回路４０を示す。この回路は、図４のＣＬＩ Ｐ　ＯＲ回路とは二つの点で異なる。第一に、ゲート段ＦＥＴ　１３　ａの入力 制御ゲー）１８ａかクロック入力によって駆動されている。また、クロッキング ＦＥＴ　２１が第２の共通出力線１９と接地点との間に配置されており、制御電 極２２もクロック入力に接続されている。クロックパルスを印加すると、クロッ キングＦＥＴ　２１はターンオンし、ゲー）ＦＥＴ１３はターンオフする。いず れか一つ又はそれ以上の論理制御ゲート１２ａ−１２ｆか高レベルである場合、 インバータ１４の出力は供給電位Ｖ　ｄ　ｄまて急速に上昇する。クロックパル スか接地電位まで降下すると、クロッキングＦＥ７２１はターンオフし、ゲーｈ ＦＥＴ１３はターンオンする。このような場合、共通出力１６の電位は供給電位 Ｖ　ｄ　ｆｌまで急速に上昇し、インバータ１４の出力１７は接地電位まで急速 に降下する。
図９のクロック動作ＣＬＩＦ　ＯＲ回路は、ゲートＦＥＴチャネルのチャネル幅 に制限を加えない。言い換えれば、式（５）及び式（６）は図９のクロック動作 ＣＬｔＰ　ＯＲ回路には適用されない。
直流電力はこの回路では消費されない。この回路の立上がり遅延は、図７に示さ れた回路とほぼ同じである。
ラッチングクロック動作ＣＬＩＰ論理ゲート図１０に、本発明のラッチングクロ ック動作ＣＬＩＰ論理ゲートＳＯを示す。ラッチングクロック動作ＣＬＩＰ論理 ゲート５０は、ラッチングＦＥＴ　２３　ａを具えるラッチング段２３を追加し た点を除いて、図８のクロック動作ＡＮＤゲート３０と同一である。
ラッチングＦＥＴ　２３　ａの制＠電極２４ａは、相補形インバータ１４の出力 １７に接続されている。ラッチングＦＥＴ　２３　ａは、直列に接続されたゲー １−ＰＥＴ　１３　ａ及び１３ｂの接続点と接地点との間に接続されている。図 ３に示した設計例では、ラッチングＦＥＴ　２３の寸法は、１３ａ又は１３ｂと 同じである。単一のゲー）　ＦＥＴがゲート段１３中で用いられる場合、クロッ キングＦＥＴ　２３　ａは接地点と共通信号線１６との間に接続される。
ラッチングＦＥ７２３は、入力１２ａ−１２ｅで電圧が変化するにもかかわらず 、相補形インバータ１４の出力１７がクロック周期中に変化しないようにする。
図１１に、ラッチングクロック動作ＣＬ［Ｐ　ＯＲ回路を示す。図１１に示すよ うにラッチングクロックＣＬＩＰ　ＯＲ回路は、ＮチャネルＦＥＴ　２３　ａを 具えるラッチングＦＥＴ段２３を追加することにより、図９のクロック動作ＣＬ ＩＰ　ＯＲ回路とは異なり、ラッチングＦＥＴ段２３は、線１９と共通出力１６ との間に接続されている。相補形インバータ１４の出力１７は、ラッチングＰＥ Ｔ　２３ａのゲート２４ａに帰還される。以上で用いられた設計例では、クロッ キングＦＥＴ　２１のチャネル幅は２０μであり、ラッチングＦＥＴ２３のチャ ネル幅は５μである。
動作中、クロックパルスが高レベルとなると、クロッキング段２１を介してゲー ト点が接地電位に接続し、同時に、ゲートＰＥＴ　１３　ａをターンオフするこ とにより、電源電圧Ｖ　ｄ　ｄから共通出力１６の接続を断つ。クロックパルス 期間中、駆動段トランジスタ１ｌａ−１１ｆのいずれか一つが制御電極１２ａ− １２ｆが供給電位であるためにターンオンする場合、相補形インバータ１４の出 力１７は電圧Ｖ　ａ　ａを供給するために高レベルに切り替えられる。この状態 になると、ＦＥＴ　２１及び２３が導通状態になり、したがってクロックパルス が終了するまで、相補形インバータ出力１７を供給電位で高レベルにラッチング する。
クロックパルス電位か接地電位まで降下すると、ゲートＰＥＴ　１３がターンオ ンするとともにクロッキングＦＥ７２１がターンオフし、相補形インバータ１４ の出力が接地電位まで急速に落とされ、同時にラッチングトランジスタ２３をタ ーンオフする。
すべての駆動段トランジスタ１ｌａ−１１ｆが、制御ゲートが接地電位であるた めに導通状態でないならば、相補形インバータ１４の出力はクロックパルス中接 地電位に維持される。
ラッチングＣＬＩＰ出力論理セル 図１２に、ラッチングＣＬＩＰ論理セルを示す。この回路の入力に供給されるあ らゆる正の信号は、クロックパルス期間中又はクロックパルス期間後入力信号が 降下するかどうかにかかわらず、クロックパルス期間中出力でラッチされる。図 １２Ａに示すように、回路はＰチャネル駆動段ＦＥＴ　１１　ａ及びＮチャネル 駆動段ＦＥ７１　ｌ　ｂをそれぞれ含み、これらの制御電極１２ａ及び１２ｂは 論理入力にそれぞれ接続されている。クロッキングＦＥＴ対２１ａ及び２１ｂは 、クロック入力に接続されている。
ラッチングＦＥＴ対２３ａ及び２３ｂは、ゲート出力１７に接続された制卸電極 ２４ａ及び２４ｂを有する。ＦＥＴ対１４ａ及び１４ｂを具える相補形インバー タ１４は、共通接続線１６に接続された制御入力を有する。
図１２Ｂに示すように、この回路の入力に供給されるあらゆる正の信号は、クロ ックパルス間隔中又はクロックパルス間隔後入力信号が降下するかどうかにかか わらず、クロックパルス間隔中出力でラッチされる。
上述したように、ＣＬ［Ｐ論理ゲートのＮチャネルデバイス及びＰチャネルデバ イスは従来、ドープされたシリコン論理ゲートであった。所定のゲート領域及び 所定のゲート−ソース電圧の場合は、シリコンＮチャネルデバイスが、対応する ＮチャネルＦＥＴデバイスの飽和電流の約半分を生じるということは十分周知で ある。本発明によれば、ＰチャネルシリコンＦＥＴを、Ｎチャネルシリコンデバ イスにゲルマニウムを加えずにＰチャネルシリコンデバイスのチャネル領域にゲ ルマニウムイオンを注入又は他の方法で加えることにより、ＮチャネルＦＥＴの 特性に極めて似るように改良できる。ゲルマニウムによりＰチャネル内でホール の高電界移動度を強めるとともに、真性キャリア濃度を増加させる。
また、ゲート及び拡散容量がチャネル幅とともに減少するので、ゲルマニウムが Ｐチャネルデバイスに対するゲート及び拡散容量を効果的に減少させる。ゲート 及び拡散容量か減少するにもかかわらず、シリコンＮチャネルデバイスと同じ電 流を維持できる。ゲルマニウムが補償されたＰチャネル領域のフェルミ準位は、 所定の温度に対して真性キャリア濃度が増加するので、Ｎチャネルシリコン領域 より低い。しかしながら、フェルミしきい値ＦＥＴ　トランジスタを使用する場 合特に、Ｐチャネルの補償されたデバイスに対するしきい電圧を、Ｎチャネルシ リコンデバイスと等しくすることができる。フェルミしきい値ＦＥＴの設計及び 動作は、米国特許出願明細書第０７／３１８．１５３号（１９９１年２月５日に 公開された米国特許公開明細書第４．９９０．９７４号）、米国特許出願明細書 第０７／３７０．３９８号（１９９１年１月８日に公開された米国特許公開明細 書第４．９８４．０４３号）及び１９９１年１月２５日に出願された米国特許出 願明細書第０７／６４６．８２９号に記載されている。これらの出願の発明者は Ａｌｂｅｒｔ　Ｗ、　Ｖｉｎａｌであり、本発明は譲り受け人に譲渡され、本発 明の内容として援用されている。
本発明の好適実施例では、Ｐチャネル領域の約３６原子％がゲルマニウム原子で ある場合、シリコン中のＰチャネルの移動度をＮチャネル移動度にほぼ一致する まで増加させることができる。ゲルマニウムを、Ａｌｖｉｓ　ｅｔ　ａｌによっ て米国特許明細書環４、９２８．１５６号に記載されたようなイオン注入法を用 いることにより、Ｎチャネル領域内のシリコン基板に注入することができる。他 の十分既知な技術を用いてもよい。当業者には理解できるように、ＰチャネルＦ ＥＴにゲルマニウムをドープするために、ＮチャネルＦＥＴは適切なマスクによ って被覆されていてもよく、その結果ゲルマニウムイオンはＰチャネルＦＥＴデ バイスのチャネル領域のみに注入され、ＮチャネルＦＥＴデバイスにはゲルマニ ウムがドーピングされない。ゲルマニウムを、従来のＭＯ３ＦＥＴ回路のＰチャ ネルＦＥＴデバイスや上述した特許出願及び特許に記載されたフェルミしきい値 ＦＥＴに注入してもよいことは、当業者には理解できる。フェルミしきい値ＦＥ Ｔが用いられる場合、ゲルマニウムの注入の深さは、（上述した特許及び特許明 細書で定義したように）フェルミ深さＹｏをわずかに上回っていなければならな い。ゲルマニウム注入は、ＰチャネルＦＥＴのＰＥＴソース領域及びドレイン領 域を含むＰチャネル領域を超えて延在してもよく、その結果ソース領域及びドレ イン領域の浅い接合又は急峻な接合の達成を高めるようにすることは、当業者に とって明らかである。
ＰチャネルＦＥＴのチャネル領域にゲルマニウムイオンを注入することにより、 二つの主な効果が得られる。第一に、ゲルマニウムがドープされたシリコンチャ ネル領域内のホールの移動度μ、が、関係式μ、　＝５５０＋１３００Ｚに従う ゲルマニウムのアニールパーセント密度Ｚに比例して増加する。したがって、Ｐ チャネルＦＥＴデバイスにゲルマニウムを加えることにより、所定のゲート−ド レイン電圧に対して、Ｎチャネルデバイスの電流駆動能力とＰチャネルデバイス の電流駆動能力とがより良好に一致するようにする。
第二に、ホウ素は一般にゲルマニウム中に存在することは、当業者にはよく知ら れている。ホウ素が存在することにより、ホウ素の深さプロファイルを理論的な ものとより一致させる。
言い換えれば、ホウ素の深さプロファイルは、ゲルマニウムが存在しない場合に 比べてより急峻となる。このことにより、良好に調整された浅いＰ形フェルミチ ャネルの深さを達成する。
シリコンＦＥＴのＰチャネル領域へのゲルマニウムの代表的なドース量は、１０ ０ｋｅｖより高いエネルギーで１　ｘｌＯ”／ｃｍ２又はそれ以上である。実際 の注入エネルギーは、所望のフェルミ深さと一致しなければならない。シリコン の格子定数は５．４３人であり、ゲルマニウムの格子定数が５．６５人であるの で、ｌＸｌ０目／ｃｍ”のドース量が約１０人のドーピング空間を生せしめるの で、この１　ｘ　１０”／ｃｍ”のドース量は適度なドース量である。
ゲルマニウムかドープされたシリコンチャネル領域内の一定温度に対する真性キ ャリア濃度は、純粋なシリコンより高く、純粋なゲルマニウムより低い。所定の 材料に対する真性キャリア濃度Ｎ、は材料のエネルギーギャップに依存し、フェ ルミ準位を制御する。シリコン及び３８原子％のゲルマニウムがドープされたシ リコンの真性キャリア濃度Ｎ１を、摂氏温度の関数として図１３Ａ及び１３Ｂに プロットしている。Ｎ、（Ｔ）は式ここで、Ｔは単位がＫの実際温度であり、Ｔ １．、は室温（２７°Ｃ，３００Ｋ）であり、φ、は基板のフェルミ準位であり 、 Ｅ　ｇｒａｌは室温での価電子帯と伝導帯との間のエネルギーギャップであり、 Ｅｇ　（Ｔ）は室温以外の新たな温度でのエネルギーギャップであり、 Ｎ　ａ　＠　ｂ　＆　ｌ　ｌ　ｍ　ｌ　＠は１ｃｍ２当たりの基板の不純物濃度 であり、Ｋはボルツマン定数であり、 ｑは電子の変化である。
エネルギーギャップはｅＶで定義され、シリコンでは以下のように温度に依存す る。
真性キャリア濃度は高温状態では重要な要因であり、ゲルマニウムをチャネルに ドープする割合を制限するおそれがある。
しかしながら、最小のチップ領域及び回路電力を消費する際最大速度で相補形論 理回路を操作するのが望ましい場合、シリコンＰチャネルデバイスにゲルマニウ ムをドープする利点は、熱的な不利益に勝る。
駆動段ＦＥＴの共通拡散部 上述したようにＣＬ［Ｐ論理回路は、複数の駆動段ＦＥＴを有する駆動段１１を 含み、これらの駆動段ＰＥＴは共通出力１６と電源電圧（接地電位又はＶｌ、） との間に接続されている。共通信号出力バス１６の拡散容量の負荷は、これらの 回路の速度を制限する要因である。したがって本発明によれば、図３．４及び８ −１１に示したＣＬＩＰ回路は、共通信号バスに接続された拡散部を共に使用す る。拡散部を共に使用することにより、拡散容量の負荷は１／２に減少する。立 上がり遅延時間及び立下がり遅延時間に影響を及ぼす容量の負荷は、したがって 最小となる。
図１４Ａ及び１４Ｂには、第１及び第２の電位レベルの点と共通信号バスとの間 にＣＬ［Ｐ論理回路の駆動段トランジスタ１１を接続し、出力信号バスに接続し た拡散部を共に使用する二つの方法を示している。図３及び図１４Ａを同時に参 照すると、駆動トランジスタｌ１ａ−１１ｆが集積回路基板２８の一部に示され ていることがわかる。図のように、ドレイン２７ａ−２７ｆは線１９を介して電 源電圧Ｖ。に接続されている。三つの垂直に分配されたソース領域は、三つの共 通拡散領域にあることがわかる。第１の拡散部はソース２６ａ及び２６ｄを共に 使用し、第２の拡散部はソース２６ｂ及び２６ｅを共に使用し、第３の拡散部は ソース２６ｃ及び２６ｆを共に使用する。すべての共に使用されたソース２６ａ −２６ｆは共通出力１６に接続されている。ソース２６ａ−２６ｆで共に使用す ることにより、共通出力１６の容量は半分に減少する。
図１４Ｂに、垂直方向よりいくぶん水平方向で共通に使用されたソース拡散領域 を示す。図１４Ｂにも、ドレイン２７は共通拡散部を介して電源Ｖ。に接続され ている。分配拡散法は、拡散容量を１７２に減少させるために、あらゆる全並列 論理回路に使用することができることは、当業者には理解できる。
図面及び明細書には、本発明の典型的な好適実施例が開示されており、特定の用 語を用いているが、これは総括的かつ説明的な意味で用いたのであり、限定する ために用いたのではない。
本発明の範囲を以下の請求項で述べる。
ＬＯＧ［１０，Ｎｉ］ 補正書の写しく翻訳文）提出書（特許法第１８４条の８）平成５年　７月２９日

Claims (30)

    【特許請求の範囲】
  1. １．少なくとも１個の第１の導電形の電界効果形トランジスタを含み、この電界 効果形トランジスタは論理入力信号を受信する制御電極を少なくとも１個有し、 前記少なくとも１個の駆動段電界効果形トランジスタが共通出力と第１の電位レ ベルの点との間に接続されている駆動段と、第２の電位レベルの点と前記共通入 力との間に接続された第２の導電形の少なくとも１個のゲート電界効果形トラン ジスタであって、前記少なくとも１個のゲート電界効果形トランジスタは少なく とも１個の制御電極を有し、この制御電極は前記少なくとも１個の駆動段電界効 果形トランジスタの制御電極に接続され、前記少なくとも１個の駆動段電界効果 形トランジスタのチャネル幅に対する前記少なくとも１個のゲート電界効果形ト ランジスタのチャネル幅の比は、前記少なくとも１個のゲート電界効果形トラン ジスタの方形チャネルの飽和電流に対する前記少なくとも１個の駆動段電界効果 形トランジスタの方形チャネルの飽和電流の比に、前記少なくとも１個の駆動段 電界効果形トランジスタのチャネル長に対する前記少なくとも１個のゲート電界 効果形トランジスタのチャネル長の比を乗じ、これに前記少なくとも１個のゲー ト電界効果形トランジスタの個数を２で除したものを乗じたものである、少なく とも１個のゲート電界効果形トランジスタと、 前記第１の電位レベルの点と第２の電位レベルの点との間に直列接続された前記 第１の導電形の電界効果形トランジスタ及び前記第２の導電形の電界効果形トラ ンジスタと、前記共通出力に接続されたインバータ入力とを有する相補形電界効 果形トランジスタインバータとを具えることを特徴とする相補形論理入力並列電 界効果形トランジスタ論理回路。
  2. ２．前記少なくとも１個のゲート電界効果形トランジスタは制御電極を有する１ 個のゲート電界効果形トランジスタから構成され、この制御電極は前記少なくと も１個の駆動段電界効果形トランジスタのうちの１個の駆動段電界効果形トラン ジスタの制御電極に接続され、前記駆動段電界効果形トランジスタのチャネル長 は前記ゲート電界効果形トランジスタのチャネル長に等しく、前記少なくとも１ 個の駆動段電界効果形トランジスタのチャネル幅に対する前記少なくとも１個の ゲート電界効果形トランジスタのチャネル幅の前記比は、前記少なくとも１個の ゲート電界効果形トランジスタの方形チャネルの飽和電流に対する前記少なくと も１個の駆動段電界効果形トランジスタの方形チャネルの飽和電流の比の１／２ であることを特徴とする請求項１記載の相補形論理入力並列電界効果形トランジ スタ論理回路。
  3. ３．前記少なくとも１個の駆動段電界効果形トランジスタは少なくとも２個の駆 動段電界効果形トランジスタを具え、前記少なくとも１個のゲート電界効果形ト ランジスタは、前記第２の電位レベルの点と前記共通出力との間に直列接続され た２個のゲート電界効果形トランジスタから構成され、前記２個のゲート電界効 果形トランジスタそれぞれの制御電極は、前記少なくとも２個の駆動段電界効果 形トランジスタの各制御電極に接続され、前記少なくとも２個の駆動段電界効果 形トランジスタのチャネル長は前記２個のゲート電界効果形トランジスタのチャ ネル長に等しく、前記少なくとも２個の駆動段電界効果形トランジスタに対する 前記２個のゲート電界効果形トランジスタのチャネル幅の比は、前記２個のゲー ト電界効果形トランジスタの方形チャネルの飽和電流に対する前記少なくとも２ 個の駆動段電界効果形トランジスタの方形チャネルの飽和電流の比であることを 特徴とする請求項１記載の相補形論理入力並列電界効果形トランジスタ調理回路 。
  4. ４．前記第１の導電形の電界効果形トランジスタはＰチャネル電界効果形トラン ジスタを具え、前記第２の導電形の電界効果形トランジスタはＮチャネル電界効 果形トランジスタを具え、これらによって相補形論理入力並列ＡＮＤ回路を形成 していることを特徴とする請求項１記載の相補形論理入力並列電界効果形トラン ジスタ論理回路。
  5. ５．前記駆動段は前記第１の導電形のクロッキング電界効果形トランジスタを更 に具え、このクロッキング電界効果形トランジスタはクロック入力信号を受信す る制御電極を有し、前記クロッキング電界効果形トランジスタは前記共通出力と 前記第１の電位レベルの点との間に接続され、クロック動作相補形論理入力並列 回路を形成していることを特徴とする請求項１記載の相補形論理入力並列電界効 果形トランジスタ論理回路。
  6. ６．前記少なくとも１個のゲート電界効果形トランジスタの前記少なくとも１個 の制御電極が、前記クロッキング電界効果形トランジスタの制御電極に接続され ていることを特徴とする請求項５記載の相補形論理入力並列電界効果形トランジ スタ論理回路。
  7. ７．前記第２の導電形のラッチング電界効果形トランジスタを更に具え、このラ ッチング電界効果形トランジスタは、前記相補形インバータ中の前記直列接続さ れた電界効果形トランジスタ間に接続された制御電極を有し、前記ラッチング電 界効果形トランジスタは前記ゲート電界効果形トランジスタの少なくとも１個と 並列接続され、ラッチング相補形論理入力並列回路を形成していることを特徴と する請求項１記載の相補形論理入力並列電界効果形トランジスタ論理回路。
  8. ８．前記駆動段は前記第１の導電形の電界効果形トランジスタ対を少なくとも一 つ含み、前記電界効果形トランジスタ対は共通拡散部を介して前記共通出力に接 続されていることを特徴とする請求項１記載の相補形論理入力並列電界効果形ト ランジスタ論理回路。
  9. ９．前記駆動段は前記第１の導電形の電界効果形トランジスタ対を少なくとも一 つ含み、前記電界効果形トランジスタ対は共通拡散部を介して前記第１の電位レ ベルの点に接続されていることを特徴とする請求項１記載の相補形論理入力並列 電界効果形トランジスタ論理回路。
  10. １０．前記Ｐチャネル電界効果形トランジスタ及びＮチャネル電界効果形トラン ジスタは単結晶シリコンで形成され、前記Ｐチャネル電界効果形トランジスタの チャネルはゲルマニウムを含み、したがって前記Ｐチャネル電界効果形トランジ スタのキャリア移動度が増加し、前記Ｎチャネル電界効果形トランジスタのチャ ネルはゲルマニウムを加えられていないことを特徴とする請求項４記載の相補形 論理入力並列電界効果形トランジスタ論理回路。
  11. １１．前記Ｐチャネル電界効果形トランジスタのチャネルは、前記Ｎチャネル電 界効果形トランジスタのキャリア移動度と前記Ｐチャネル電界効果形トランジス タのキャリア移動度とを等しくするのに十分な濃度のゲルマニウムを含んでいる ことを特徴とする請求項１０記載の相補形論理入力並列電界効果形トランジスタ 論理回路。
  12. １２．前記第１の導電形の電界効果形トランジスタはＮチャネル電界効果形トラ ンジスタを具え、前記第２の導電形の電界効果形トランジスタはＰチャネル電界 効果形トランジスタを具え、これらによって論理ＯＲゲートを形成していること を特徴とする請求項１記載の相補形論理入力並列電界効果形トランジスタ論理回 路。
  13. １３．前記Ｐチャネル電界効果形トランジスタ及びＮチャネル電界効果形トラン ジスタは単結晶シリコンで形成され、前記Ｐチャネル電界効果形トランジスタの チャネルはゲルマニウムを含み、したがって前記Ｐチャネル電界効果形トランジ スタのキャリア移動度が増加し、前記Ｎチャネル電界効果形トランジスタのチャ ネルはゲルマニウムを加えられていないことを特徴とする請求項１２記載の相補 形論理入力並列電界効果形トランジスタ論理回路。
  14. １４．前記Ｐチャネル電界効果形トランジスタのチャネルは、前記Ｎチャネル電 界効果形トランジスタのキャリア移動度と前記Ｐチャネル電界効果形トランジス タのキャリア移動度とを等しくするのに十分な濃度のゲルマニウムを含んでいる ことを特徴とする請求項１３記載の相補形論理入力並列電界効果形トランジスタ 論理回路。
  15. １５．論理入力信号を受信する制御電極を少なくとも１個有する少なくとも１個 のＮチャネル電界効果形トランジスタを具える駆動段であって、前記少なくとも １個の駆動段電界効果形トランジスタは第１の共通出力と第２の共通出力との間 に接続されている駆動段と、 前記第１の電位レベルの点と前記第２の電位レベルの点との間に直列接続されて いるＮチャネル電界効果形トランジスタ及びＰチャネル電界効果形トランジスタ と、前記第１の共通出力に接続されたインバータ入力と、インバータ出力とを有 する相補形電界効果形トランジスタインバータと、クロック入力信号を受信する 制御電極を有し、前記第２の電位レベルの点と前記第２の共通出力との間に接続 されているＮチャネルクロッキング電界効果形トランジスタと、前記クロッキン グ電界効果形トランジスタの制御電極に接続された制御入力を有し、前記第１の 電位レベルの点と前記第１の共通出力との間に接続されたＰチャネルゲート電界 効果形トランジスタとを具えることを特徴とするクロック動作相補形論理入力並 列電界効果形トランジスタＯＲ論理回路。
  16. １６．Ｎチャネルラッチング電界効果形トランジスタを更に具え、このＮチャネ ルラッチング電界効果形トランジスタの制御電極は前記インバータ出力に接続さ れ、前記ラッチング電界効果形トランジスタは前記第１の共通出力と前記第２の 共通出力との間に接続され、ラッチングクロック動作相補形論理入力並列ＯＲ電 界効果形トランジスタ回路を形成していることを特徴とする請求項１５記載のク ロック動作相補形論理入力並列電界効果形トランジスタ論理回路。
  17. １７．前記駆動段は少なくとも１つのＮチャネル電界効果形トランジスタ対を含 み、前記Ｎチャネル電界効果形トランジスタ対は共通拡散部を介して前記第１の 共通出力に接続されていることを特徴とする請求項１５記載のクロック動作相補 形論理入力並列電界効果形トランジスタ論理回路。
  18. １８．前記駆動段は少なくとも１つのＮチャネル電界効果形トランジスタ対を含 み、前記Ｎチャネル電界効果形トランジスタ対は共通拡散部を介して前記第２の 共通出力に接続されていることを特徴とする請求項１５記載のクロック動作相補 形調理入力並列電界効果形トランジスタ論理回路。
  19. １９．前記Ｐチャネル電界効果形トランジスタ及びＮチャネル電界効果形トラン ジスタは単結晶シリコンで形成され、前記Ｐチャネル電界効果形トランジスタの チャネルはゲルマニウムを含み、したがって前記Ｐチャネル電界効果形トランジ スタのキャリア移動度が増加し、前記Ｎチャネル電界効果形トランジスタのチャ ネルはゲルマニウムを加えられていないことを特徴とする請求項１５記載のクロ ック動作相補形論理入力並列電界効果形トランジスタ論理回路。
  20. ２０．前記Ｐチャネル電界効果形トランジスタのチャネルは、前記Ｎチャネル電 界効果形トランジスタのキャリア移動度と前記Ｐチャネル電界効果形トランジス タのキャリア移動度とを等しくするのに十分な濃度のゲルマニウムを含んでいる ことを特徴とする請求項１９記載のクロック動作相補形論理入力並列電界効果形 トランジスタ論理回路。
  21. ２１．単結晶シリコンで形成した複数の相互接続されたＮチャネル電界効果形ト ランジスタ及びＰチャネル電界効果形トランジスタを具え、前記複数の電界効果 形トランジスタは複数の論理信号入力及び複数の論理回路出力に接続され、予め 設定された前記論理信号入力の論理関数を前記論理回路出力に生ぜしめるように し、 前記Ｐチャネル電界効果形トランジスタのチャネルはゲルマニウムを含み、した がって前記Ｐチャネル電界効果形トランジスタのキャリア移動度が増加し、 前記Ｎチャネル電界効果形トランジスタのチャネルはゲルマニウムをドープして いないことを特徴とする電界効果形トランジスタ論理回路。
  22. ２２．前記Ｐチャネル電界効果形トランジスタのチャネルは、前記Ｎチャネル電 界効果形トランジスタのキャリア移動度と前記Ｐチャネル電界効果形トランジス タのキャリア移動度とを等しくするのに十分な濃度のゲルマニウムを含んでいる ことを特徴とする請求項２１記載の電界効果形トランジスタ論理回路。
  23. ２３．前記Ｐチャネル電界効果形トランジスタの前記チャネルが約３８原子％の ゲルマニウムを含むことを特徴とする請求項２２記載の電界効果形トランジスタ 論理回路。
  24. ２４．集積回路の電界効果形トランジスタ論理回路であって、この集積回路に駆 動段を具え、この駆動段は第１の導電形の電界効果形トランジスタを少なくとも ２個具え、これらの電界効果形トランジスタはそれぞれ論理入力信号を受信する ゲートと、ソースと、ドレインとを有し、少なくとも一つの電界効果形トランジ スタ対のソースは第１の共通出力に接続され、前記少なくとも一つの電界効果形 トランジスタ対のドレインは第２の共通出力に接続され、二つの前記電界効果形 トランジスタのソースとドレインの少なくとも一方が前記集積回路の第１のドー プされた領域に形成されており、前記集積回路にさらに、前記第１の共通出力と 第２の共通出力のうち少なくとも一方に接続され、論理回路出力を形成するゲー ト出力を具えることを特徴とする集積回路の電界効果形トランジスタ論理回路。
  25. ２５．前記二つの電界効果形トランジスタのソースを前記集積回路の第１の共通 拡散領域に形成したことを特徴とする請求項２４記載の集積回路の電界効果形ト ランジスタ論理回路。
  26. ２６．前記二つの電界効果形トランジスタのドレインを前記集積回路の第２の共 通拡散領域に形成したことを特徴とする請求項２４記載の集積回路の電界効果形 トランジスタ論理回路。
  27. ２７．第１の電位レベルの点と共通出力との間に直列接続されている第１の導電 形の第１及び第２の電界効果形トランジスタと、 第２の電位レベルの点と前記共通出力との間に直列接続された第２の導電形の第 ３の及び第４の電界効果形トランジスタと、 前記共通出力に接続されたインバータ入力と、インバータ出力とを有する相補形 電界効果形トランジスタインバータと、前記第１の電位レベルの点と前記共通出 力との間に接続された前記第１の導電形の第５の電界効果形トランジスタと、前 記第４の電界効果形トランジスタと並列接続された前記第２の導電形の第６の電 界効果形トランジスタとを具え、前記第２及び第４の電界効果形トランジスタの 制御電極が論理入力信号を受信するために互いに接続され、前記第３及び第５の 電界効果形トランジスタの制御入力がクロック入力信号を受信するために互いに 接続され、前記第１及び第６の電界効果形トランジスタの制御電極が前記インバ ータ出力に接続されていることを特徴とするラッチング相補形論理入力並列電界 効果形出力論理セル。
  28. ２８．前記相補形電界効果形トランジスタインバータが前記第１の導電形の第７ の電界効果形トランジスタ及び前記第２の導電形の第８の電界効果形トランジス タとを具え、これらの電界効果形トランジスタが前記第１の電位レベルの点と前 記第２の電位レベルの点との間に直列接続され、前記第７の電界効果形トランジ スタの電極及び前記第８の電界効果形トランジスタの電極が前記共通出力に接続 され、前記インバータ出力が前記第７及び前記第８の電界効果形トランジスタと の間に接続されていることを特徴とする請求項２７記載のラッチング相補形論理 入力並列電界効果形トランジスタ出力論理セル。
  29. ２９．論埋入力信号を受信する少なくとも１個の制御電極を有する第１の導電形 の少なくとも１個の電界効果形トランジスタを具える駆動段であって、前記駆動 段の少なくとも１個の電界効果形トランジスタは共通出力と第１の電位レベルの 点との間に接続されている駆動段と、 第２の電位レベルの点と前記共通入力との間に接続された第２の導電形の少なく とも１個のゲート電界効果形トランジスタであって、前記少なくとも１個のゲー ト電界効果形トランジスタが少なくとも１個の制御電極を有し、この制御電極は 前記少なくとも１個の駆動段電界効果形トランジスタの制御電極に接続され、前 記少なくとも１個のゲート電界効果形トランジスタの寸法と前記駆動段の少なく とも１個の電界効果形トランジスタの寸法のうち少なくとも一方が、前記少なく とも１個のゲートトランジスタの飽和電流が前記駆動段の前記少なくとも１個の 電界効果形トランジスタのいずれもの飽和電流より小さいように選択された、少 なくとも１個のゲート電界効果形トランジスタと、 前記第１の電位レベルの点と前記第２の電位レベルの点との間に直列接続された 前記第１の導電形の電界効果形トランジスタ及び前記第２の導電形の電界効果形 トランジスタと、前記共通出力に接続されているインバータ入力とを有する相補 形電界効果形トランジスタインバータとを具えることを特徴とする相補形論理入 力並列電界効果形トランジスタ論理回路。
  30. ３０．前記少なくとも１個のゲート電界効果形トランジスタの寸法及び前記駆動 段の前記少なくとも１個の電界効果形トランジスタの寸法が、前記少なくとも１ 個のゲートトランジスタの飽和電流が前記駆動段電界効果形トランジスタの前記 少なくとも１個のいずれもの飽和電流の半分になるように選択されたことを特徴 とする請求項２９記載の相補形論理入力並列電界効果形トランジスタ論理回路。
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