CN112087225A

CN112087225A - 差分时钟矫正电路

Info

Publication number: CN112087225A
Application number: CN202010930851.1A
Authority: CN
Inventors: 张伟; 黄瑞锋
Original assignee: Haiguang Information Technology Co Ltd
Current assignee: Haiguang Information Technology Co Ltd
Priority date: 2020-09-07
Filing date: 2020-09-07
Publication date: 2020-12-15
Anticipated expiration: 2040-09-07
Also published as: CN112087225B

Abstract

本申请提供一种差分时钟矫正电路，连接于第一时钟信号线与第二时钟信号线之间，包括第一反相器和第一开关；第一开关串接于所述第一反相器与第一供电电源之间，或串接于第一反相器与电源地之间；第一反相器的输入端与所述第一时钟信号线连接，第一反相器的输出端与所述第二时钟信号线连接，第一开关的控制端与第二时钟信号线对应的输入信号线连接。在本申请实施例提供的差分时钟矫正电路中，第一开关的引入，使得差分同步电路与时钟信号线可能产生信号竞争时，断开差分同步电路，使得差分时钟信号决定差分输出信号的电平状态。由于断开差分同步电路避免了信号竞争的现象，从而避免了输出信号处于中间状态，使得输出信号不容易受到其他信号的干扰。

Description

差分时钟矫正电路

技术领域

本申请涉及集成电路领域，具体而言，涉及一种差分时钟矫正电路。

背景技术

时钟信号为驱动芯片中的时序逻辑器件发生翻转的信号，因此时钟信号的信号质量的好坏对芯片的运行有着较为重要的影响。现有技术中为了避免时钟信号受到周围其他信号的干扰，通常会采用差分时钟信号线传输时钟信号。差分时钟信号线由两根信号线组成，在时钟信号传输过程中，两条信号线的相位相反。差分信号在遭受周围信号的干扰时，两根信号线受到的干扰相同，可以实现两根信号线上的干扰相互抵消，差分时钟信号线具有一定的抗信号干扰能力。

然而，在理想情况下，组成差分时钟信号线的两根信号线才能保持完美的反相关系，相位差始终保持在180度；通常情况下，两根信号线上的差分信号会出现不匹配的现象，即信号的相位差会偏离180度。为了减小不匹配的现象带来的影响，现有技术中在两根信号线之间引入差分同步电路。差分同步电路的引入，造成了信号竞争的现象，信号竞争使得差分输出信号处于非高非低的中间状态，容易受到其他信号的干扰。

发明内容

本申请实施例的目的在于提供一种差分时钟矫正电路，用以改善现有技术中的差分时钟矫正电路的容易受到其他信号的干扰的问题。

第一方面，本申请实施例提供了一种差分时钟矫正电路，连接于第一时钟信号线与第二时钟信号线之间，包括第一反相器和第一开关；所述第一开关串接于所述第一反相器与第一供电电源之间，或串接于所述第一反相器与电源地之间；所述第一反相器的输入端与所述第一时钟信号线连接，所述第一反相器的输出端与所述第二时钟信号线连接，所述第一开关的控制端与所述第二时钟信号线对应的输入信号线连接。

在上述的实施方式中，第一开关的引入，使得差分同步电路与时钟信号线可能产生信号竞争时，断开差分同步电路，使得时钟信号线的信号决定差分输出信号的电平状态。由于断开差分同步电路避免了信号竞争的现象，从而进一步避免了输出信号处于中间状态，使得输出信号不容易受到其他信号的干扰。

在一个可能的设计中，所述第一开关串接于所述第一反相器与第一供电电源之间。

在上述的实施方式中，第一开关可以串接于反相器与供电电源之间，在遇到差分时钟信号线均处于高电平状态，即差分输出信号均处于低电平状态时，第一开关可以根据第二时钟信号线的时钟信号控制，切断差分同步电路的导通，从而避免了第一时钟信号线的输出信号对第二时钟信号线的输出信号造成的影响，进而避免了第二时钟信号线的输出信号处于中间电平状态。

在一个可能的设计中，还包括第二开关，所述第二开关串接于所述第一反相器与电源地之间，所述第二开关的控制端与所述第二时钟信号线对应的输入信号线连接。

在上述的实施方式中，可以包括第一开关和第二开关。第一开关串接在第一反相器的供电端，在差分时钟信号线均处于高电平状态时，第一开关可以根据第二时钟信号线的时钟信号控制，切断差分同步电路的导通，避免第一时钟信号线的输出信号对第二时钟信号线的输出信号造成的影响。第二开关串接于第一反相器的接地端，在差分时钟信号线均处于低电平状态时，第二开关可以根据第二时钟信号线的时钟信号控制，切断差分同步电路的导通，避免第一时钟信号线的输出信号对第二时钟信号线的输出信号造成的影响。

在一个可能的设计中，所述第一开关为PMOS管，所述第二开关为NMOS管。

在上述的实施方式中，第一开关可以是控制端为低电平则导通的PMOS管，也可以为其他的低电平导通的开关元件，例如PNP三极管，第一开关的具体类型不应理解为是对本申请的限制。第二开关可以是控制端为高电平则导通的NMOS管，也可以为其他的高电平导通的开关元件，例如NPN三极管，第二开关的具体类型不应理解为是对本申请的限制。

在一个可能的设计中，所述第一开关串接于所述第一反相器与电源地之间。

在上述的实施方式中，第一开关可以串接在第一反相器与电源地之间。在差分时钟信号线均处于低电平状态时，第一开关可以根据第二时钟信号线的时钟信号控制，切断差分同步电路的导通，避免第一时钟信号线的输出信号对第二时钟信号线的输出信号造成的影响。

在一个可能的设计中，所述第一开关为NMOS管。

在上述的实施方式中，第一开关可以是控制端为高电平则导通的NMOS管，也可以为其他的高电平导通的开关元件，例如NPN三极管，第一开关的具体类型不应理解为是对本申请的限制。

在一个可能的设计中，还包括第二反相器和第三开关；所述第三开关串接于所述第二反相器与第二供电电源之间，或串接于所述第二反相器与电源地之间；所述第二反相器的输入端与所述第二时钟信号线连接，所述第二反相器的输出端与所述第一时钟信号线连接，所述第三开关的控制端与所述第一时钟信号线对应的输入信号线连接。

在上述的实施方式中，还可以包括输入端与第二时钟信号线连接，输出端与第一时钟信号线连接的第二反相器，以及串联在第二反相器的供电端或接地端的第三开关，第三开关的引入，使得差分同步电路与时钟信号线可能产生信号竞争时，断开差分同步电路，使得时钟信号线的信号决定差分输出信号的电平状态。

在一个可能的设计中，所述第三开关串接于所述第二反相器与第二供电电源之间。

在上述的实施方式中，第三开关可以串接于反相器与供电电源之间，在遇到差分时钟信号线均处于高电平状态，即差分输出信号均处于低电平状态时，第三开关可以根据第一时钟信号线的时钟信号控制，切断差分同步电路的导通，从而避免了第二时钟信号线的输出信号对第一时钟信号线的输出信号造成的影响，进而避免了第一时钟信号线的输出信号处于中间电平状态。

在一个可能的设计中，还包括第四开关，所述第四开关串接于所述第二反相器与电源地之间，所述第四开关的控制端与所述第一时钟信号线对应的输入信号线连接。

在上述的实施方式中，可以包括第三开关和第四开关。第三开关串接在第二反相器的供电端，在差分时钟信号线均处于高电平状态时，第三开关可以根据第一时钟信号线的时钟信号控制，切断差分同步电路的导通，避免第二时钟信号线的输出信号对第一时钟信号线的输出信号造成的影响。第四开关串接于第二反相器的接地端，在差分时钟信号线均处于低电平状态时，第四开关可以根据第一时钟信号线的时钟信号控制，切断差分同步电路的导通，避免第二时钟信号线的输出信号对第一时钟信号线的输出信号造成的影响。

在一个可能的设计中，所述第三开关为PMOS管，所述第四开关为NMOS管。

在上述的实施方式中，第三开关可以是控制端为低电平则导通的PMOS管，也可以为其他的低电平导通的开关元件，例如PNP三极管，第三开关的具体类型不应理解为是对本申请的限制。第四开关可以是控制端为高电平则导通的NMOS管，也可以为其他的高电平导通的开关元件，例如NPN三极管，第四开关的具体类型不应理解为是对本申请的限制。

在一个可能的设计中，所述第三开关串接于所述第二反相器与电源地之间。

第三开关串接于第二反相器的接地端，在差分时钟信号线均处于低电平状态时，第三开关可以根据第一时钟信号线的时钟信号控制，切断差分同步电路的导通，避免第二时钟信号线的输出信号对第一时钟信号线的输出信号造成的影响。

在一个可能的设计中，所述第三开关为NMOS管。

第三开关可以是控制端为高电平则导通的NMOS管，也可以为其他的高电平导通的开关元件，例如NPN三极管，第三开关的具体类型不应理解为是对本申请的限制。

为使本申请实施例所要实现的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1是现有技术提供的差分时钟矫正电路的示意性结构框图；

图2是现有技术中的差分时钟矫正电路的输入、输出信号的波形图；

图3是本申请实施例提供的差分时钟矫正电路的一种具体实施例的示意性结构框图；

图4是图3示出的实施例的一种具体实施方式的示意性结构框图；

图5是图3示出的实施例的另一种具体实施方式的示意性结构框图；

图6是本申请实施例提供的差分时钟矫正电路的另一种具体实施例的示意性结构框图；

图7是图6示出的实施例的一种具体实施方式的示意性结构框图；

图8是图6示出的实施例的另一种具体实施方式的示意性结构框图；

图9是本申请实施例提供的差分时钟矫正电路的又一种具体实施例的示意性结构框图。

具体实施方式

对照实施例，为了避免时钟信号受到周围其他信号的干扰，通常会采用差分时钟信号线传输时钟信号。请参见图1，差分时钟信号线由两根信号线L1和L2组成，其中，在信号线L1上，时钟信号CLK1经DP1和DN1组成的反相器反相，得到CLKO1；在信号线L2上，时钟信号CLK2经DP2和DN2组成的反相器反相，得到CLKO2。DP1以及DP2均为PMOS管，DN1和DN2均为NMOS管。

在时钟信号传输过程中，两条信号线L1和L2的相位相反。差分信号在遭受周围信号的干扰时，两根信号线L1和L2受到的干扰相同，可以实现两根信号线上的干扰相互抵消，差分时钟信号线具有一定的抗信号干扰能力。

由于信号驱动单元的驱动能力差异或信号的布线差异，两根信号线L1和L2的差分信号会出现不匹配mismatch的现象，即信号的相位差会偏离180度。请参见图2，信号线L1上的时钟信号CLK1的第一个上升沿与信号线L2上的时钟信号CLK2的第一个下降沿存在因mismatch造成的延迟；信号线L1上的时钟信号CLK1的第一个下降沿与信号线L2上的时钟信号CLK2的第一个上升沿同样存在因mismatch造成的延迟。

为了减小mismatch的现象带来的影响，在两根信号线L1和L2引入了差分同步电路，请参见图1，差分同步电路包括由SP1和SN1组成的反相器，以及由SP2和SN2组成的反相器。其中，SP1和SN1组成的反相器的输入端与信号线L2连接，输出端与信号线L1连接；SP2和SN2组成的反相器的输入端与信号线L1连接，输出端与信号线L2连接。SP1以及SP2均为PMOS管，SN1和SN2均为NMOS管。

请参见图2，由于mismatch带来的延迟，L1和L2上的时钟信号按照时间顺序，依次出现如下四个阶段：CLK1为低电平，CLK2为高电平；CLK1与CLK2同为高电平；CLK1为高电平，CLK2为低电平；CLK1与CLK2同为低电平。

对于CLK1为低电平，CLK2为高电平：

初始状态时，CLK1处于低电平，DP1导通，DN1关断；则CLKO1的电平信号与供电电源VDD一致，处于高电平。CLK2处于高电平，DP2关断，DN2导通；则CLKO2的电平信号与电源地VSS一致，处于低电平。

由于CLKO1处于高电平，因此与之对应的由SN2和SP2组成的反相器中的SP2关断，SN2导通；则CLKO2的电平信号与电源地VSS一致，处于低电平。

由于CLKO2处于低电平，因此与之对应的由SN1和SP1组成的反相器中的SP1导通，SN1关断；则CLKO1的电平信号与供电电源VDD一致，处于高电平。

对于CLK1与CLK2同为高电平：

当CLK1翻转为高电平，且CLK2由于mismatch造成的信号延迟，尚未发生翻转时，便出现了CLK1与CLK2同为高电平的情况。

CLK1处于高电平，DP1关断，DN1导通；则CLKO1的电平信号与电源地VSS一致，应翻转为低电平。由于CLKO2也处于低电平，因此，CLKO2会通过由SN1和SP1组成的反相器驱动CLKO1维持在高电平。

即CLK1驱动CLKO1翻转为低电平，CLKO2驱动CLKO1维持在高电平，形成了SP1与DN1之间的竞争。SP1与DN1之间的竞争结果由两者各自的导通电阻决定。

在差分电路设计过程中，驱动电路中的MOS管的导通电阻被设计成小于同步电路中的MOS管的导通电阻，即DN1的导通电阻小于SP1的导通电阻，因此，CLKO1会翻转为较低电平，但电压高于VSS，处于VDD与VSS的中间状态。

在CLKO1翻转为电压高于VSS的较低电平后，此时，CLK1与CLK2均处于高电平状态，相应的，CLKO1处于较低电平状态，CLKO2处于低电平状态。则CLK1驱动DN1导通，DP1关断；CLK2驱动DN2导通，DP2关断；CLKO1驱动SP2导通，SN2关断；CLKO2驱动SP1导通，SN1关断。在上述情况下，会存在SP1与DN1相互竞争，SP2与DN2相互竞争，竞争结果依然由竞争双方各自的导通电阻决定。DN1的导通电阻小于SP1的导通电阻，DN2的导通电阻小于SP2的导通电阻，因此，CLKO1和CLKO2均会翻转为较低电平，且电压均高于VSS。

对于CLK1为高电平，CLK2为低电平：

当CLK2由高电平翻转为低电平时，驱动DP2导通，DN2关断。由于CLKO1已经是低电平，即SP2导通，SN2关断，则使得驱动CLKO2翻转为高电平的两条通路(即DP2和SP2)同时导通。因此，从CLK2的下降沿到CLKO2上升沿的延迟时间会减少，详情请参见图2。延迟时间的减少程度与SP2的导通电阻的阻值相关：在DP2的导通电阻保持不变的情况下，SP2的导通电阻越小，CLKO2上升沿的延迟时间减少得越多。

对于CLK1与CLK2同为低电平：

当CLK1翻转为低电平，且CLK2由于mismatch造成的信号延迟，尚处于低电平时，便出现了CLK1与CLK2同为低电平的情况。

CLK1处于低电平，DP1导通，DN1关断；则CLKO1应翻转为高电平。由于CLKO2也为高电平，因此，CLKO2会通过由SN1和SP1组成的反相器驱动CLKO1维持在低电平。

即CLK1驱动CLKO1翻转为高电平，CLKO2驱动CLKO1维持在低电平，形成了SN1与DP1之间的竞争。SN1与DP1之间的竞争结果由两者各自的导通电阻决定。

在差分电路设计过程中，驱动电路中的MOS管的导通电阻被设计成小于同步电路中的MOS管的导通电阻，即DP1的导通电阻小于SN1的导通电阻，因此，CLKO1会翻转为较高电平，但电压低于VDD，处于VDD与VSS的中间状态。

在CLKO1翻转为电压低于VDD的较高电平后，此时，CLK1与CLK2均处于低电平状态，相应的，CLKO1处于较高电平状态，CLKO2处于高电平状态。则CLK1驱动DP1导通，DN1关断；CLK2驱动DP2导通，DN2关断；CLKO1驱动SN2导通，SP2关断；CLKO2驱动SN1导通，SP1关断。

在上述情况下，会存在SN1与DP1相互竞争，SN2与DP2相互竞争，竞争结果依然由竞争双方各自的导通电阻决定。DP1的导通电阻小于SN1的导通电阻，DP2的导通电阻小于SN2的导通电阻，因此，CLKO1和CLKO2均会翻转为较高电平，且电压均低于VDD。

通过差分同步电路的引入，令CLK1上升沿到CLKO1的下降沿的延迟时间增加，令CLK2下降沿到CLKO2的上升沿的延迟时间减少，从而使得mismatch的值缩小。然而，却带来了新的缺点：

第一，在CLK1与CLK2同为高电平以及CLK1与CLK2同为低电平的阶段，输出信号CLKO1和CLKO2均为高于VSS且低于VDD的中间电平，在中间电平状态，容易受到其他信号的干扰，增加了CLKO1和CLKO2电平状态的不稳定性，降低CLKO1和CLKO2的信号质量。

第二，在利用差分同步电路矫正过程中，为了保证差分信号的传输质量，差分时钟电路上的晶体管尺寸设计的较大，导通电阻较小，故在矫正过程中，因MOS管导通而形成的直流通路会流过较大电流，导致电路产生较大的功耗。同时，由于时钟信号工作频率较高，所以CLK1和CLK2会频繁处于mismatch状态，导致差分时钟电路产生大量的功耗，电路中产生大量的热量，导致芯片的温度较高。

第三，在CLK1与CLK2同为高电平以及CLK1与CLK2同为低电平的阶段，由于信号的竞争，CLKO1与CLKO2的电平会处于高于VSS的较低电平状态，或低于VDD的较高电平状态。若要电平尽可能地接近VSS或VDD，需要DP1与DN1、DP2与DN2的导通电阻更小。电路设计中，DP1与DN1的尺寸至少要达到SP1与SN1尺寸的3倍，DP2与DN2的尺寸至少要达到SP2与SN2尺寸的3倍,CLKO1与CLKO2的电平才能满足设计需求。大尺寸的DP1、DN1、DP2与DN2会导致差分时钟电路的面积较大。

本申请实施例提供的差分时钟矫正电路通过在反相器的供电端或接地端引入开关，在信号矫正过程中，消除信号竞争，改善了上述三个缺点。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

请参见图3，图3示出了本申请实施例提供的差分时钟矫正电路，该差分时钟矫正电路连接于第一时钟信号线与第二时钟信号线之间。在图3示出的实施例中，第一时钟信号线对应CLKO2信号所在的信号线L2，第二时钟信号线对应CLKO1所在的信号线L1。其中，CLKO2信号所在的信号线L2包括由DP2和DN2组成的反相器，该时钟信号线对应的输入信号线将CLK2信号输入至由DP2和DN2组成的反相器的输入端，可以得到CLKO2信号。CLKO1信号所在的信号线L1包括由DP1和DN1组成的反相器，该时钟信号线对应的输入信号线将CLK1信号输入至由DP1和DN1组成的反相器的输入端，得到CLKO1信号。即CLKO2信号所在的线可记为时钟信号线，CLK2信号所在的线可记为上述时钟信号线对应的输入信号线；CLKO1信号所在的线可记为时钟信号线，CLK1信号所在的线可记为上述时钟信号线对应的输入信号线。

上述的差分时钟矫正电路包括由SP1和SN1组成的反相器、连接于该反相器与供电电源之间的开关CP1、连接于该反相器与电源地之间的开关CN1。上述反相器的输入端与信号线L2连接，输出端与信号线L1连接。关CP1与开关CN1均受CLK1信号控制。

可以理解，开关CP1可以为PMOS管，开关CP1也可以为其他的电气元件，例如PNP型三极管。开关CP1在能够满足控制端接收低电平导通的前提下，开关CP1的具体元件类型不应该理解为是对本申请的限制。

可以理解，开关CN1可以为NMOS管，开关CN1也可以为其他的电气元件，例如NPN型三极管。开关CN1在能够满足控制端接收高电平导通的前提下，开关CN1的具体元件类型不应该理解为是对本申请的限制。

接下来对上述实施例的工作原理进行描述：

不妨设差分信号线L1和L2也会依次出现如下四个阶段：CLK1为低电平，CLK2为高电平；CLK1与CLK2同为高电平；CLK1为高电平，CLK2为低电平；CLK1与CLK2同为低电平。

对于CLK1为低电平，CLK2为高电平：

CLK1处于低电平，DP1导通，DN1关断；则CLKO1的电平信号与供电电源VDD一致，处于高电平。CLK2处于高电平，DP2关断，DN2导通；则CLKO2的电平信号与电源地VSS一致，处于低电平。

由于CLK1处于低电平，因此，由CLK1控制的CP1导通，CN1关断。

CLKO2同样处于低电平，使得SP1导通，SN1关断，因此，供电电源VDD会依次经过导通的CP1和SP1流向信号线L1，以维持CLKO1维持高电平。

对于CLK1与CLK2同为高电平：

CLK1处于高电平，DP1关断，DN1导通；则CLKO1的电平信号与电源地VSS一致，应翻转为低电平。

此时，若没有开关CP1，CLKO2便会通过由SN1和SP1组成的反相器驱动CLKO1维持在高电平，造成SP1与DN1之间的竞争。然而，由于开关CP1在CLK1处于高电平的情况下断开，使得CLKO2无法通过由SN1和SP1组成的反相器驱动CLKO1，从而避免了SP1与DN1之间的竞争。此时，CLKO1和CLKO2均会翻转为低电平VSS，而非高于VSS的较低电平状态。

对于CLK1为高电平，CLK2为低电平：

当CLK2由高电平翻转为低电平时，驱动DP2导通，DN2关断，驱动CLKO2翻转为高电平。CLKO2为高电平，驱动SP1关断，SN1导通，CN1受此时为高电平的CLK1驱动，也处于导通状态，因此，CLKO2驱动CLKO1维持在低电平状态。

对于CLK1与CLK2同为低电平：

CLK1处于低电平，DP1导通，DN1关断；则CLKO1应翻转为高电平。

CLK2处于低电平，驱动CLKO2处于高电平。CLKO2处于高电平，令SP1关断，SN1导通，若未设置开关CN1，CLKO2便会通过由SN1和SP1组成的反相器驱动CLKO1维持在低电平，造成SN1与DP1之间的竞争。然而，由于开关CN1在CLK1处于低电平的情况下断开，使得CLKO2无法通过由SN1和SP1组成的反相器驱动CLKO1，从而避免了SN1与DP1之间的竞争。

请参见图4，在一种具体实施方式中，上述实施例提供的差分时钟矫正电路可以只包括：由SP1和SN1组成的反相器、以及连接于该反相器与供电电源之间的开关CP1。

对于CLK1与CLK2同为高电平的情况下：

CLK1处于高电平，DP1关断，DN1导通；则CLKO1的电平信号与电源地VSS一致，应翻转为低电平。若没有开关CP1，CLKO2便会通过由SN1和SP1组成的反相器驱动CLKO1维持在高电平，造成SP1与DN1之间的竞争。然而，由于开关CP1在CLK1处于高电平的情况下断开，使得CLKO2无法通过由SN1和SP1组成的反相器驱动CLKO1，从而避免了SP1与DN1之间的竞争。此时，CLKO1和CLKO2均会翻转为低电平VSS，而非高于VSS的较低电平状态。

请参见图5，在另一种具体实施方式中，上述实施例提供的差分时钟矫正电路可以只包括：由SP1和SN1组成的反相器、以及连接于该反相器与电源地之间的开关CN1。

对于CLK1与CLK2同为低电平的情况下：

CLK1处于低电平，DP1导通，DN1关断；则CLKO1应翻转为高电平。CLK2处于低电平，驱动CLKO2处于高电平。CLKO2处于高电平，令SP1关断，SN1导通，若未设置开关CN1，CLKO2便会通过由SN1和SP1组成的反相器驱动CLKO1维持在低电平，造成SN1与DP1之间的竞争。然而，由于开关CN1在CLK1处于低电平的情况下断开，使得CLKO2无法通过由SN1和SP1组成的反相器驱动CLKO1，从而避免了SN1与DP1之间的竞争。

请参见图6，图6示出了本申请另一实施例提供的差分时钟矫正电路，该差分时钟矫正电路连接于第一时钟信号线与第二时钟信号线之间。在图6示出的实施例中，第一时钟信号线对应CLKO1信号所在的信号线L1，第二时钟信号线对应CLKO2所在的信号线L2。

上述的差分时钟矫正电路包括由SP2和SN2组成的反相器、连接于该反相器与供电电源之间的开关CP2、连接于该反相器与电源地之间的开关CN2。上述反相器的输入端与信号线L1连接，输出端与信号线L2连接。开关CP2与开关CN2均受CLK2信号控制。

可以理解，开关CP2可以为PMOS管，开关CP2也可以为其他的电气元件，例如PNP型三极管。开关CP2在能够满足控制端接收低电平导通的前提下，开关CP2的具体元件类型不应该理解为是对本申请的限制。

可以理解，开关CN2可以为NMOS管，开关CN2也可以为其他的电气元件，例如NPN型三极管。开关CN2在能够满足控制端接收高电平导通的前提下，开关CN2的具体元件类型不应该理解为是对本申请的限制。

接下来对上述实施例的工作原理进行描述：

对于CLK1为低电平，CLK2为高电平：

由于CLK2处于高电平，因此，由CLK2控制的CN2导通，CP2关断。

CLKO1同样处于高电平，使得SN2导通，SP2关断，因此，图6示出的CN2、SN2均导通，使得CLKO2的电平信号与电源地VSS一致，维持在低电平。

对于CLK1与CLK2同为高电平：

CLK2处于高电平，DP2关断，DN2导通；则CLKO2的电平信号与电源地VSS一致，应翻转为低电平。

此时，若未设置开关CP2，CLKO1便会通过由SN2和SP2组成的反相器驱动CLKO2维持在高电平，造成SP2与DN2之间的竞争。然而，由于开关CP2在CLK2处于高电平的情况下断开，使得CLKO1无法通过由SN2和SP2组成的反相器驱动CLKO2，从而避免了SP2与DN2之间的竞争。此时，CLKO1和CLKO2均会翻转为低电平VSS，而非高于VSS的较低电平状态。

对于CLK1为高电平，CLK2为低电平：

当CLK2由高电平翻转为低电平时，驱动DP2导通，DN2关断，驱动CLKO2翻转为高电平。CLKO1为低电平，驱动SP2导通，SN2关断，CP2受此时为低电平的CLK2驱动，也处于导通状态，因此，供电电源VDD依次经过导通的CP2、SP2流向L2，以驱动CLKO2维持在高电平状态。

对于CLK1与CLK2同为低电平：

CLK2处于低电平，DP2导通，DN2关断；则CLKO2应翻转为高电平。

CLK1处于低电平，驱动CLKO1处于高电平。CLKO1处于高电平，令SP2关断，SN2导通；若未设置开关CN2，CLKO1便会通过由SN2和SP2组成的反相器驱动CLKO2维持在低电平，造成SN2与DP2之间的竞争。然而，由于开关CN2在CLK2处于低电平的情况下断开，使得CLKO1无法通过由SN2和SP2组成的反相器驱动CLKO2，从而避免了SN2与DP2之间的竞争。

请参见图7，在一种具体实施方式中，上述实施例提供的差分时钟矫正电路可以只包括：由SP2和SN2组成的反相器、以及连接于该反相器与供电电源之间的开关CP2。

对于CLK1与CLK2同为高电平的情况下：

CLK2处于高电平，DP2关断，DN2导通；则CLKO2的电平信号与电源地VSS一致，应翻转为低电平。此时，若未设置开关CP2，CLKO1便会通过由SN2和SP2组成的反相器驱动CLKO2维持在高电平，造成SP2与DN2之间的竞争。然而，由于开关CP2在CLK2处于高电平的情况下断开，使得CLKO1无法通过由SN2和SP2组成的反相器驱动CLKO2，从而避免了SP2与DN2之间的竞争。此时，CLKO1和CLKO2均会翻转为低电平VSS，而非高于VSS的较低电平状态。

请参见图8，在另一种具体实施方式中，上述实施例提供的差分时钟矫正电路可以只包括：由SP2和SN2组成的反相器、以及连接于该反相器与电源地之间的开关CN2。

对于CLK1与CLK2同为低电平的情况下：

CLK2处于低电平，DP2导通，DN2关断；则CLKO2应翻转为高电平。CLK1处于低电平，驱动CLKO1处于高电平。CLKO1处于高电平，令SP2关断，SN2导通；若未设置开关CN2，CLKO1便会通过由SN2和SP2组成的反相器驱动CLKO2维持在低电平，造成SN2与DP2之间的竞争。然而，由于开关CN2在CLK2处于低电平的情况下断开，使得CLKO1无法通过由SN2和SP2组成的反相器驱动CLKO2，从而避免了SN2与DP2之间的竞争。

请参见图9，在本申请的又一实施例中，差分时钟矫正电路包括第一子电路M1和第二子电路M2，第一子电路M1以及第二子电路M2均连接于两根信号线之间。第一子电路M1包括由SP1和SN1组成的反相器、连接于该反相器与供电电源之间的开关CP1、连接于该反相器与电源地之间的开关CN1。第二子电路M2包括由SP2和SN2组成的反相器、连接于该反相器与供电电源之间的开关CP2、连接于该反相器与电源地之间的开关CN2。

由SP1和SN1组成的反相器的输入端与信号线L2连接，输出端与信号线L1连接。开关CP1与开关CN1均受CLK1信号控制。

由SP2和SN2组成的反相器的输入端与信号线L1连接，输出端与信号线L2连接。开关CP2与开关CN2均受CLK2信号控制。

接下来对图9示出的上述实施例的工作原理进行描述：

对于CLK1为低电平，CLK2为高电平：

由于CLK1处于低电平，因此，由CLK1控制的CP1导通，CN1关断。CLKO2同样处于低电平，使得SP1导通，SN1关断，因此，供电电源VDD会依次经过导通的CP1和SP1流向信号线L1，以维持CLKO1维持高电平。

由于CLK2处于高电平，因此，由CLK2控制的CN2导通，CP2关断。CLKO1同样处于高电平，使得SN2导通，SP2关断，因此，图9示出的CN2、SN2均导通，使得CLKO2的电平信号与电源地VSS一致，维持在低电平。

对于CLK1与CLK2同为高电平：

CLK1处于高电平，DP1关断，DN1导通；则CLKO1的电平信号与电源地VSS一致，应翻转为低电平。CLK2处于高电平，DP2关断，DN2导通；则CLKO2的电平信号与电源地VSS一致，应翻转为低电平。

若未设置开关CP1，CLKO2便会通过由SN1和SP1组成的反相器驱动CLKO1维持在高电平，造成SP1与DN1之间的竞争。然而，由于开关CP1在CLK1处于高电平的情况下断开，使得CLKO2无法通过由SN1和SP1组成的反相器驱动CLKO1，从而避免了SP1与DN1之间的竞争。

若未设置开关CP2，CLKO1便会通过由SN2和SP2组成的反相器驱动CLKO2维持在高电平，造成SP2与DN2之间的竞争。然而，由于开关CP2在CLK2处于高电平的情况下断开，使得CLKO1无法通过由SN2和SP2组成的反相器驱动CLKO2，从而避免了SP2与DN2之间的竞争。

综上，CLKO1和CLKO2均会翻转为低电平VSS，而非高于VSS的较低电平状态。

对于CLK1为高电平，CLK2为低电平：

当CLK2由高电平翻转为低电平时，驱动DP2导通，DN2关断，驱动CLKO2翻转为高电平。

CLKO2为高电平，驱动SP1关断，SN1导通，CN1受此时为高电平的CLK1驱动，也处于导通状态，因此，CLKO2驱动CLKO1维持在低电平状态。

CLKO1为低电平，驱动SP2导通，SN2关断，CP2受此时为低电平的CLK2驱动，也处于导通状态，因此，供电电源VDD依次经过导通的CP2、SP2流向L2，以驱动CLKO2维持在高电平状态。

对于CLK1与CLK2同为低电平：

CLK1处于低电平，DP1导通，DN1关断；则CLKO1应翻转为高电平。CLK2处于低电平，DP2导通，DN2关断；则CLKO2应翻转为高电平。

综上，CLKO1和CLKO2均会翻转为高电平VDD，而非低于VDD的较高电平状态。

可选地，在一些实施例中，图9示出的第一子电路M1可以为图4示出的差分时钟矫正电路，也可以为图5示出的差分时钟矫正电路。图9示出的第二子电路M2可以为图7示出的差分时钟矫正电路，也可以为图8示出的差分时钟矫正电路。图4、图5、图7及图8示出的差分时钟矫正电路的工作原理均在上文进行描述，在此便不做赘述。

在本申请示出的差分时钟矫正电路中，在CLK1与CLK2同为高电平的阶段，反相器与供电电源之间的开关的引入；或在CLK1与CLK2同为高电平的阶段，反相器与电源地之间的开关的引入，消除了信号间的竞争，因此避免了输出信号CLKO1和CLKO2在中间电平状态，使得输出信号不易受到其他信号的干扰，增加了输出信号CLKO1和CLKO2的稳定性，提高了输出信号CLKO1和CLKO2的信号质量。

由于消除了信号间的竞争，即断开了MOS管形成的直流通路，因此减少了电路产生较大的功耗。

同时，因为信号间的竞争的消除，避免了输出信号CLKO1和CLKO2的中间电平状态的出现，因此，对DP1、DN1、DP2与DN2的导通电阻便可以不做要求，避免了DP1、DN1、DP2与DN2尺寸较大而导致的差分时钟电路面积变大的情况。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims

1.一种差分时钟矫正电路，其特征在于，连接于第一时钟信号线与第二时钟信号线之间，所述第一时钟信号线与所述第二时钟信号线用于传输一对差分信号，所述差分时钟矫正电路包括第一反相器和第一开关；

所述第一开关串接于所述第一反相器与第一供电电源之间，或串接于所述第一反相器与电源地之间；

所述第一反相器的输入端与所述第一时钟信号线连接，所述第一反相器的输出端与所述第二时钟信号线连接，所述第一开关的控制端与所述第二时钟信号线对应的输入信号线连接。

2.根据权利要求1所述的差分时钟矫正电路，其特征在于，所述第一开关串接于所述第一反相器与第一供电电源之间。

3.根据权利要求2所述的差分时钟矫正电路，其特征在于，还包括第二开关，所述第二开关串接于所述第一反相器与电源地之间，所述第二开关的控制端与所述第二时钟信号线对应的输入信号线连接。

4.根据权利要求3所述的差分时钟矫正电路，其特征在于，所述第一开关为PMOS管，所述第二开关为NMOS管。

5.根据权利要求1所述的差分时钟矫正电路，其特征在于，所述第一开关串接于所述第一反相器与电源地之间。

6.根据权利要求5所述的差分时钟矫正电路，其特征在于，所述第一开关为NMOS管。

7.根据权利要求1所述的差分时钟矫正电路，其特征在于，还包括第二反相器和第三开关；

所述第三开关串接于所述第二反相器与第二供电电源之间，或串接于所述第二反相器与电源地之间；

所述第二反相器的输入端与所述第二时钟信号线连接，所述第二反相器的输出端与所述第一时钟信号线连接，所述第三开关的控制端与所述第一时钟信号线对应的输入信号线连接。

8.根据权利要求7所述的差分时钟矫正电路，其特征在于，所述第三开关串接于所述第二反相器与第二供电电源之间。

9.根据权利要求8所述的差分时钟矫正电路，其特征在于，还包括第四开关，所述第四开关串接于所述第二反相器与电源地之间，所述第四开关的控制端与所述第一时钟信号线对应的输入信号线连接。

10.根据权利要求9所述的差分时钟矫正电路，其特征在于，所述第三开关为PMOS管，所述第四开关为NMOS管。

11.根据权利要求7所述的差分时钟矫正电路，其特征在于，所述第三开关串接于所述第二反相器与电源地之间。

12.根据权利要求11所述的差分时钟矫正电路，其特征在于，所述第三开关为NMOS管。