JP3265281B2 - 入出力位相調整機能を具備するｌｓｉ回路 - Google Patents
入出力位相調整機能を具備するｌｓｉ回路Info
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- JP3265281B2 JP3265281B2 JP04484999A JP4484999A JP3265281B2 JP 3265281 B2 JP3265281 B2 JP 3265281B2 JP 04484999 A JP04484999 A JP 04484999A JP 4484999 A JP4484999 A JP 4484999A JP 3265281 B2 JP3265281 B2 JP 3265281B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルＬＳＩ
において、データ入出力タイミングの遅延を制御する入
出力位相合調整方式とその機能を具備するＬＳＩ回路に
関する。
において、データ入出力タイミングの遅延を制御する入
出力位相合調整方式とその機能を具備するＬＳＩ回路に
関する。
【０００２】
【従来の技術】ＬＳＩに限らず通常の電子部品において
は、製造された部品の電圧や遅延時間等の特性は、使用
時の周囲温度や電源電圧や製造時の条件等でばらつくた
め、特性の範囲を規定しており、通常その範囲での最小
ないし最低の特性値、最大ないし最高の特性値、標準的
な特性値とがその特性表等に表記されている。
は、製造された部品の電圧や遅延時間等の特性は、使用
時の周囲温度や電源電圧や製造時の条件等でばらつくた
め、特性の範囲を規定しており、通常その範囲での最小
ないし最低の特性値、最大ないし最高の特性値、標準的
な特性値とがその特性表等に表記されている。
【０００３】ＬＳＩのパルスの伝達遅延時間に関して
は、遅延が最小となる条件をｍｉｎ条件といい、この条
件は、使用時の周囲温度が推奨の動作温度範囲の最も低
い温度で、また、電源電圧が推奨電圧範囲内の最大電圧
で使用し、このＬＳＩが製造された時の条件、すなわち
デバイスプロセス条件が左右するｐチャンネルやｎチャ
ンネルのトランジスタの信号伝達が最も早い特性を持っ
ている、等の条件が重なっている場合に生み出される。
また、逆にｍａｘ条件は遅延時間が最大になる条件であ
って、周囲温度最大、電源電圧最小、製造条件に因る構
成するトランジスタの信号伝達が最も遅い特性となって
いる条件、が重なった場合を指す。常温、標準電源電圧
値で使用し、製造条件に因るデバイスの信号伝達も標準
的な場合をｔｙｐ条件と表している。
は、遅延が最小となる条件をｍｉｎ条件といい、この条
件は、使用時の周囲温度が推奨の動作温度範囲の最も低
い温度で、また、電源電圧が推奨電圧範囲内の最大電圧
で使用し、このＬＳＩが製造された時の条件、すなわち
デバイスプロセス条件が左右するｐチャンネルやｎチャ
ンネルのトランジスタの信号伝達が最も早い特性を持っ
ている、等の条件が重なっている場合に生み出される。
また、逆にｍａｘ条件は遅延時間が最大になる条件であ
って、周囲温度最大、電源電圧最小、製造条件に因る構
成するトランジスタの信号伝達が最も遅い特性となって
いる条件、が重なった場合を指す。常温、標準電源電圧
値で使用し、製造条件に因るデバイスの信号伝達も標準
的な場合をｔｙｐ条件と表している。
【０００４】通常、ＬＳＩ間のデータ受け渡しのインタ
ーフェースが正常に行われるためには、遅延が最大の条
件（ｍａｘ条件）でも、最小の条件（ｍｉｎ条件）でも
ともにインターフェースの規格を満たす必要があり、こ
のためＬＳＩの入出力には位相調整のための機能が具備
されている。
ーフェースが正常に行われるためには、遅延が最大の条
件（ｍａｘ条件）でも、最小の条件（ｍｉｎ条件）でも
ともにインターフェースの規格を満たす必要があり、こ
のためＬＳＩの入出力には位相調整のための機能が具備
されている。
【０００５】ＬＳＩの入出力のインターフェースでの位
相調整は、一般的にはＬＳＩの入力端子と初段フリップ
フロップ間や最終段フリップフロップと出力端子間に、
ＬＳＩ設計時に予め設定した遅延値を有する一つの固定
的な遅延回路を挿入付加し、これによってクロックと入
力データとの間の位相調整、及びクロックと出力データ
との間の位相調整を行っている。ｍｉｎ条件での遅延値
とｍａｘ条件での遅延値では大きな差があるため、一般
には遅延回路にはｍｉｎ条件であってもｍａｘ条件であ
っても、ともに入出力規格を満足させる程度の遅延時間
となるような遅延値を与えている。
相調整は、一般的にはＬＳＩの入力端子と初段フリップ
フロップ間や最終段フリップフロップと出力端子間に、
ＬＳＩ設計時に予め設定した遅延値を有する一つの固定
的な遅延回路を挿入付加し、これによってクロックと入
力データとの間の位相調整、及びクロックと出力データ
との間の位相調整を行っている。ｍｉｎ条件での遅延値
とｍａｘ条件での遅延値では大きな差があるため、一般
には遅延回路にはｍｉｎ条件であってもｍａｘ条件であ
っても、ともに入出力規格を満足させる程度の遅延時間
となるような遅延値を与えている。
【０００６】近年ＬＳＩ間のインターフェースの高速化
が進み、ＬＳＩ素子に求められる入出力の位相にたいす
る規格は厳しくなってきている。しかしながら、上記の
従来の位相調整方式では、ＬＳＩの受ける、及び出力す
るｍｉｎ条件、ｍａｘ条件のばらつきの値がまだ大きい
ために、ＬＳＩ間でインターフェース可能な位相関係の
マージンが小さく、インターフェース高速化の妨げとな
っている。
が進み、ＬＳＩ素子に求められる入出力の位相にたいす
る規格は厳しくなってきている。しかしながら、上記の
従来の位相調整方式では、ＬＳＩの受ける、及び出力す
るｍｉｎ条件、ｍａｘ条件のばらつきの値がまだ大きい
ために、ＬＳＩ間でインターフェース可能な位相関係の
マージンが小さく、インターフェース高速化の妨げとな
っている。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ｍｉ
ｎ条件、ｍａｘ条件でも、入出力位相のばらつきを小さ
くし、ＬＳＩ間インターフェースの位相マージンを大き
くする技術を提供することにある。
ｎ条件、ｍａｘ条件でも、入出力位相のばらつきを小さ
くし、ＬＳＩ間インターフェースの位相マージンを大き
くする技術を提供することにある。
【０００８】
【課題を解決するための手段】本発明の入出力位相調整
機能を具備するＬＳＩ回路は、ＬＳＩ回路の複数の信号
入力端に接続された入力位相合わせ部と、前記ＬＳＩ回
路の複数の信号出力端に接続された出力位相合わせ部
と、単一の遅延条件判断部とを備え、前記遅延条件判断
部はＬＳＩ自身が動作している遅延条件を前記遅延条件
判断部専用の入力信号から判断して遅延値切り替え制御
信号を全ての前記入力位相合わせ部と全ての前記出力位
相合わせ部に出力し、前記入力および出力の位相合わせ
部は、前記遅延条件判断部出力の遅延値切り替え制御信
号によって遅延値が切り替わることによる入出力の位相
調整機能を具備するＬＳＩ回路であって、前記遅延条件
判断部は、フリップフロップ回路と遅延回路とインヒビ
ット信号生成回路とＡＮＤ回路とを備え、前記フリップ
フロップ回路が前記遅延条件判断部への入力信号を前記
遅延回路を透過させた遅延信号と、前記遅延条件判断部
への入力信号と該入力信号を前記インヒビット信号生成
回路を透過した信号とのＡＮＤを取った信号とを入力信
号とし、前記遅延値切り替え制御信号を出力信号とする
ことを特徴とする。
機能を具備するＬＳＩ回路は、ＬＳＩ回路の複数の信号
入力端に接続された入力位相合わせ部と、前記ＬＳＩ回
路の複数の信号出力端に接続された出力位相合わせ部
と、単一の遅延条件判断部とを備え、前記遅延条件判断
部はＬＳＩ自身が動作している遅延条件を前記遅延条件
判断部専用の入力信号から判断して遅延値切り替え制御
信号を全ての前記入力位相合わせ部と全ての前記出力位
相合わせ部に出力し、前記入力および出力の位相合わせ
部は、前記遅延条件判断部出力の遅延値切り替え制御信
号によって遅延値が切り替わることによる入出力の位相
調整機能を具備するＬＳＩ回路であって、前記遅延条件
判断部は、フリップフロップ回路と遅延回路とインヒビ
ット信号生成回路とＡＮＤ回路とを備え、前記フリップ
フロップ回路が前記遅延条件判断部への入力信号を前記
遅延回路を透過させた遅延信号と、前記遅延条件判断部
への入力信号と該入力信号を前記インヒビット信号生成
回路を透過した信号とのＡＮＤを取った信号とを入力信
号とし、前記遅延値切り替え制御信号を出力信号とする
ことを特徴とする。
【０００９】また、本発明の入出力位相調整機能を具備
するＬＳＩ回路は、ＬＳＩ回路の複数の信号入力端に接
続された入力位相合わせ部と、前記ＬＳＩ回路の複数の
信号出力端に接続された出力位相合わせ部と、単一の遅
延条件判断部とを備え、前記遅延条件判断部はＬＳＩ自
身が動作している遅延条件を前記入力位相合わせ部に入
力するの複数の入力信号の一つから判断して遅延値切り
替え制御信号を全ての前記入力位相合わせ部と全ての前
記出力位相合わせ部に出力し、前記入力および出力の位
相合わせ部は、前記遅延条件判断部出力の遅延値切り替
え制御信号によって遅延値が切り替わることによる入出
力の位相調整機能を具備するＬＳＩ回路であって、前記
遅延条件判断部は、フリップフロップ回路と遅延回路と
インヒビット信号生成回路とＡＮＤ回路とを備え、前記
フリップフロップ回路が前記遅延条件判断部への入力信
号を前記遅延回路を透過させた遅延信号と、前記遅延条
件判断部への入力信号と該入力信号を前記インヒビット
信号生成回路を透過した信号とのＡＮＤを取った信号と
を入力信号とし、前記遅延値切り替え制御信号を出力信
号とすることを特徴とする。
するＬＳＩ回路は、ＬＳＩ回路の複数の信号入力端に接
続された入力位相合わせ部と、前記ＬＳＩ回路の複数の
信号出力端に接続された出力位相合わせ部と、単一の遅
延条件判断部とを備え、前記遅延条件判断部はＬＳＩ自
身が動作している遅延条件を前記入力位相合わせ部に入
力するの複数の入力信号の一つから判断して遅延値切り
替え制御信号を全ての前記入力位相合わせ部と全ての前
記出力位相合わせ部に出力し、前記入力および出力の位
相合わせ部は、前記遅延条件判断部出力の遅延値切り替
え制御信号によって遅延値が切り替わることによる入出
力の位相調整機能を具備するＬＳＩ回路であって、前記
遅延条件判断部は、フリップフロップ回路と遅延回路と
インヒビット信号生成回路とＡＮＤ回路とを備え、前記
フリップフロップ回路が前記遅延条件判断部への入力信
号を前記遅延回路を透過させた遅延信号と、前記遅延条
件判断部への入力信号と該入力信号を前記インヒビット
信号生成回路を透過した信号とのＡＮＤを取った信号と
を入力信号とし、前記遅延値切り替え制御信号を出力信
号とすることを特徴とする。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１６】図１に本発明の第一の実施形態の入出力位
相調整機能を具備するＬＳＩ回路のブロック図を示す。
本回路は、ＬＳＩ内部回路１に入力するシステムクロッ
クやタイミング信号やデータ信号等のシステム信号の入
力端に接続された複数の入力位相合わせ部２とＬＳＩ内
部回路１のシステム信号出力端に接続された複数の出力
位相合わせ部３と遅延条件判断部４とで構成される。遅
延条件判断部４は、ＬＳＩ自身が動作している遅延条件
を判断して遅延値切り替え制御信号５を出力し、この出
力信号は全ての入力位相合わせ部２と全ての出力位相合
わせ部３とに供給される。入出力の位相合わせ部では、
遅延条件判断部４の出力の遅延値切り替え制御信号５に
よって遅延値の選択が決定される。入出力の位相合わせ
部は、位相合わせが必要なＬＳＩの信号入出力の端子数
分準備され、遅延条件判断部４は共通で１つ持ってい
る。
相調整機能を具備するＬＳＩ回路のブロック図を示す。
本回路は、ＬＳＩ内部回路１に入力するシステムクロッ
クやタイミング信号やデータ信号等のシステム信号の入
力端に接続された複数の入力位相合わせ部２とＬＳＩ内
部回路１のシステム信号出力端に接続された複数の出力
位相合わせ部３と遅延条件判断部４とで構成される。遅
延条件判断部４は、ＬＳＩ自身が動作している遅延条件
を判断して遅延値切り替え制御信号５を出力し、この出
力信号は全ての入力位相合わせ部２と全ての出力位相合
わせ部３とに供給される。入出力の位相合わせ部では、
遅延条件判断部４の出力の遅延値切り替え制御信号５に
よって遅延値の選択が決定される。入出力の位相合わせ
部は、位相合わせが必要なＬＳＩの信号入出力の端子数
分準備され、遅延条件判断部４は共通で１つ持ってい
る。
【００１７】遅延条件判断部４は、図２に示すように、
遅延回路１１とフリップフロップ回路１０とで構成され
ている。外部からの入力である遅延条件判断部専用入力
信号は、フリップフロップ回路１０のＣ入力と、適当な
遅延値を持った遅延回路１１を通じてＤ入力とへ供給さ
れる。遅延値は具体的にはｍａｘ条件の場合において、
信号パルス周期の半周期から１周期未満となる程度の遅
延値を、このＬＳＩの設計時に設定し作り込んで置く。
フリップフロップ回路１０の出力Ｑは、遅延値切り替え
制御信号５として出力される。
遅延回路１１とフリップフロップ回路１０とで構成され
ている。外部からの入力である遅延条件判断部専用入力
信号は、フリップフロップ回路１０のＣ入力と、適当な
遅延値を持った遅延回路１１を通じてＤ入力とへ供給さ
れる。遅延値は具体的にはｍａｘ条件の場合において、
信号パルス周期の半周期から１周期未満となる程度の遅
延値を、このＬＳＩの設計時に設定し作り込んで置く。
フリップフロップ回路１０の出力Ｑは、遅延値切り替え
制御信号５として出力される。
【００１８】入力および出力の位相合わせ部２、３は、
図３に示すように遅延回路Ａ２１と遅延回路Ｂ２２とセ
レクタ回路２０とで構成されている。システム信号入力
は、異なった遅延値をもつ遅延回路Ａ２１と遅延回路Ｂ
２２の入力に供給され、遅延回路Ａ２１の出力をセレク
タ回路２０の第１の入力ＩＮ１に、遅延回路Ｂ２２の出
力をセレクタ回路２０の第２の入力ＩＮ２に接続し、セ
レクタ回路２０の出力を位相合わせ後出力として本ブロ
ックより出力端子に出力する。セレクタ回路２０の受け
る遅延値切り替え制御信号５は、図２で示した遅延条件
判断部４の出力から供給される。
図３に示すように遅延回路Ａ２１と遅延回路Ｂ２２とセ
レクタ回路２０とで構成されている。システム信号入力
は、異なった遅延値をもつ遅延回路Ａ２１と遅延回路Ｂ
２２の入力に供給され、遅延回路Ａ２１の出力をセレク
タ回路２０の第１の入力ＩＮ１に、遅延回路Ｂ２２の出
力をセレクタ回路２０の第２の入力ＩＮ２に接続し、セ
レクタ回路２０の出力を位相合わせ後出力として本ブロ
ックより出力端子に出力する。セレクタ回路２０の受け
る遅延値切り替え制御信号５は、図２で示した遅延条件
判断部４の出力から供給される。
【００１９】このブロックを入力位相合わせとして使用
する場合は、図１に示すように、入力端子にＬＳＩ外部
からのシステム信号入力を接続し、出力をＬＳＩ内部回
路１が有する入力側のフリップフロップ（図示せず）に
接続する。また、出力位相合わせとして使用する場合
は、入力端子にＬＳＩ内部回路１からの出力を接続し、
出力をＬＳＩの外部へシステム信号を出力する出力端子
に接続する。
する場合は、図１に示すように、入力端子にＬＳＩ外部
からのシステム信号入力を接続し、出力をＬＳＩ内部回
路１が有する入力側のフリップフロップ（図示せず）に
接続する。また、出力位相合わせとして使用する場合
は、入力端子にＬＳＩ内部回路１からの出力を接続し、
出力をＬＳＩの外部へシステム信号を出力する出力端子
に接続する。
【００２０】入出力の位相合わせ部の遅延回路Ａ２１及
び遅延回路Ｂ２２の遅延値は、ＬＳＩ入出力の端子毎に
それぞれ異なった位相調整の必要がある為、回路構成は
同じであるが、端子によって異なるように作り込まれて
いる。
び遅延回路Ｂ２２の遅延値は、ＬＳＩ入出力の端子毎に
それぞれ異なった位相調整の必要がある為、回路構成は
同じであるが、端子によって異なるように作り込まれて
いる。
【００２１】次に、本第一の実施形態の動作について説
明する。遅延条件判断部４は図４のタイミング図に示す
ような動作を行う。遅延回路１１の遅延設定値は前記の
ように、ｍａｘ条件で信号パルス周期の半周期から論理
が反転しない１周期未満となる範囲の遅延値を与えてお
く。図４（ａ）はｍｉｎ条件に近い場合での動作を示
す。遅延条件判断部入力信号の立ち上がりでフリップフ
ロップ（Ｆ／Ｆ）回路はデータを取り込む。遅延回路１
１の遅延値はｍｉｎ条件では半周期遅れない為、フリッ
プフロップ回路の出力は‘０’となり、遅延値切り替え
制御信号出力はローレベルを出力する。ｍａｘ条件に近
い場合（図４（ｂ））は、遅延回路１１の遅延値はｍａ
ｘ条件では半周期以上遅れるため、フリップフロップ回
路の出力は‘１’となり、遅延値切り替え制御信号出力
はハイレベルを出力する。
明する。遅延条件判断部４は図４のタイミング図に示す
ような動作を行う。遅延回路１１の遅延設定値は前記の
ように、ｍａｘ条件で信号パルス周期の半周期から論理
が反転しない１周期未満となる範囲の遅延値を与えてお
く。図４（ａ）はｍｉｎ条件に近い場合での動作を示
す。遅延条件判断部入力信号の立ち上がりでフリップフ
ロップ（Ｆ／Ｆ）回路はデータを取り込む。遅延回路１
１の遅延値はｍｉｎ条件では半周期遅れない為、フリッ
プフロップ回路の出力は‘０’となり、遅延値切り替え
制御信号出力はローレベルを出力する。ｍａｘ条件に近
い場合（図４（ｂ））は、遅延回路１１の遅延値はｍａ
ｘ条件では半周期以上遅れるため、フリップフロップ回
路の出力は‘１’となり、遅延値切り替え制御信号出力
はハイレベルを出力する。
【００２２】遅延条件判断部４からの遅延値切り替え制
御信号５を受けた入出力の位相合わせ部では、ｔｙｐ条
件からｍａｘ条件での位相を満足するように設定された
遅延値を有する遅延回路Ａ２１とｔｙｐ条件からｍｉｎ
条件での位相を満足するように設定された遅延値を有す
る遅延回路Ｂ２２いずれかが遅延値切り替え制御信号出
力の値（ローもしくはハイ）に基づきセレクタ回路２０
によって切り替えられて信号を出力する。
御信号５を受けた入出力の位相合わせ部では、ｔｙｐ条
件からｍａｘ条件での位相を満足するように設定された
遅延値を有する遅延回路Ａ２１とｔｙｐ条件からｍｉｎ
条件での位相を満足するように設定された遅延値を有す
る遅延回路Ｂ２２いずれかが遅延値切り替え制御信号出
力の値（ローもしくはハイ）に基づきセレクタ回路２０
によって切り替えられて信号を出力する。
【００２３】このように、ｍａｘ条件であってもｍｉｎ
条件であっても、ＬＳＩの全ての入出力信号の位相状態
は、ほぼ揃えることが可能となる。
条件であっても、ＬＳＩの全ての入出力信号の位相状態
は、ほぼ揃えることが可能となる。
【００２４】本発明の第二の実施形態の構成を図５に示
す。その基本的構成は第一の実施の形態と同様である
が、遅延条件判断部４の入力についてさらに工夫してい
る。前記の第一の実施形態では、遅延条件判断部４の専
用の信号を入力信号としているが、本実施形態図におい
ては、入力を遅延条件判断部専用として準備せず通常の
システム信号の一つ、たとえばシステムクロックや周期
が決まっているタイミング信号を分岐し兼用して用い
る。
す。その基本的構成は第一の実施の形態と同様である
が、遅延条件判断部４の入力についてさらに工夫してい
る。前記の第一の実施形態では、遅延条件判断部４の専
用の信号を入力信号としているが、本実施形態図におい
ては、入力を遅延条件判断部専用として準備せず通常の
システム信号の一つ、たとえばシステムクロックや周期
が決まっているタイミング信号を分岐し兼用して用い
る。
【００２５】このように、本実施形態では、ＬＳＩとし
て遅延条件判断部入力専用にＬＳＩ素子の端子をもうけ
る必要がない為、端子削減という効果が得られる。
て遅延条件判断部入力専用にＬＳＩ素子の端子をもうけ
る必要がない為、端子削減という効果が得られる。
【００２６】なお、上記の第一、第二の２つの実施形態
では、遅延条件判断部入力に絶えずパルスを供給してい
るが、これは必ずしも必要はなく、判断後停止させても
良い。
では、遅延条件判断部入力に絶えずパルスを供給してい
るが、これは必ずしも必要はなく、判断後停止させても
良い。
【００２７】その判断後パルスを停止する遅延条件判断
部を、インヒビット信号生成回路３１（ＩＮＨ信号生成
回路）とＡＮＤ回路３２を追加して構成した例を図６に
示す。本図において、ＩＮＨ信号生成回路３１では入力
信号に２個パルスが入力された後は、フリップフロップ
回路１０のＣ入力を停止する信号を生成する。このた
め、一度判断された後は判断結果が固定となる。したが
って、不要にフリップフロップ回路１０が動作するのを
防ぐことができる。
部を、インヒビット信号生成回路３１（ＩＮＨ信号生成
回路）とＡＮＤ回路３２を追加して構成した例を図６に
示す。本図において、ＩＮＨ信号生成回路３１では入力
信号に２個パルスが入力された後は、フリップフロップ
回路１０のＣ入力を停止する信号を生成する。このた
め、一度判断された後は判断結果が固定となる。したが
って、不要にフリップフロップ回路１０が動作するのを
防ぐことができる。
【００２８】本発明では、遅延条件判断部及び入出力の
位相合わせ部を専用回路として開発する必要は無く、フ
ァンクションブロックとして準備されているプリミティ
ブセルを使用すれば良い。
位相合わせ部を専用回路として開発する必要は無く、フ
ァンクションブロックとして準備されているプリミティ
ブセルを使用すれば良い。
【００２９】
【発明の効果】本発明によれば、ＬＳＩにおける入出力
位相調整の部分にＬＳＩの動作している条件を自己判断
する回路（遅延条件判断部）をもち、その判断結果によ
って入出力位相合わせの遅延値をＬＳＩ自身で切り替え
ることを特徴としている。
位相調整の部分にＬＳＩの動作している条件を自己判断
する回路（遅延条件判断部）をもち、その判断結果によ
って入出力位相合わせの遅延値をＬＳＩ自身で切り替え
ることを特徴としている。
【００３０】このため、 ｍｉｎ条件、ｍａｘ条件にお
ける通常の遅延ばらつきを吸収でき、入出力の位相合わ
せが容易となり、入出力位相マージンを大きくするとい
う効果が得られる。
ける通常の遅延ばらつきを吸収でき、入出力の位相合わ
せが容易となり、入出力位相マージンを大きくするとい
う効果が得られる。
【図１】本発明の第一の実施の形態の入出力位相調整機
能を具備するＬＳＩ回路構成例である。
能を具備するＬＳＩ回路構成例である。
【図２】本発明の入出力位相調整機能を具備するＬＳＩ
回路を構成する遅延条件判断部の実施の形態である。
回路を構成する遅延条件判断部の実施の形態である。
【図３】本発明の第一の実施の形態を構成する入出力の
位相合わせ部の構成例である。
位相合わせ部の構成例である。
【図４】本発明の第一の実施の形態を構成する遅延条件
判断部の動作を示すタイミング図である。
判断部の動作を示すタイミング図である。
【図５】本発明の第二の実施の形態の入出力位相調整機
能を具備するＬＳＩ回路の構成例である。
能を具備するＬＳＩ回路の構成例である。
【図６】本発明の入出力位相調整機能を具備するＬＳＩ
回路を構成する遅延条件判断部の別なる実施の形態であ
る。
回路を構成する遅延条件判断部の別なる実施の形態であ
る。
１ ＬＳＩ内部回路 ２ 入力位相合わせ部 ３ 出力位相合わせ部 ４ 遅延条件判断部 ５ 遅延値切り替え制御信号 １０ フリップフロップ回路 １１ 遅延回路 ２０ セレクタ回路 ２１ 遅延回路Ａ ２２ 遅延回路Ｂ ３１ インヒビット信号生成回路 ３２ ＡＮＤ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−31964（ＪＰ，Ａ) 特開 平10−164037（ＪＰ，Ａ) 特開 平９−8796（ＪＰ，Ａ) 特開 平８−329000（ＪＰ，Ａ) 特開 平６−95757（ＪＰ，Ａ) 特開 平５−110550（ＪＰ，Ａ) 特開 平２−226316（ＪＰ，Ａ) 特開 平９−266437（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/12 G06F 1/10 G06F 13/42 H03K 5/13 H03K 19/0175 H04L 7/00
Claims (2)
- 【請求項１】 ＬＳＩ回路の複数の信号入力端に接続さ
れた入力位相合わせ部と、前記ＬＳＩ回路の複数の信号
出力端に接続された出力位相合わせ部と、単一の遅延条
件判断部とを備え、前記遅延条件判断部はＬＳＩ自身が
動作している遅延条件を前記遅延条件判断部専用の入力
信号から判断して遅延値切り替え制御信号を全ての前記
入力位相合わせ部と全ての前記出力位相合わせ部に出力
し、前記入力および出力の位相合わせ部は、前記遅延条
件判断部出力の遅延値切り替え制御信号によって遅延値
が切り替わることによる入出力の位相調整機能を具備す
るＬＳＩ回路であって、 前記遅延条件判断部は、フリップフロップ回路と遅延回
路とインヒビット信号生成回路とＡＮＤ回路とを備え、
前記フリップフロップ回路が前記遅延条件判断部への入
力信号を前記遅延回路を透過させた遅延信号と、前記遅
延条件判断部への入力信号と該入力信号を前記インヒビ
ット信号生成回路を透過した信号とのＡＮＤを取った信
号とを入力信号とし、前記遅延値切り替え制御信号を出
力信号と することを特徴とする入出力位相調整機能を具
備するＬＳＩ回路。 - 【請求項２】 ＬＳＩ回路の複数の信号入力端に接続さ
れた入力位相合わせ部と、ＬＳＩ回路の複数の信号出力
端に接続された複数の出力位相合わせ部と、単一の遅延
条件判断部とを備え、前記遅延条件判断部はＬＳＩ自身
が動作している遅延条件を前記入力位相合わせ部に入力
するの複数の入力信号の一つから判断して遅延値切り替
え制御信号を全ての前記入力位相合わせ部と全ての前記
出力位相合わせ部に出力し、前記入力および出力の位相
合わせ部は、前記遅延条件判断部出力の遅延値切り替え
制御信号によって遅延値が切り替わることによる入出力
の位相調整機能を具備するＬＳＩ回路であって、 前記遅延条件判断部は、フリップフロップ回路と遅延回
路とインヒビット信号生成回路とＡＮＤ回路とを備え、
前記フリップフロップ回路が前記遅延条件判断部への入
力信号を前記遅延回路を透過させた遅延信号と、前記遅
延条件判断部への入力信号と該入力信号を前記インヒビ
ット信号生成回路を透過した信号とのＡＮＤを取った信
号とを入力信号とし、前記遅延値切り替え制御信号を出
力信号とする ことを特徴とする入出力位相調整機能を具
備するＬＳＩ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04484999A JP3265281B2 (ja) | 1999-02-23 | 1999-02-23 | 入出力位相調整機能を具備するｌｓｉ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04484999A JP3265281B2 (ja) | 1999-02-23 | 1999-02-23 | 入出力位相調整機能を具備するｌｓｉ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000242362A JP2000242362A (ja) | 2000-09-08 |
| JP3265281B2 true JP3265281B2 (ja) | 2002-03-11 |
Family
ID=12702937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04484999A Expired - Fee Related JP3265281B2 (ja) | 1999-02-23 | 1999-02-23 | 入出力位相調整機能を具備するｌｓｉ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3265281B2 (ja) |
-
1999
- 1999-02-23 JP JP04484999A patent/JP3265281B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000242362A (ja) | 2000-09-08 |
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