JP3632151B2 - 断熱充電レジスタ回路 - Google Patents
断熱充電レジスタ回路 Download PDFInfo
- Publication number
- JP3632151B2 JP3632151B2 JP2000168846A JP2000168846A JP3632151B2 JP 3632151 B2 JP3632151 B2 JP 3632151B2 JP 2000168846 A JP2000168846 A JP 2000168846A JP 2000168846 A JP2000168846 A JP 2000168846A JP 3632151 B2 JP3632151 B2 JP 3632151B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- power
- dff
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック系（クロック信号用配線の負荷容量とクロック信号を入力するゲートのゲート容量との和：以下同じ）の消費電力低減を図った断熱充電レジスタ回路に関するものである。
【０００２】
【従来の技術】
通常、ＬＳＩ内には数千〜数万という非常に多くのレジスタ回路が存在し、このレジスタ回路には一般にＤＦＦ回路又はＤラッチ回路が用いられ、以下にＤＦＦ回路をレジスタ回路として用いた場合について説明する。このＤＦＦ回路は２つのＤラッチ回路により構成されている。図１７にこのＤラッチ回路の代表的な回路構成を示す（参考文献：日経ＢＰ社 パターソン、ヘネシー、コンピュータの構成と設計ｐ．６７７）。図１７のＤラッチ回路７０は、ＮＯＲゲート７１，７２のたすき掛けによるＲＳＦＦとＡＮＤゲート７３，７４を用いて構成され、クロック端子ＣＫと差動のデータ端子Ｄ、ＤＮを入力端子とし、差動のＱ端子とＱＮ端子を出力端子としたものである。ＮＯＲゲート７１，７２は一方の入力信号がＬｏｗのときインバータとして働くため、このＤラッチ回路７０は次の特徴をもつ。（１）クロック端子ＣＫがＬｏｗの時にたすき掛けＮＯＲゲート７１，７２は同じ状態を記憶する。（２）クロック端子ＣＫがＨｉｇｈの時にデータ端子Ｄの値が記憶される。
【０００３】
さて、このＤラッチ回路７０を２つ縦続接続すると図１８に示すＤＦＦ回路８０が構成される。初段のＤラッチ回路７０ＡにはクロックＣＫがそのまま印加し、２段目のＤラッチ回路７０ＢにはそのクロックＣＫをインバータ９０で１８０度位相反転したクロックが印加する。このＤＦＦ回路８０は次の特徴をもつ。（１）クロックＣＫがＨｉｇｈになった時、初段のＤラッチ回路７０Ａが開いて入力端子Ｄのデータが取り込まれる。（２）クロックＣＫがＬｏｗの時、２段目のＤラッチ回路７０Ｂが開いて、初段のＤラッチ回路７０ＡのＱ出力信号Ｏ１を入力信号Ｄとして受け取る。
【０００４】
図１９にデータＤ、入力クロックＣＫ、初段のＤラッチ回路７０Ａの出力信号Ｏ１、２段目のＤラッチ回路７０Ｂの出力信号Ｏ２の波形図を示す。これらからわかるように、出力信号Ｏ２はクロックＣＫがＨｉｇｈからＬｏｗに変化するときにデータを取り込んでおり、エッジトリガ型となっている。
【０００５】
【発明が解決しようとする課題】
ところで、従来のクロック信号はＣＭＯＳ回路構成のインバータにより生成されており、その波形は矩形状をしている。出力側の負荷は、出力信号がＨｉｇｈの時には、インバータのｐチャネルＭＯＳＦＥＴを通して電源電圧ＶＤＤに充電され、出力信号がＬｏｗの時には、インバータのｎチャネルＭＯＳＦＥＴを通してＧＮＤに接地されるので、クロック信号による消費電力Ｐは、Ｐ＝ＣＶ２ｆと表される。ここで、ｆはクロック周波数、Ｖは電源電圧、Ｃは配線の負荷容量とクロック信号を入力するゲートのゲート容量の和である。
【０００６】
近年では、上記した配線の容量が大規模集積化に伴うチップ面積の増大により増大し、チップの総消費電力の５０％をクロックの充放電による消費電力が占めるようになってきている（文献：日経ＢＰ社 日経マイクロデバイス編 低電力ＬＳＩの技術白書 ９０ページ）。
【０００７】
また、動画像を処理するようなＬＳＩやＲＩＳＣプロセッサでは、パイプライン用レジスタ回路の個数が多くなり、論理処理の消費電力とクロック系の消費電力が同程度となってきていることも知られている（文献：低消費電力、高速ＬＳＩ技術、リアライズ社、ｐ．８）。この関係は動作速度には依存せず、ＬＳＩ中のレジスタ回路の占める割合でほぼ決められる。
【０００８】
本発明は以上のような点に鑑みてなされたものであり、その目的は、電荷再利用を行う電源を用いて生成した緩やかに上昇下降する波形のクロックを使用して、クロック系で消費される電力を大きく低減させる断熱充電レジスタ回路を提供することである。
【０００９】
【課題を解決するための手段】
このため本発明は、複数のｎチャネルＭＯＳＦＥＴと複数のｐチャネルＭＯＳＦＥＴから構成されるレジスタ回路において、前記ｎチャネルＭＯＳＦＥＴのしきい値をＶTNとし、前記ｐチャネルＭＯＳＦＥＴのしきい値をＶTPとし、電源電圧を一定のＶＤＤとするとき、｜ＶTN｜＋｜ＶTP｜＞ＶＤＤとし、且つ、入力クロックを、電荷再利用を行う階段状波形生成回路又はＬＣ共振回路を用いて生成した緩やかに上昇下降する波形のパワークロックとした。
【００１０】
【発明の実施の形態】
本発明の断熱充電レジスタ回路では、通常のレジスタ回路が通常の矩形のクロックを使用するのに対して、電荷再利用を行う電源を用いて生成した緩やかに上昇下降する波形の電荷リサイクル型のパワークロックを用いる。このようなパワークロックを用いたレジスタ回路では、クロック系の消費電力を従来回路に比ベて大幅に低減することが可能で、その低減量は１／１０程度以下にまで可能である。また、このとき、レジスタ回路を構成するｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴのしきい値ＶＴＮ，ＶＴＰについて、
｜ＶＴＮ｜＋｜ＶＴＰ｜＞ＶＤＤ
の条件を満足させることにより、論理ゲートの電源からＧＮＤへの貫通電流を無くすことも可能である。以下詳しく説明する。
【００１１】
［第１の実施形態］
図１は本発明の第１の実施形態のレジスタ回路であるＤＦＦ回路２０のブロック図であり、このＤＦＦ回路２０は初段のＤラッチ回路１０Ａと２段目のＤラッチ回路１０Ｂから構成されている。Ｄラッチ回路１０Ａ，１０Ｂは図２の符号１０に示すように、ＲＳＦＦを構成するＮＯＲゲート１１，１２とＡＮＤゲート１３，１４から構成されている。
【００１２】
本発明では、Ｄラッチ回路１０を構成するＮＯＲゲート１１，１２，ＡＮＤゲート１３，１４のｎチャネルＭＯＳＦＥＴのしきい値をＶＴＮとし、ｐチャネルＭＯＳＦＥＴのしきい値をＶＴＰとし、電源電圧をＶＤＤとするとき、
｜ＶＴＮ｜＋｜ＶＴＰ｜＞ＶＤＤ
の条件を満足するように、それらしきい値を大きな値に設定する。これにより、Ｄラッチ回路１０内の論理ゲートの電源から接地への貫通電流を無くすことができる。
【００１３】
また、本発明では、ＤＦＦ回路２０の初段のＤラッチ回路１０Ａのクロック端子ＰＣＫに、電荷再利用を行う電源を用いて生成した緩やかに上昇下降する波形の電荷リサイクル型のパワークロックＰＣＫ１を入力させ、２段目のＤラッチ回路１０Ｂのクロック端子ＰＣＫはそのパワークロックＰＣＫ１を１８０度位相反転したパワークロックＰＣＫ２を入力させる。
【００１４】
これらのパワークロックＰＣＫ１、ＰＣＫ２は、図３に示すようなスイッチドキャパシタ回路により構成した階段状波形（出力波形が階段状に緩やかに立ち上がり緩やかに立ち下がる波形）生成回路３０（文献：１９９９ ＳＳＤＭ ｐ．４４４）や、ＬＣ共振回路（図示せず）を使用して生成させることができる。図３において、Ｔ０〜Ｔ４，Ｔ０’〜Ｔ４’はトランスミッションゲート、Ｃ１〜Ｃ３はキャパシタである。この階段状波形生成回路３０では、トランスミッションゲートＴ０〜Ｔ４、Ｔ０’〜Ｔ４’を、
（Ｔ０，Ｔ０’）→（Ｔ１，Ｔ１’）→（Ｔ２，Ｔ２’）→（Ｔ３，Ｔ３’）→（Ｔ４，Ｔ４’）→（Ｔ３，Ｔ３’）→（Ｔ２，Ｔ２’）→（Ｔ１，Ｔ１’）→（Ｔ０，Ｔ０’）→（Ｔ１，Ｔ１’）→・・・
の順序で個々に２個づつ導通させれば、階段状波形のパワークロックＰＣＫ１、ＰＣＫ２を出力端子３１，３２に得ることができる。
【００１５】
いま、ＶＤＤ＝１Ｖ、｜ＶＴＮ｜＝｜ＶＴＰ｜＝０．７Ｖと仮定するとき、初段と２段目のＤラッチ回路１０Ａ，１０Ｂの動作は、図４に示すようになる。パワークロックＰＣＫ１、ＰＣＫ２のレベルが０．７Ｖより大きいとき、Ｄラッチ回路１０Ａ，１０Ｂでは入力取り込みが行われ、０．７Ｖより小さいとき、そのときの状態を記憶する。図５，図６はデューティが異なる場合のパワークロックＰＣＫ１、ＰＣＫ２の波形を示したものである。
【００１６】
ここで、時間ＴＦＦはＤＦＦ回路２０において、入力から出力までに要する時間を表している。また、ＴｃｏｍｂｉｎａｔｉｏｎはＤＦＦ回路２０の前段又は後段に接続される組み合わせ論理回路に許される遅延時間を表している。
【００１７】
このパワークロックＰＣＫ１、ＰＣＫ２により駆動されるＤＦＦ回路を断熱充電ＤＦＦ回路と呼ぶことにすると、この断熱充電ＤＦＦ回路の特徴は次の通りである。（１）たすき掛けＮＯＲゲートによるスタティック動作であり、ダイナミック動作に比べて安定である。（２）初段と２段目のＤラッチ回路１０Ａ，１０Ｂが同時にデータを取り込むことがないため、データの突き抜けは起こらない。（３）初段と２段目のＤラッチ回路１０Ａ，１０Ｂが同時に記憶モードとなる期間があり、このとき各々のＤラッチ回路１０Ａ，１０Ｂは独立にデータを記憶する。（４）時間ＴＦＦがＣＭＯＳ構成のＤＦＦ回路に比べて大きい。（５）パワークロックＰＣＫ１、ＰＣＫ２を使用できるため、消費電力を通常のクロックを使用する場合に比べて１／１０以下にすることができる。（６）ＣＭＯＳのＤＦＦ回路を断熱充電ＤＦＦ回路＋電荷再利用型電源に容易に置き換えることが可能となる（ＣＭＯＳ回路との互換性あり）。
【００１８】
図１に示した断熱充電ＤＦＦ回路の動作を図７に示す。パワークロックＰＣＫ１がＨｉｇｈからＬｏｗになるときの入力データＤを取り込み、そのクロックＰＣＫ１の１周期の間だけそのデータを保持している（Ｏ２参照）ことが分かる。
【００１９】
ＨＳＰＩＣＥによるシミュレーション結果を図８，図９に示す。図８は通常の矩形クロックＣＫを用いた図１８のＤＦＦ回路８０の波形図であり、図９がパワークロックＰＣＫ１，ＰＣＫ２を用いた図１のＤＦＦ回路２０の波形図である。ただし、パワークロックＰＣＫ２の波形はＰＣＫ１の逆相であるため省略した。ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴのゲート長は各々０．２５μｍ、ｐチャネルのＭＯＳＦＥＴのゲート幅は９μｍ、ｎチャネルのＭＯＳＦＥＴのゲート幅は６μｍである。また、しきい値は｜ＶＴＮ｜＝｜ＶＴＰ｜＝０．３Ｖである。電源電圧ＶＤＤ＝０．５Ｖとし、クロックＰＣＫ１，ＰＣＫ２，ＣＫの周期を１００ｎｓ（ｆ＝１０ＭＨｚ）としてシミュレーションを行った。
【００２０】
これらのシミュレーション結果によれば、パワークロックＰＣＫ１，ＰＣＫ２を用いても、出力は通常の矩形クロックＣＫを使用したときと同一であることが分かる。また、ＤＦＦ回路の定電圧による消費電力は、通常のＣＭＯＳのＤＦＦ回路と断熱充電のＤＦＦ回路の場合のどちらも３２０ｎＷである。貫通電流が無いため貫通電流による消費電力の増大は生じていない。また、通常の矩形クロックＣＫによる消費電力が３１０ｎＷであるのに対し、パワークロックＰＣＫ１，ＰＣＫ２による場合は２３ｎＷであり、断熱充電電荷リサイクルによりクロック系の消費電力が１／１０以下となっている。
【００２１】
図１０は図１に示したＤＦＦ回路２０からなるＤＦＦ回路２０Ａ〜２０Ｃと組み合わせ論理回路４０Ａ〜４０Ｃが交互に接続されるようそれらを縦続接続して構成した回路であり、個々の論理回路４０Ａ〜４０Ｃは１クロック当りの処理時間が前記した時間Ｔｃｏｍｂｉｎａｔｉｏｎ以内となるように構成する。
【００２２】
［第２の実施形態］
図１１は本発明の第２の実施形態を示す図である。ここでは、図２に示したＤラッチ回路１０からなるＤラッチ回路１０Ａ〜１０Ｄと組み合わせ論理回路４０Ａ〜４０Ｄが交互に接続されるようそれらを縦続接続して回路を構成している。ここでは、時間ＴＦＦの概念はなくなり、組み合わせ論理回路４０Ａ〜４０Ｄに許される遅延時間は、通常の矩形クロックによるラッチ回路間転送と同じ時間となる。２個のＤラッチ回路１０Ａ、１０Ｂを直接接続し組み合わせ論理回路を省略した構成を図１２に示し、その動作波形図を図１３に示した。これらは図１のＤＦＦ回路２０に対する図７の波形図とほぼ同じであるが、入力信号Ｉの波形を若干変更して、パワークロックＰＣＫ１がしきい値以上のとき、時刻ｔ１において入力信号ＩがＨｉｇｈからＬｏｗに変化すると、その波形が出力Ｏ１に現れていることが表されている。
【００２３】
［第３の実施形態］
図１４は本発明の第３の実施形態を示す図である。ここでは、インバータ６０Ａ，６０Ｂとトランスミッションゲート５０Ｂからなる記憶回路と、その入力側に接続したトランスミッションゲート５０Ａとによりラッチ回路を構成している。パワークロックはＰＣＫ１〜ＰＣＫ４の４種を使用し、そのうちＰＣＫ１とＰＣＫ２をトランスミッションゲート５０Ａ用として反転関係に、またＰＣＫ３とＰＣＫ４をトランスミッションゲート５０Ｂ用として反転関係にしている。ＰＣＫ１とＰＣＫ３、ＰＣＫ２とＰＣＫ４は各々１８０度逆相関係にある。図１５にパワークロックＰＣＫ１〜ＰＣＫ４の波形図を示した。
【００２４】
［Ｄラッチ回路についての考察］
Ｄラッチ回路の構成としては、前述の図２に示したＲＳＦＦタイプとこの図１４に示したトランスミッションゲートタイプが挙げられる。ＲＳＦＦタイプでは、データの入力／記憶がスタティックで行われており、低速でも正常に動作するが、トランスミッションゲートタイプでは動作がダイナミックとなり、極低速動作には適していない。また、通常のＣＭＯＳ回路の動作を考ると、クロックを入力とするトランジスタ数はＲＳＦＦタイプで４個（各ＡＮＤゲートに２個）、トランスミッションゲートタイプで６個（通常はクロックを反転する１個のインバータが必要であるので、これに要する２個のトランジスタも必要故）であるため、ＲＳＦＦタイプの方が合計トランジスタ数では多いが、クロック系のトランジスタ数が少ない点から消費電力は小さくなる（文献：Ｃ．Ｓｖｅｎｓｓｏｎ ａｎｄ Ｄ．Ｌｉｕ，Ｌｏｗ Ｐｏｗｅｒ Ｄｅｓｉｇｎ Ｍｅｔｈｏｄｏｌｏｇｉｅｓ，ｅｄｓ．Ｊ．Ｍ．Ｒａｂａｅｙ ａｎｄ Ｍ．Ｐｅｄｒａｍ （Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｅｓ，１９９６） Ｃｈａｐ．３，ｐ．３７．）。断熱充電可逆論理として、ＲＳＦＦタイプを用いるかトランスミッションゲートタイプを用いるかは、上記のことを考慮して、目的に応じて判断するとよい。
【００２５】
［サブスレッショルド領域での使用について］
また、この断熱充電レジスタ回路は、極めて特殊な条件ではあるが、しきい値よりも低い電源電圧（サブスレッショルド領域：｜ＶＴＮ｜＞ＶＤＤ、且つ｜ＶＴＰ｜＞ＶＤＤ）の弱反転状態領域でも、ＣＭＯＳと同様に動作が可能である。生体センサや環境センサのようなサブスレッショルド領域低速動作ＬＳＩへの応用が可能なことは言うまでもない。
【００２６】
【発明の効果】
以上説明したように本発明の断熱充電レジスタ回路によれば、クロック系で消費される電力を通常のＣＭＯＳのレジスタ回路で消費される電力に比べて１／１０程度にまで削減することが可能となる（図１６）。また、本発明では、従来のＣＭＯＳ回路においてＣＭＯＳ構成のレジスタ回路を断熱充電レジスタ回路に置き換えるだけでよいので、ＣＭＯＳ構成の回路との互換性があり、容易に設計できる利点もある。
【図面の簡単な説明】
【図１】本発明のＤＦＦ回路のブロック図である。
【図２】図１のＤＦＦ回路を構成するＤラッチ回路の回路図である。
【図３】階段状波形生成回路の回路図である。
【図４】図１のＤＦＦ回路に入力するパワークロックの波形図である。
【図５】図１のＤＦＦ回路に入力する別のパワークロックの波形図である。
【図６】図１のＤＦＦ回路に入力する別のパワークロックの波形図である。
【図７】図１のＤＦＦ回路の動作波形図である。
【図８】従来の矩形クロックを使用したＤＦＦ回路の動作のシミュレーション波形図である。
【図９】本発明のパワークロックを使用したＤＦＦ回路の動作のシミュレーション波形図である。
【図１０】図１のＤＦＦ回路と論理回路を交互に接続した回路のブロック図である。
【図１１】図１のＤラッチ回路と論理回路を交互に接続した回路のブロック図である。
【図１２】図１１の１部の回路で論理回路を省略してＤラッチ回路を２個直接接続した回路の回路図である。
【図１３】図１２の回路の動作波形図である。
【図１４】トランスミッションゲートを使用したＤラッチ回路の回路図である。
【図１５】図１４の回路で使用するパワークロックの波形図である。
【図１６】本発明の効果の説明図である。
【図１７】従来のＤラッチ回路の回路図である。
【図１８】従来のＤＦＦ回路のブロック図である。
【図１９】図１８のＤＦＦ回路の動作波形図である。
【符号の説明】
１０，１０Ａ〜１０Ｄ：Ｄラッチ回路、１１，１２：ＮＯＲゲート、１３，１４：ＡＮＤゲート
２０，２０Ａ〜２０Ｃ：ＤＦＦ回路
３０：階段状波形生成回路、３１，３２：端子
４０Ａ〜４０Ｄ：組み合わせ論理回路
５０Ａ、５０Ｂ：トランスミッションゲート
６０Ａ、６０Ｂ：インバータ
７０、７０Ａ、７０Ｂ：Ｄラッチ回路、７１，７２：ＮＯＲゲート、７３，７４：ＡＮＤゲート
８０：ＤＦＦ回路
９０：インバータ
【発明の属する技術分野】
本発明は、クロック系（クロック信号用配線の負荷容量とクロック信号を入力するゲートのゲート容量との和：以下同じ）の消費電力低減を図った断熱充電レジスタ回路に関するものである。
【０００２】
【従来の技術】
通常、ＬＳＩ内には数千〜数万という非常に多くのレジスタ回路が存在し、このレジスタ回路には一般にＤＦＦ回路又はＤラッチ回路が用いられ、以下にＤＦＦ回路をレジスタ回路として用いた場合について説明する。このＤＦＦ回路は２つのＤラッチ回路により構成されている。図１７にこのＤラッチ回路の代表的な回路構成を示す（参考文献：日経ＢＰ社 パターソン、ヘネシー、コンピュータの構成と設計ｐ．６７７）。図１７のＤラッチ回路７０は、ＮＯＲゲート７１，７２のたすき掛けによるＲＳＦＦとＡＮＤゲート７３，７４を用いて構成され、クロック端子ＣＫと差動のデータ端子Ｄ、ＤＮを入力端子とし、差動のＱ端子とＱＮ端子を出力端子としたものである。ＮＯＲゲート７１，７２は一方の入力信号がＬｏｗのときインバータとして働くため、このＤラッチ回路７０は次の特徴をもつ。（１）クロック端子ＣＫがＬｏｗの時にたすき掛けＮＯＲゲート７１，７２は同じ状態を記憶する。（２）クロック端子ＣＫがＨｉｇｈの時にデータ端子Ｄの値が記憶される。
【０００３】
さて、このＤラッチ回路７０を２つ縦続接続すると図１８に示すＤＦＦ回路８０が構成される。初段のＤラッチ回路７０ＡにはクロックＣＫがそのまま印加し、２段目のＤラッチ回路７０ＢにはそのクロックＣＫをインバータ９０で１８０度位相反転したクロックが印加する。このＤＦＦ回路８０は次の特徴をもつ。（１）クロックＣＫがＨｉｇｈになった時、初段のＤラッチ回路７０Ａが開いて入力端子Ｄのデータが取り込まれる。（２）クロックＣＫがＬｏｗの時、２段目のＤラッチ回路７０Ｂが開いて、初段のＤラッチ回路７０ＡのＱ出力信号Ｏ１を入力信号Ｄとして受け取る。
【０００４】
図１９にデータＤ、入力クロックＣＫ、初段のＤラッチ回路７０Ａの出力信号Ｏ１、２段目のＤラッチ回路７０Ｂの出力信号Ｏ２の波形図を示す。これらからわかるように、出力信号Ｏ２はクロックＣＫがＨｉｇｈからＬｏｗに変化するときにデータを取り込んでおり、エッジトリガ型となっている。
【０００５】
【発明が解決しようとする課題】
ところで、従来のクロック信号はＣＭＯＳ回路構成のインバータにより生成されており、その波形は矩形状をしている。出力側の負荷は、出力信号がＨｉｇｈの時には、インバータのｐチャネルＭＯＳＦＥＴを通して電源電圧ＶＤＤに充電され、出力信号がＬｏｗの時には、インバータのｎチャネルＭＯＳＦＥＴを通してＧＮＤに接地されるので、クロック信号による消費電力Ｐは、Ｐ＝ＣＶ２ｆと表される。ここで、ｆはクロック周波数、Ｖは電源電圧、Ｃは配線の負荷容量とクロック信号を入力するゲートのゲート容量の和である。
【０００６】
近年では、上記した配線の容量が大規模集積化に伴うチップ面積の増大により増大し、チップの総消費電力の５０％をクロックの充放電による消費電力が占めるようになってきている（文献：日経ＢＰ社 日経マイクロデバイス編 低電力ＬＳＩの技術白書 ９０ページ）。
【０００７】
また、動画像を処理するようなＬＳＩやＲＩＳＣプロセッサでは、パイプライン用レジスタ回路の個数が多くなり、論理処理の消費電力とクロック系の消費電力が同程度となってきていることも知られている（文献：低消費電力、高速ＬＳＩ技術、リアライズ社、ｐ．８）。この関係は動作速度には依存せず、ＬＳＩ中のレジスタ回路の占める割合でほぼ決められる。
【０００８】
本発明は以上のような点に鑑みてなされたものであり、その目的は、電荷再利用を行う電源を用いて生成した緩やかに上昇下降する波形のクロックを使用して、クロック系で消費される電力を大きく低減させる断熱充電レジスタ回路を提供することである。
【０００９】
【課題を解決するための手段】
このため本発明は、複数のｎチャネルＭＯＳＦＥＴと複数のｐチャネルＭＯＳＦＥＴから構成されるレジスタ回路において、前記ｎチャネルＭＯＳＦＥＴのしきい値をＶTNとし、前記ｐチャネルＭＯＳＦＥＴのしきい値をＶTPとし、電源電圧を一定のＶＤＤとするとき、｜ＶTN｜＋｜ＶTP｜＞ＶＤＤとし、且つ、入力クロックを、電荷再利用を行う階段状波形生成回路又はＬＣ共振回路を用いて生成した緩やかに上昇下降する波形のパワークロックとした。
【００１０】
【発明の実施の形態】
本発明の断熱充電レジスタ回路では、通常のレジスタ回路が通常の矩形のクロックを使用するのに対して、電荷再利用を行う電源を用いて生成した緩やかに上昇下降する波形の電荷リサイクル型のパワークロックを用いる。このようなパワークロックを用いたレジスタ回路では、クロック系の消費電力を従来回路に比ベて大幅に低減することが可能で、その低減量は１／１０程度以下にまで可能である。また、このとき、レジスタ回路を構成するｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴのしきい値ＶＴＮ，ＶＴＰについて、
｜ＶＴＮ｜＋｜ＶＴＰ｜＞ＶＤＤ
の条件を満足させることにより、論理ゲートの電源からＧＮＤへの貫通電流を無くすことも可能である。以下詳しく説明する。
【００１１】
［第１の実施形態］
図１は本発明の第１の実施形態のレジスタ回路であるＤＦＦ回路２０のブロック図であり、このＤＦＦ回路２０は初段のＤラッチ回路１０Ａと２段目のＤラッチ回路１０Ｂから構成されている。Ｄラッチ回路１０Ａ，１０Ｂは図２の符号１０に示すように、ＲＳＦＦを構成するＮＯＲゲート１１，１２とＡＮＤゲート１３，１４から構成されている。
【００１２】
本発明では、Ｄラッチ回路１０を構成するＮＯＲゲート１１，１２，ＡＮＤゲート１３，１４のｎチャネルＭＯＳＦＥＴのしきい値をＶＴＮとし、ｐチャネルＭＯＳＦＥＴのしきい値をＶＴＰとし、電源電圧をＶＤＤとするとき、
｜ＶＴＮ｜＋｜ＶＴＰ｜＞ＶＤＤ
の条件を満足するように、それらしきい値を大きな値に設定する。これにより、Ｄラッチ回路１０内の論理ゲートの電源から接地への貫通電流を無くすことができる。
【００１３】
また、本発明では、ＤＦＦ回路２０の初段のＤラッチ回路１０Ａのクロック端子ＰＣＫに、電荷再利用を行う電源を用いて生成した緩やかに上昇下降する波形の電荷リサイクル型のパワークロックＰＣＫ１を入力させ、２段目のＤラッチ回路１０Ｂのクロック端子ＰＣＫはそのパワークロックＰＣＫ１を１８０度位相反転したパワークロックＰＣＫ２を入力させる。
【００１４】
これらのパワークロックＰＣＫ１、ＰＣＫ２は、図３に示すようなスイッチドキャパシタ回路により構成した階段状波形（出力波形が階段状に緩やかに立ち上がり緩やかに立ち下がる波形）生成回路３０（文献：１９９９ ＳＳＤＭ ｐ．４４４）や、ＬＣ共振回路（図示せず）を使用して生成させることができる。図３において、Ｔ０〜Ｔ４，Ｔ０’〜Ｔ４’はトランスミッションゲート、Ｃ１〜Ｃ３はキャパシタである。この階段状波形生成回路３０では、トランスミッションゲートＴ０〜Ｔ４、Ｔ０’〜Ｔ４’を、
（Ｔ０，Ｔ０’）→（Ｔ１，Ｔ１’）→（Ｔ２，Ｔ２’）→（Ｔ３，Ｔ３’）→（Ｔ４，Ｔ４’）→（Ｔ３，Ｔ３’）→（Ｔ２，Ｔ２’）→（Ｔ１，Ｔ１’）→（Ｔ０，Ｔ０’）→（Ｔ１，Ｔ１’）→・・・
の順序で個々に２個づつ導通させれば、階段状波形のパワークロックＰＣＫ１、ＰＣＫ２を出力端子３１，３２に得ることができる。
【００１５】
いま、ＶＤＤ＝１Ｖ、｜ＶＴＮ｜＝｜ＶＴＰ｜＝０．７Ｖと仮定するとき、初段と２段目のＤラッチ回路１０Ａ，１０Ｂの動作は、図４に示すようになる。パワークロックＰＣＫ１、ＰＣＫ２のレベルが０．７Ｖより大きいとき、Ｄラッチ回路１０Ａ，１０Ｂでは入力取り込みが行われ、０．７Ｖより小さいとき、そのときの状態を記憶する。図５，図６はデューティが異なる場合のパワークロックＰＣＫ１、ＰＣＫ２の波形を示したものである。
【００１６】
ここで、時間ＴＦＦはＤＦＦ回路２０において、入力から出力までに要する時間を表している。また、ＴｃｏｍｂｉｎａｔｉｏｎはＤＦＦ回路２０の前段又は後段に接続される組み合わせ論理回路に許される遅延時間を表している。
【００１７】
このパワークロックＰＣＫ１、ＰＣＫ２により駆動されるＤＦＦ回路を断熱充電ＤＦＦ回路と呼ぶことにすると、この断熱充電ＤＦＦ回路の特徴は次の通りである。（１）たすき掛けＮＯＲゲートによるスタティック動作であり、ダイナミック動作に比べて安定である。（２）初段と２段目のＤラッチ回路１０Ａ，１０Ｂが同時にデータを取り込むことがないため、データの突き抜けは起こらない。（３）初段と２段目のＤラッチ回路１０Ａ，１０Ｂが同時に記憶モードとなる期間があり、このとき各々のＤラッチ回路１０Ａ，１０Ｂは独立にデータを記憶する。（４）時間ＴＦＦがＣＭＯＳ構成のＤＦＦ回路に比べて大きい。（５）パワークロックＰＣＫ１、ＰＣＫ２を使用できるため、消費電力を通常のクロックを使用する場合に比べて１／１０以下にすることができる。（６）ＣＭＯＳのＤＦＦ回路を断熱充電ＤＦＦ回路＋電荷再利用型電源に容易に置き換えることが可能となる（ＣＭＯＳ回路との互換性あり）。
【００１８】
図１に示した断熱充電ＤＦＦ回路の動作を図７に示す。パワークロックＰＣＫ１がＨｉｇｈからＬｏｗになるときの入力データＤを取り込み、そのクロックＰＣＫ１の１周期の間だけそのデータを保持している（Ｏ２参照）ことが分かる。
【００１９】
ＨＳＰＩＣＥによるシミュレーション結果を図８，図９に示す。図８は通常の矩形クロックＣＫを用いた図１８のＤＦＦ回路８０の波形図であり、図９がパワークロックＰＣＫ１，ＰＣＫ２を用いた図１のＤＦＦ回路２０の波形図である。ただし、パワークロックＰＣＫ２の波形はＰＣＫ１の逆相であるため省略した。ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴのゲート長は各々０．２５μｍ、ｐチャネルのＭＯＳＦＥＴのゲート幅は９μｍ、ｎチャネルのＭＯＳＦＥＴのゲート幅は６μｍである。また、しきい値は｜ＶＴＮ｜＝｜ＶＴＰ｜＝０．３Ｖである。電源電圧ＶＤＤ＝０．５Ｖとし、クロックＰＣＫ１，ＰＣＫ２，ＣＫの周期を１００ｎｓ（ｆ＝１０ＭＨｚ）としてシミュレーションを行った。
【００２０】
これらのシミュレーション結果によれば、パワークロックＰＣＫ１，ＰＣＫ２を用いても、出力は通常の矩形クロックＣＫを使用したときと同一であることが分かる。また、ＤＦＦ回路の定電圧による消費電力は、通常のＣＭＯＳのＤＦＦ回路と断熱充電のＤＦＦ回路の場合のどちらも３２０ｎＷである。貫通電流が無いため貫通電流による消費電力の増大は生じていない。また、通常の矩形クロックＣＫによる消費電力が３１０ｎＷであるのに対し、パワークロックＰＣＫ１，ＰＣＫ２による場合は２３ｎＷであり、断熱充電電荷リサイクルによりクロック系の消費電力が１／１０以下となっている。
【００２１】
図１０は図１に示したＤＦＦ回路２０からなるＤＦＦ回路２０Ａ〜２０Ｃと組み合わせ論理回路４０Ａ〜４０Ｃが交互に接続されるようそれらを縦続接続して構成した回路であり、個々の論理回路４０Ａ〜４０Ｃは１クロック当りの処理時間が前記した時間Ｔｃｏｍｂｉｎａｔｉｏｎ以内となるように構成する。
【００２２】
［第２の実施形態］
図１１は本発明の第２の実施形態を示す図である。ここでは、図２に示したＤラッチ回路１０からなるＤラッチ回路１０Ａ〜１０Ｄと組み合わせ論理回路４０Ａ〜４０Ｄが交互に接続されるようそれらを縦続接続して回路を構成している。ここでは、時間ＴＦＦの概念はなくなり、組み合わせ論理回路４０Ａ〜４０Ｄに許される遅延時間は、通常の矩形クロックによるラッチ回路間転送と同じ時間となる。２個のＤラッチ回路１０Ａ、１０Ｂを直接接続し組み合わせ論理回路を省略した構成を図１２に示し、その動作波形図を図１３に示した。これらは図１のＤＦＦ回路２０に対する図７の波形図とほぼ同じであるが、入力信号Ｉの波形を若干変更して、パワークロックＰＣＫ１がしきい値以上のとき、時刻ｔ１において入力信号ＩがＨｉｇｈからＬｏｗに変化すると、その波形が出力Ｏ１に現れていることが表されている。
【００２３】
［第３の実施形態］
図１４は本発明の第３の実施形態を示す図である。ここでは、インバータ６０Ａ，６０Ｂとトランスミッションゲート５０Ｂからなる記憶回路と、その入力側に接続したトランスミッションゲート５０Ａとによりラッチ回路を構成している。パワークロックはＰＣＫ１〜ＰＣＫ４の４種を使用し、そのうちＰＣＫ１とＰＣＫ２をトランスミッションゲート５０Ａ用として反転関係に、またＰＣＫ３とＰＣＫ４をトランスミッションゲート５０Ｂ用として反転関係にしている。ＰＣＫ１とＰＣＫ３、ＰＣＫ２とＰＣＫ４は各々１８０度逆相関係にある。図１５にパワークロックＰＣＫ１〜ＰＣＫ４の波形図を示した。
【００２４】
［Ｄラッチ回路についての考察］
Ｄラッチ回路の構成としては、前述の図２に示したＲＳＦＦタイプとこの図１４に示したトランスミッションゲートタイプが挙げられる。ＲＳＦＦタイプでは、データの入力／記憶がスタティックで行われており、低速でも正常に動作するが、トランスミッションゲートタイプでは動作がダイナミックとなり、極低速動作には適していない。また、通常のＣＭＯＳ回路の動作を考ると、クロックを入力とするトランジスタ数はＲＳＦＦタイプで４個（各ＡＮＤゲートに２個）、トランスミッションゲートタイプで６個（通常はクロックを反転する１個のインバータが必要であるので、これに要する２個のトランジスタも必要故）であるため、ＲＳＦＦタイプの方が合計トランジスタ数では多いが、クロック系のトランジスタ数が少ない点から消費電力は小さくなる（文献：Ｃ．Ｓｖｅｎｓｓｏｎ ａｎｄ Ｄ．Ｌｉｕ，Ｌｏｗ Ｐｏｗｅｒ Ｄｅｓｉｇｎ Ｍｅｔｈｏｄｏｌｏｇｉｅｓ，ｅｄｓ．Ｊ．Ｍ．Ｒａｂａｅｙ ａｎｄ Ｍ．Ｐｅｄｒａｍ （Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｅｓ，１９９６） Ｃｈａｐ．３，ｐ．３７．）。断熱充電可逆論理として、ＲＳＦＦタイプを用いるかトランスミッションゲートタイプを用いるかは、上記のことを考慮して、目的に応じて判断するとよい。
【００２５】
［サブスレッショルド領域での使用について］
また、この断熱充電レジスタ回路は、極めて特殊な条件ではあるが、しきい値よりも低い電源電圧（サブスレッショルド領域：｜ＶＴＮ｜＞ＶＤＤ、且つ｜ＶＴＰ｜＞ＶＤＤ）の弱反転状態領域でも、ＣＭＯＳと同様に動作が可能である。生体センサや環境センサのようなサブスレッショルド領域低速動作ＬＳＩへの応用が可能なことは言うまでもない。
【００２６】
【発明の効果】
以上説明したように本発明の断熱充電レジスタ回路によれば、クロック系で消費される電力を通常のＣＭＯＳのレジスタ回路で消費される電力に比べて１／１０程度にまで削減することが可能となる（図１６）。また、本発明では、従来のＣＭＯＳ回路においてＣＭＯＳ構成のレジスタ回路を断熱充電レジスタ回路に置き換えるだけでよいので、ＣＭＯＳ構成の回路との互換性があり、容易に設計できる利点もある。
【図面の簡単な説明】
【図１】本発明のＤＦＦ回路のブロック図である。
【図２】図１のＤＦＦ回路を構成するＤラッチ回路の回路図である。
【図３】階段状波形生成回路の回路図である。
【図４】図１のＤＦＦ回路に入力するパワークロックの波形図である。
【図５】図１のＤＦＦ回路に入力する別のパワークロックの波形図である。
【図６】図１のＤＦＦ回路に入力する別のパワークロックの波形図である。
【図７】図１のＤＦＦ回路の動作波形図である。
【図８】従来の矩形クロックを使用したＤＦＦ回路の動作のシミュレーション波形図である。
【図９】本発明のパワークロックを使用したＤＦＦ回路の動作のシミュレーション波形図である。
【図１０】図１のＤＦＦ回路と論理回路を交互に接続した回路のブロック図である。
【図１１】図１のＤラッチ回路と論理回路を交互に接続した回路のブロック図である。
【図１２】図１１の１部の回路で論理回路を省略してＤラッチ回路を２個直接接続した回路の回路図である。
【図１３】図１２の回路の動作波形図である。
【図１４】トランスミッションゲートを使用したＤラッチ回路の回路図である。
【図１５】図１４の回路で使用するパワークロックの波形図である。
【図１６】本発明の効果の説明図である。
【図１７】従来のＤラッチ回路の回路図である。
【図１８】従来のＤＦＦ回路のブロック図である。
【図１９】図１８のＤＦＦ回路の動作波形図である。
【符号の説明】
１０，１０Ａ〜１０Ｄ：Ｄラッチ回路、１１，１２：ＮＯＲゲート、１３，１４：ＡＮＤゲート
２０，２０Ａ〜２０Ｃ：ＤＦＦ回路
３０：階段状波形生成回路、３１，３２：端子
４０Ａ〜４０Ｄ：組み合わせ論理回路
５０Ａ、５０Ｂ：トランスミッションゲート
６０Ａ、６０Ｂ：インバータ
７０、７０Ａ、７０Ｂ：Ｄラッチ回路、７１，７２：ＮＯＲゲート、７３，７４：ＡＮＤゲート
８０：ＤＦＦ回路
９０：インバータ
Claims (1)
- 複数のｎチャネルＭＯＳＦＥＴと複数のｐチャネルＭＯＳＦＥＴから構成されるレジスタ回路において、
前記ｎチャネルＭＯＳＦＥＴのしきい値をＶTNとし、前記ｐチャネルＭＯＳＦＥＴのしきい値をＶTPとし、電源電圧を一定のＶＤＤとするとき、｜ＶTN｜＋｜ＶTP｜＞ＶＤＤとし、且つ、
入力クロックを、電荷再利用を行う階段状波形生成回路又はＬＣ共振回路を用いて生成した緩やかに上昇下降する波形のパワークロックとしたことを特徴とする断熱充電レジスタ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000168846A JP3632151B2 (ja) | 2000-06-06 | 2000-06-06 | 断熱充電レジスタ回路 |
| US09/871,810 US6788121B2 (en) | 2000-06-06 | 2001-06-04 | Adiabatic charging register circuit |
| DE60134813T DE60134813D1 (de) | 2000-06-06 | 2001-06-05 | Registerschaltung mit adiabatischer Ladung |
| EP01410063A EP1162741B1 (en) | 2000-06-06 | 2001-06-05 | Adiabatic charging register circuit |
| US10/709,287 US7030672B2 (en) | 2000-06-06 | 2004-04-27 | Adiabatic charging register circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000168846A JP3632151B2 (ja) | 2000-06-06 | 2000-06-06 | 断熱充電レジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001345680A JP2001345680A (ja) | 2001-12-14 |
| JP3632151B2 true JP3632151B2 (ja) | 2005-03-23 |
Family
ID=18671796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000168846A Expired - Fee Related JP3632151B2 (ja) | 2000-06-06 | 2000-06-06 | 断熱充電レジスタ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6788121B2 (ja) |
| EP (1) | EP1162741B1 (ja) |
| JP (1) | JP3632151B2 (ja) |
| DE (1) | DE60134813D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777992B2 (en) * | 2002-04-04 | 2004-08-17 | The Regents Of The University Of Michigan | Low-power CMOS flip-flop |
| US7398097B2 (en) * | 2002-12-23 | 2008-07-08 | Scott Technologies, Inc. | Dual-mesh network and communication system for emergency services personnel |
| DE102005063097B4 (de) * | 2005-12-30 | 2014-09-04 | Infineon Technologies Ag | Gepulstes statisches Flip-Flop |
| US7414460B1 (en) * | 2006-03-31 | 2008-08-19 | Integrated Device Technology, Inc. | System and method for integrated circuit charge recycling |
| JP5482161B2 (ja) * | 2009-12-08 | 2014-04-23 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
| CN105144579B (zh) * | 2013-03-15 | 2018-06-01 | 高通股份有限公司 | 低功率架构 |
| US10348300B2 (en) * | 2017-02-03 | 2019-07-09 | The Regents Of The University Of California | Multi-level adiabatic charging methods, devices and systems |
| US10340895B2 (en) | 2017-09-25 | 2019-07-02 | Rezonent Corporation | Reduced-power electronic circuits with wide-band energy recovery using non-interfering topologies |
| US11023631B2 (en) | 2017-09-25 | 2021-06-01 | Rezonent Corporation | Reduced-power dynamic data circuits with wide-band energy recovery |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473526A (en) | 1994-04-22 | 1995-12-05 | University Of Southern California | System and method for power-efficient charging and discharging of a capacitive load from a single source |
| US5521538A (en) | 1995-03-30 | 1996-05-28 | At&T Corp. | Adiabatic logic |
| JPH0974347A (ja) | 1995-06-26 | 1997-03-18 | Mitsubishi Electric Corp | Ｍｏｓ集積回路 |
| JP3230655B2 (ja) * | 1996-06-17 | 2001-11-19 | 日本電気株式会社 | ダイナミック型ラッチ回路およびフリップフロップ回路 |
| JP3241619B2 (ja) | 1996-12-25 | 2001-12-25 | シャープ株式会社 | Ｃｍｏｓ論理回路 |
| US6046648A (en) * | 1996-12-27 | 2000-04-04 | Seiko Epson Corporation | Crystal oscillator circuit having low power consumption |
| JP3756285B2 (ja) | 1997-05-09 | 2006-03-15 | シャープ株式会社 | Ｃｍｏｓ論理回路およびその駆動方法 |
| US6242951B1 (en) * | 1997-09-05 | 2001-06-05 | Shunji Nakata | Adiabatic charging logic circuit |
| JP3653170B2 (ja) * | 1998-01-27 | 2005-05-25 | 三菱電機株式会社 | ラッチ回路およびフリップフロップ回路 |
| JP2000286696A (ja) * | 1999-03-30 | 2000-10-13 | Mitsubishi Electric Corp | 分周回路 |
| US6323709B1 (en) * | 1999-05-18 | 2001-11-27 | The Regents Of The University Of Michigan | High-speed, compact, edge-triggered, flip-flop circuit |
-
2000
- 2000-06-06 JP JP2000168846A patent/JP3632151B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-04 US US09/871,810 patent/US6788121B2/en not_active Expired - Fee Related
- 2001-06-05 EP EP01410063A patent/EP1162741B1/en not_active Expired - Lifetime
- 2001-06-05 DE DE60134813T patent/DE60134813D1/de not_active Expired - Lifetime
-
2004
- 2004-04-27 US US10/709,287 patent/US7030672B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040189365A1 (en) | 2004-09-30 |
| US20020000862A1 (en) | 2002-01-03 |
| US7030672B2 (en) | 2006-04-18 |
| DE60134813D1 (de) | 2008-08-28 |
| EP1162741A2 (en) | 2001-12-12 |
| US6788121B2 (en) | 2004-09-07 |
| EP1162741A3 (en) | 2005-03-23 |
| EP1162741B1 (en) | 2008-07-16 |
| JP2001345680A (ja) | 2001-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10117140A (ja) | 電荷再循環差動論理回路及びこれを用いる方法 | |
| US7057421B2 (en) | Flipflop | |
| JP3653170B2 (ja) | ラッチ回路およびフリップフロップ回路 | |
| JP3632151B2 (ja) | 断熱充電レジスタ回路 | |
| JP2000357943A (ja) | ラッチ回路とレジスタ回路 | |
| Khokha et al. | Low Power-Area Design of Full Adder Using Self Resetting Logic With GDI Technique | |
| EP0901230B1 (en) | Adiabatic charging logic circuit | |
| Park et al. | Energy-saving design technique achieved by latched pass-transistor adiabatic logic | |
| Cooke et al. | Energy recovery clocking scheme and flip-flops for ultra low-energy applications | |
| Uma et al. | New low power adders in self resetting logic with gate diffusion input technique | |
| Ng et al. | Low power flip-flop design based on PAL-2N structure | |
| Kwon et al. | A new single-clock flip-flop for half-swing clocking | |
| Rengarajan et al. | Challenges to adopting adiabatic circuits for systems‐on‐a‐chip | |
| JPH07221631A (ja) | Ｃｍｏｓ回路 | |
| Khandekar et al. | LOW POWER DIGITAL DESIGN USING ENERGY RECOVERY ADIABATIC LOGIC | |
| JP3024397B2 (ja) | ダブル・エッジトリガ・フリップフロップ | |
| Willingham et al. | Asynchronous, quasi-adiabatic (Asynchrobatic) logic for low-power very wide data width applications | |
| Mani et al. | Adiabatic Design Implementation of Digital Circuits for Low Power Applications | |
| Ng et al. | ECRL-based low power flip-flop design | |
| Ye et al. | Quasi-static energy recovery logic and supply-clock generation circuits | |
| US6215344B1 (en) | Data transmission circuit | |
| JP3852006B2 (ja) | 電荷再利用型信号線充放電回路 | |
| US11558041B1 (en) | Fast clocked storage element | |
| EP4391377A1 (en) | Fast clocked storage element | |
| Rafiee et al. | An output node split CMOS logic for high-performance and large capacitive-load driving scenarios |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040909 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041207 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041208 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120107 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |