KR200273008Y1 - 글리치가적은고속의디플립플롭회로 - Google Patents

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Abstract

본 고안은 프리차지 및 이벨루에이션 구조를 채용하여 구현 트랜지스터의 수를 줄이고, 속도를 향상시킨, 고속 동작을 위한 D 플립플롭 회로를 제공하기 위한 것으로, 이를 위해 본 고안은 D 플립플롭 회로에 있어서, 클럭 신호에 응답하여 프리차지 노드를 충전하기 위한 프리차지 수단; 상기 클럭 신호에 응답하여 방전하기 위한 이벨루에이션 수단; 및 상기 프리차지 수단 및 상기 이벨루에이션 수단에 연결되며, 상기 클럭 신호에 응답하여 입력 데이터를 제1 및 제2 출력 신호로 전달하기 위한 제1 회로부를 포함하며, 상기 프리차지 수단은, 일측이 전원전압단에 연결되며 게이트로 상기 클럭 신호를 인가받는 제1 PMOS 트랜지스터; 및 전원전압단 및 상기 프리차지 노드 사이에 연결되며 게이트로 상기 클럭 신호를 인가받는 제2 PMOS 트랜지스터를 포함하며, 상기 이벨루에이션 수단은, 일측이 접지전원단에 각각 연결되며 게이트로 상기 클럭 신호를 인가받는 제1 및 제2 NMOS 트랜지스터를 포함한다.

Description

글리치가 적은 고속의 디 플립플롭 회로{D Flipflop circuit for high-speed}
본 고안은 순차 논리 회로(sequential logic circuit)에 관한 것으로서, 특히 단일 클럭에 응답하여 입력 데이터를 일정 시간 저장한 후 출력하는 D 플립플롭(D filpflop) 회로에 관한 것이다.
일반적으로, 단일 클럭 신호에 응답하여 동작하는 D 플립플롭 회로는 여러 가지 종류의 D 플립플롭 회로 중 가장 간단한 회로 구성을 가지며, 거의 모든 논리 회로의 설계 시 필수적으로 사용되는 회로 소자로, 클럭 분배 회로나 카운터 회로 등의 구성 시 많이 사용되어진다.
단일 클럭 신호에 응답하여 동작하는 D 플립플롭 회로는, 입력 데이터를 인가받는 데이터 입력단(D), 단일 클럭 신호를 인가받는 클럭단(CK), 단일 클럭 신호에 응답하여 입력 데이터를 출력하기 위한 정출력단(Q0) 및 부출력단(/Q)을 가진다.
잘 알려진 바와 같이, 종래의 단일 클럭을 사용하는 D 플립플롭 회로는 기본 게이트인 부정논리곱 게이트(NAND 게이트) 및 부정논리합 게이트(NOR 게이트)들로 구성되었다. 그러나, 이러한 종래의 D 플립플롭 회로는 기본 게이트들을 구성하는 많은 수의 트랜지스터와, 각각의 트랜지스터에 의한 지연 동작으로 고속 동작에 어려움이 있었다.
본 고안은 상기 문제점을 해결하기 위하여 안출된 것으로써, 프리차지 및 이벨루에이션 구조를 채용하여 구현 트랜지스터의 수를 줄이고, 속도를 향상시킨, 고속 동작을 위한 D 플립플롭 회로를 제공하는데 그 목적이 있다.
도 1은 본 고안에 따른 D 플립플롭의 일실시 회로도.
도 2는 본 고안에 따른 D 플립플롭의 다른 일실시 회로도.
도 3은 본 고안에 따른 상기 도 2의 D 플립플롭 회로에 대한 시뮬레이션 파형도.
* 도면의 주요 부분에 대한 설명
10 : 프리차지부20 : 이벨루에이션부
30 : 출력부
Nd1 : 프리차지 노드
상기 목적을 달성하기 위한 본 고안은 D 플립플롭 회로에 있어서, 클럭 신호에 응답하여 프리차지 노드를 충전하기 위한 프리차지 수단; 상기 클럭 신호에 응답하여 방전하기 위한 이벨루에이션 수단; 및 상기 프리차지 수단 및 상기 이벨루에이션 수단에 연결되며, 상기 클럭 신호에 응답하여 입력 데이터를 제1 및 제2 출력 신호로 전달하기 위한 제1 회로부를 포함하며, 상기 프리차지 수단은, 일측이 전원전압단에 연결되며 게이트로 상기 클럭 신호를 인가받는 제1 PMOS 트랜지스터; 및 전원전압단 및 상기 프리차지 노드 사이에 연결되며 게이트로 상기 클럭 신호를 인가받는 제2 PMOS 트랜지스터를 포함하며, 상기 이벨루에이션 수단은, 일측이 접지전원단에 각각 연결되며 게이트로 상기 클럭 신호를 인가받는 제1 및 제2 NMOS 트랜지스터를 포함하여 이루어진다.
바람직하게, 상기 제1 회로부는, 상기 제1 PMOS 트랜지스터의 타측 및 접지전원단 사이에 직렬 연결되며 게이트로 상기 입력 데이터를 각각 인가받는 제3 PMOS 트랜지스터 및 제3 NMOS 트랜지스터; 상기 프리차지 노드 및 상기 제1 NMOS 트랜지스터의 타측 사이에 연결되며 게이트단이 상기 제3 PMOS 트랜지스터 및 제3 NMOS 트랜지스터의 공통 드레인단에 연결되는 제4 NMOS 트랜지스터; 전원전압단 및 상기 제2 NMOS 트랜지스터의 타측 사이에 직렬 연결되며 게이트단이 상기 프리차지 노드에 각각 연결되는 제4 PMOS 트랜지스터 및 제5 NMOS 트랜지스터; 및 상기 제4 PMOS 트랜지스터 및 상기 제5 NMOS 트랜지스터의 공통 드레인단에 연결되어 상기 제1 및 제2 출력 신호를 출력하기 위한 출력 수단을 포함하며, 더 바람직하게 상기 제1 및 제2 출력 신호의 레벨 안정화를 위해 전원전압단과 상기 제4 PMOS 트랜지스터 및 상기 제5 NMOS 트랜지스터의 공통 드레인단 사이에 연결되며 게이트로 상기 제1 출력 신호를 피드백 입력받는 제5 PMOS 트랜지스터를 더 포함하여 이루어진다.
이하, 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자가 본 고안의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 고안의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 고안에 따른 D 플립플롭의 일실시 회로도이다.
도면에 도시된 바와 같이, 본 고안에 따른 D 플립플롭 회로는 클럭 신호(CLK)에 응답하여 내부 노드들을 충전하기 위한 프리차지부(10)와, 클럭 신호(CLK)에 응답하여 내부 노드들을 방전하기 위한 이벨루에이션(evaluation)부(20)와, D 플립플롭의 동작 수행을 위한 다수의 트랜지스터와, 정 및 부출력 신호(Q, /Q)를 내보내기 위한 출력부(30)로 이루어진다.
좀 더 구체적인 회로의 연결 관계를 설명하면, 본 고안에 따른 D 플립플롭 회로는 일측이 전원전압단에 각각 연결되며 게이트로 클럭 신호(CLK)를 각각 인가받는 PMOS 트랜지스터(P1, P2)를 구비한 프리차지부(10), PMOS 트랜지스터(P1)의 타측 및 접지전원단 사이에 직렬 연결되며 게이트로 입력 데이터(D)를 각각 인가받는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3), PMOS 트랜지스터(P2)의 타측(Nd1)에 연결되며 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)의 공통 드레인단에 게이트가 연결되는 NMOS 트랜지스터(N4), 전원전압단에 직렬 연결되며 각각의 게이트단이 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N4)의 공통 드레인단에 연결되는 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N5), NMOS 트랜지스터(N4, N5)에 각각 연결되며게이트로 클럭 신호(CLK)를 인가받는 NMOS 트랜지스터(N1, N2)를 구비한 이벨루에이션부(20), 입력단이 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N5)의 공통 드레인단에 연결되어 출력단으로 정출력 신호(Q)를 내보내는 인버터(INV1)를 구비한 출력부(30)로 이루어진다. 이때, 부출력 신호(/Q)는 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N5)의 공통 드레인단으로부터 출력된다.
상기와 같이 구성된 본 고안에 따른 D 플립플롭 회로의 동작을 아래에 설명한다.
먼저, 클럭 신호(CLK)가 "로우(low)" 레벨인 프리차지 구간에서는 프리차지부(10)의 PMOS 트랜지스터(P2)가 턴-온(turn-on)되어 프리차지 노드(Nd1)를 "하이(high)" 레벨로 유지한다. 그리고, "하이" 레벨의 프리차지 노드(Nd1)에 의해 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N5)가 각각 턴-오프(turn-off) 및 턴-온됨으로써 부출력 신호(/Q)가 플로팅(floating)되어 정 및 부출력 신호(Q, /Q)는 이전 값을 그대로 유지하게 된다. 이때, 입력 데이터(D)가 "로우"레벨인 경우 PMOS 트랜지스터(P3)가 턴-온되어 노드(A)는 프리차지 레벨인 "하이"레벨을 유지하게 되고, 입력 데이터(D)가 "하이"레벨인 경우 NMOS 트랜지스터(N3)가 턴-온되어 노드(A)는 접지 레벨인 "로우"레벨을 유지하게 된다.
다음으로, 클럭 신호(CLK)가 "하이" 레벨인 이벨루에이션 구간에서는 프리차지부(10)의 PMOS 트랜지스터(P1, P2)가 모두 턴-오프되고, 이벨루에이션부(20)의 NMOS 트랜지스터(N1, N2)가 모두 턴-온됨으로써 프리차지 노드(Nd1)의 레벨은 노드(A)의 레벨값에 의해 결정된다. 즉, 노드(A)가 "하이" 레벨인 경우 NMOS 트랜지스터(N4)가 턴-온되어 프리차지 노드(Nd1)에 충전되어 있던 "하이" 레벨의 노드 값이 NMOS 트랜지스터(N4, N1)를 통해 방전됨으로써 프리차지 노드(Nd1)는 "로우" 레벨을 유지하게 된다. 그에 따라, PMOS 트랜지스터(P4)가 턴-온되어 부출력 신호(/Q)로 "하이" 레벨을, 정출력 신호(Q)로 "로우" 레벨값을 각각 출력하게 된다. 반면, 노드(A)가 "로우" 레벨인 경우 NMOS 트랜지스터(N4)가 턴-오프되어 프리차지 노드(Nd1)는 "하이" 레벨을 유지하게 되고, 그로 인해 NMOS 트랜지스터(N5)가 턴-온되어 부출력 신호(/Q)로 "로우" 레벨을, 정출력 신호(Q)로 "하이" 레벨값을 각각 출력하게 된다. 결국 입력 데이터(D)의 값이 출력단(Q)으로 최종 전달되어 그대로 출력되게 된다.
상기와 같이 수행되는 본 고안에 따른 D 플립플롭에서 클럭 신호(CLK)의 "하이" 레벨 또는 "로우" 레벨에 따라 각각 정상적으로 프리차지 및 이벨루에이션하는 동작 이외에, 클럭 신호(CLK)의 천이 시 즉 "하이" 레벨에서 "로우"레벨로의 천이 또는 "로우"레벨에서 "하이"레벨로의 천이 시 프리차지부(10) 및 이벨루에이션부(20)의 트랜지스터들(P1, P2, N1, N2)이 동시에 턴-온되는 경우가 발생하게 되는 데, 이러한 경우 정 및 부출력 신호(Q, /Q)에 글리치(glitch)가 발생할 수 있다.
특히, 클럭 신호(CLK)가 "로우" 레벨에서 "하이"레벨로 천이할 때, 그 천이 시간이 길고 입력 데이터(D)가 "로우" 레벨인 경우에는 이러한 글리치 현상이 더욱 심해지며, 이러한 이유로 본 고안에 따른 D 플립플롭의 고속 동작이 제한을 받게 된다. 즉, 프리차지 노드(Nd1)가 프리차지된 "하이" 레벨을 유지한 상태에서노드(A)의 값이 "로우" 레벨의 입력 데이터(D)에 의해 "하이" 레벨인 경우 프리차지 노드(Nd1)는 "로우" 레벨로 떨어지게 되고, 이러한 동작이 일어나는 동안 클럭 신호(CLK)의 천이 동작에 의해 이벨루에이션부(20)의 NMOS 트랜지스터(N2)는 턴-온되고, NMOS 트랜지스터(N5)는 턴-온 상태에서 턴-오프 상태로 순간 변화된다. 따라서, 부출력 신호(/Q)는 잠깐 동안 "하이" 레벨의 값이 나타났다가 사라지는 "하이" 레벨의 글리치가 발생하게 되고, 정출력 신호(Q)는 "로우" 레벨의 글리치가 발생하게 된다. 상기와 같은 정 및 부출력 신호(Q, /Q)에서의 글리치 현상을 방지하기 위한 본 고안의 D 플립플롭 회로가 도 2에 도시되어 있다.
도 2는 본 고안에 따른 D 플립플롭의 다른 일실시 회로도이다.
도면에 도시된 바와 같이, 본 고안에 따른 D 플립플롭의 다른 일실시 회로는 정 및 부출력 신호(Q, /Q)에서의 글리치 현상을 방지하기 위해 상기 도 1의 회로에 노드(A)의 레벨값을 반전하기 위한 인버터(INV2)와, NMOS 트랜지스터(N5) 및 NMOS 트랜지스터(N2) 사이에 연결되며 게이트로 인버터(INV2)의 출력 신호(즉, 반전된 노드(A)의 레벨값)를 입력받는 NMOS 트랜지스터(N10)를 더 구비한다. 상기와 같은 구성으로, 클럭 신호(CLK)의 천이 시 NMOS 트랜지스터(N10)에 의해 NMOS 트랜지스터(N5)의 상태 변화가 차단됨으로써 정 및 부출력 신호(Q, /Q)에서의 글리치 현상이 제거된다.
또한, 부출력 신호(/Q)의 안정된 레벨값을 위해 전원전압단 및 부출력 신호(/Q)를 내보내는 출력단 사이에 연결되며 게이트로 정출력 신호(Q)를 피드백 입력받는 PMOS 트랜지스터(P10)를 더 구비하여, 출력단에서의 누설 전류에 의한 레벨 값 감쇠 현상을 방지하였다.
도 3은 본 고안에 따른 상기 도 1 및 도 2의 D 플립플롭 회로에 대한 시뮬레이션 파형도이다. 도면에서 (a)는 상기 도 1 및 도 2의 D 플립플롭 회로로 입력되는 클럭 신호(CLK)와 입력 데이터(D)의 파형도이고, (b)는 상기 (a)의 클럭 신호(CLK)와 입력 데이터(D)를 입력받아 상기 도 1을 시뮬레이션한 정출력 신호(Q)의 파형도이고, (c)는 상기 (a)의 클럭 신호(CLK)와 입력 데이터(D)를 입력받아 상기 도 2를 시뮬레이션한 정출력 신호(Q)의 파형도이다.
본 고안의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 고안의 기술 분야의 통상의 전문가라면 본 고안의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 고안은, 간단한 구성으로 고속 동작이 가능한 D 플립플롭 회로의 구현이 가능하다.

Claims (2)

  1. D 플립플롭에 있어서,
    클럭 신호에 응답하여 프리차지 노드를 충전하기 위한 프리차지 수단;
    상기 클럭 신호에 응답하여 방전하기 위한 이벨루에이션 수단; 및
    상기 프리차지 수단 및 상기 이벨루에이션 수단에 연결되며, 상기 클럭 신호에 응답하여 입력 데이터를 D 플립플롭의 정출력 신호 및 부출력 신호로 전달하기 위한 제1 회로부를 포함하며,
    상기 프리차지 수단은,
    일측이 전원전압단에 연결되며 게이트로 상기 클럭 신호를 인가받는 제1 PMOS 트랜지스터; 및
    전원전압단 및 상기 프리차지 노드 사이에 연결되며 게이트로 상기 클럭 신호를 인가받는 제2 PMOS 트랜지스터를 포함하며,
    상기 이벨루에이션 수단은,
    일측이 접지전원단에 각각 연결되며 게이트로 상기 클럭 신호를 인가받는 제1 및 제2 NMOS 트랜지스터를 포함하여 이루어지며,
    상기 제1 회로부는, 상기 제1 PMOS 트랜지스터의 타측 및 접지전원단 사이에 직렬 연결되며 게이트로 상기 입력 데이터를 각각 인가받는 제3 PMOS 트랜지스터 ;
    상기 프리차지 노드 및 상기 제1 NMOS 트랜지스터의 타측 사이에 연결되며 게이트단이 상기 제3 PMOS 트랜지스터 및 제3 NMOS 트랜지스터의 공통 드레인단에연결되는 제4 NMOS 트랜지스터;
    전원전압단 및 상기 제2 NMOS 트랜지스터의 타측 사이에 직렬 연결되며 게이트단이 상기 프리차지 노드에 각각 연결되는 제4 PMOS 트랜지스터 및 제5 NMOS 트랜지스터;
    상기 제4 PMOS 트랜지스터 및 상기 제5 NMOS 트랜지스터의 공통 드레인단에 연결되어 상기 정출력 신호 및 부출력 신호를 출력하기 위한 출력수단을 구비하며, 상기 출력수단은,
    상기 제4 PMOS 트랜지스터 및 상기 제5 NMOS 트랜지스터의 공통 드레인단의 신호 레벨을 입력받아 반전하여 상기 정출력 신호를 내보내는 반전수단을 포함하며, 전원 전압단과 상기 제4 PMOS 트랜지스터 및 상기 제5 NMOS 트랜지스터의 공통 드레인단 사이에 연결되며 게이트로 상기 정출력 신호를 피드백 입력받는 제5 트랜지스터를 구비하는 글리치가 적은 고속의 D 플립플롭.
  2. D 플립플롭에 있어서,
    클럭 신호에 응답하여 프리차지 노드를 충전하기 위한 프리차지 수단;
    상기 클럭 신호에 응답하여 방전하기 위한 이벨루에이션 수단; 및
    상기 프리차지 수단 및 상기 이벨루에이션 수단에 연결되며, 상기 클럭 신호에 응답하여 입력 데이터를 D 플립플롭의 정출력 신호 및 부출력 신호로 전달하기 위한 제1 회로부를 포함하며,
    상기 프리차지 수단은,
    일측이 전원전압단에 연결되며 게이트로 상기 클럭 신호를 인가받는 제1 PMOS 트랜지스터; 및
    전원전압단 및 상기 프리차지 노드 사이에 연결되며 게이트로 상기 클럭 신호를 인가받는 제2 PMOS 트랜지스터를 포함하며,
    상기 이벨루에이션 수단은,
    일측이 접지전원단에 각각 연결되며 게이트로 상기 클럭 신호를 인가받는 제1 및 제2 NMOS 트랜지스터를 포함하여 이루어지며,
    상기 제1 회로부는, 상기 제1 PMOS 트랜지스터의 타측 및 접지전원단 사이에 직렬 연결되며 게이트로 상기 입력 데이터를 각각 인가받는 제3 PMOS 트랜지스터 ;
    상기 프리차지 노드 및 상기 제1 NMOS 트랜지스터의 타측 사이에 연결되며 게이트단이 상기 제3 PMOS 트랜지스터 및 제3 NMOS 트랜지스터의 공통 드레인단에 연결되는 제4 NMOS 트랜지스터;
    전원전압단 및 상기 제2 NMOS 트랜지스터의 타측 사이에 직렬 연결되며 게이트단이 상기 프리차지 노드에 각각 연결되는 제4 PMOS 트랜지스터 및 제5 NMOS 트랜지스터;
    입력단이 상기 제3 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터의 공통 드레인단에 연결되는 반전수단;
    상기 제5 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터 사이에 연결되며 상기 반전 수단의 출력단에 게이트단이 연결되는 제6 NMOS 및
    상기 제4 PMOS 트랜지스터 및 상기 제5 NMOS 트랜지스터의 공통 드레인단에 연결되어 상기 정출력 신호 및 부출력 신호를 출력하기 위한 출력수단을 구비하는 글리치가 적은 고속의 D 플립플롭 회로.
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