KR100280136B1 - 반도체 메모리 장치 - Google Patents

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KR100280136B1 KR1019980030563A KR19980030563A KR100280136B1 KR 100280136 B1 KR100280136 B1 KR 100280136B1 KR 1019980030563 A KR1019980030563 A KR 1019980030563A KR 19980030563 A KR19980030563 A KR 19980030563A KR 100280136 B1 KR100280136 B1 KR 100280136B1
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Abstract

본 발명은, 외부 클록의 공급에 응답하여 내부 타이밍 제어를 위한 제1 및 제2 내부 클록 신호들을 발생하는 내부 클록 신호 발생 회로, 제1 내부 클록에 동기하여 동작하는 제1 스위칭 수단을 포함하고 내부 동작 제어를 위해 복수의 명령 제어 신호들을 래치하고 복수의 래치 명령 신호들을 출력하는 제1 래치 회로, 복수의 래치 명령 신호들을 디코드하여 복수의 명령 디코드 신호들을 출력하는 명령 디코딩 회로, 및 제2 내부 클록 신호들에 동기하여 동작하는 제2 스위칭 수단을 포함하고 복수의 명령 디코드 신호들을 래치하여 복수의 소정의 모드 신호들을 출력하는 제2 래치 회로를 포함하고, 내부 클록 신호 발생 회로는 제1 및 제2 내부 클록 신호들 간의 타이밍을 설정하기 위한 타이밍 설정 수단 및 제2 내부 클록 신호의 타이밍에 따라 제1 내부 클록 신호의 펄스 폭을 조정하기 위한 클록 폭 조정 수단을 포함하고, 제1 래치 회로는 제1 스위칭 수단이 턴 온되는 시간으로부터 제1 래치 회로의 입력 신호가 소정의 확정 레벨로부터 변화하기 시작하는 시간까지 소요되는 홀드 시간을 설정하며, 제2 래치 회로는 제2 래치 회로의 입력 신호가 소정의 확정 레벨에 도달한 시간으로부터 제2 스위칭 수단이 턴 오프하기 시작하는 시간까지 소요되는 셋업 시간을 설정하는 반도체 메모리 장치를 개시하고 있다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 어드레스와 명령의 입력 및 데이타의 입출력이 외부 클록에 동기화하여 행해지는 동기화 DRAM형 반도체 장치(synchronous DRAM type semiconductor devices)에 관한 것이다.
최근에는, DRAM의 동작 속도가 고속화됨에 따라 200㎒ 또는 그 보다 높은 주파수를 가진 외부 클록에 동기화하는 동기화 DRAM이 개발되고 있다. 이러한 동기화 DRAM에서는, 동기화 동작에 관한 명령 신호 등의 셋업 시간 및 홀드 시간 특성에 관한 보다 적합한 규격들이 요구되고 있다.
본 출원의 양수인에 의해서 출원된 일본 특개평 제 9-13587호(1997)는, (이하, 제1 종래의 반도체 메모리 장치로 참조되는) 반도체 메모리 장치를 개시하고 있다. 제1 종래의 반도체 메모리 장치에서는, 외부 클록(CLK)과, 외부 클록 인에이블 신호(CKE), 칩 선택 신호(CSB), 행 어드레스 스트로브 신호(RASB), 열 어드레스 스트로브 신호(CASB) 및 기록 인에이블 신호(WEB)와 같은 외부 명령 제어 신호들과, 어드레스들(A0 내지 Ai)이 공급된다. 또한, 데이터 신호들로서 데이터(DQ0 내지 DQj)는 데이타 입출력 단자로 공급된다. 여기서, 각각의 신호 명칭에 부착된 'B'는 로우 레벨(Low level)을 활성화시키는 로우 레벨 인에이블 신호를 의미한다. 기록 및 판독 동작에서는, 외부 클록(CLK)의 상승 단부를 기준으로 사용하여, 어드레스와 다양한 명령 제어 신호들의 입력 및 데이타의 입력과 출력이 행해진다.
도 1을 참조하면, 제1 종래의 반도체 메모리 장치는, 공급된 외부 클록(CLK)에 응답하여 메모리 장치 내의 동작 타이밍 제어를 위해서 내부 클록(ICLK)을 발생하는 내부 클록 발생 회로(1), 각각의 명령 제어 신호들(CKE, CSB, RASB, CASB 및 WEB)을 버퍼에 입력 및 증폭하여 대응하는 내부 신호들(S13 내지 S16)을 출력하는 입력 버퍼(12 내지 16), 명령 제어 신호들(CSB, RASB, CASB 및 WEB)에 대응하는 각각의 내부 신호들(S12 내지 S16)을 래치 및 유지하여 대응하는 래치 신호들(S21 내지 S24)을 출력하는 레지스터 회로(121 내지 124), 공급된 래치 신호들(S21 내지 S24)에 응답하여 명령 제어 신호들을 디코드하고 명령 디코드 신호들(S31, S32, …)를 출력하는 명령 디코딩 회로(31, 32, …), 및 명령 디코드 신호들(S31, S32, …)을 래치하여 대응하는 동작 모드 판정 신호들(MODE 1, MODE 2, …)을 출력하는 명령 래치 회로(41, 42, …)를 포함한다.
내부 클록 발생 회로(1)는 외부 클록(CLK)을 버퍼에 입력하여 증폭하고 대응하는 내부 클록(S11)을 출력하는 입력 버퍼(11), 및 공급된 신호(S12)에 응답하여 활성화되고 내부 클록(S11)에 동기하여 내부 클록(ICLK)을 발생하는 내부 클록 활성화 회로(2)를 포함한다.
도 1 및 도 2를 참조하여, 제1 종래의 반도체 메모리 장치의 동작이 후술될 것이다. 도 2는 각각의 신호들의 동작 파형을 도시한 타임 챠트이다.
먼저, 입력 버퍼(11)는 외부 클록(CLK)을 수신한 후, 외부 클록 인에이블 신호(CKE)의 레벨과 무관하게, CLK의 로우 레벨/하이 레벨에 따라 CMOS 레벨을 가진 인-페이즈(in-phase) 클록(S11)을 출력한다. 내부 클록 활성화 회로(2)는 클록(S11)을 수신하여, CKE가 공급된 입력 버퍼(12)의 출력 신호(S12)의 하이 레벨에 응답하여 활성화된 다음, 클록(S11)에 동기하는 내부 클록(ICLK)을 내부 회로로 출력한다.
입력 버퍼(13 내지 16)는 각각의 명령 제어 신호들(CSB, RASB, CASB 및 WEB)를 수신한 다음, 대응하는 입력 신호들(S13 내지 S16)을 출력한다. 레지스터 회로들(121 내지 124)은 외부 클록에 대응하는 내부 클록(S11)의 상승 단부를 동기화하여 내부 신호들(S13 및 S16)을 래치 및 유지한 다음, 내부 신호들(S21 내지 S24)을 명령 디코딩 회로(31, 32, …)로 출력한다. 명령 디코딩 회로들(31, 32, …)은 내부 신호들(S21 내지 S24)의 레벨 상태의 조합에 대응하는 명령 디코딩 신호들(S31, S32, …)을 래치 회로들(41, 42, …)로 출력한다. 래치 회로들(41, 42, …)은 내부 클록(ICLK)에 동기하여 명령 디코드 신호들(S31, S32, …)을 래치한 후, 대응하는 동작 모드 판정 신호들(MODE1, MODE2, …)을 출력한다.
명령 디코드 회로(31, 32, …)에서 최종적인 동작 모드의 판정이 어드레스 신호를 정확하게 사용할 수 있지만, 설명의 편의를 위해, 이에 대한 설명은 생략한다. 또한, 실제로, 외부 신호의 로우 레벨과 하이 레벨간의, 입력 패드들로부터 래치 회로로의 전송 지연이 동일하지 않지만, 설명의 편의를 위해서 이 전송 지연을 동일한 것으로 처리한다.
보다 구체적으로, 도 2를 참조하여 동작 타이밍이 후술되어질 것이다. 외부 클록 인에이블 신호(CKE)의 하이 레벨로 인해, 외부 클록(CLK)이 유효 상태가 된다. 또한, 각각의 외부 명령 제어 신호들(CSB, RASB, CASB, WEB 등)이 외부 클록(CLK)에 대해서 외부 셋업 시간(tSe)과 외부 홀드 시간(tHs)에서 입력된다. 따라서, 신호들(S13 내지 S16)은 외부 명령 제어 신호들(CSB, RASB, CASB 및 WEB) 각각에 대해서, 버퍼 지연(Ta), 즉, 입력 버퍼(13 내지 16)를 통과할 때의 지연 및 기록 등에 의해서 야기되는 지연만큼 지연되어 변화된다. 그 다음, 신호들(S13 내지 S16)은 내부 클록(S11)의 상승 단부에 의해서 동기화되어 레지스터 회로(121 내지 124)로 래치 및 유지된다.
그 다음, 명령 디코드 신호들(S31, S32, …)은 디코드 시간(T1) 즉, 명령 디코드 회로(31, 32, …)을 통과할 때의 지연 및 기록 등에 의해서 야기되는 지연만큼 지연되어 변화된다. 그 다음, 상술한 바와 같이, 래치 회로들(41, 42, …)이 내부 클록(ICLK)에 동기하여 이러한 명령 디코드 신호들(S31, S32, …)을 래치하고 동작 모드 판정 신호들(MODE1, MODE2, …)을 출력한다.
따라서, 래치 회로들(41, 42, …)을 제공하는 이유는 동작 모드 판정 신호들에 대해서, 노이즈와 헤저드(hazard)와 같은 간섭을 방지하기 위한 것이다.
이제, 칩의 내부 셋업 시간(tSi) 및 내부 홀드 시간(tHi)의 합인 내부 윈도우 폭(tWi)의 내부 클록(S11)의 입력으로부터 동작 모드 판정 신호가 출력될 때까지 모드 판정 시간(Tout)을 생각해 보자. 이 모드 판정 시간(Tout)은 액세스 시간에 영향을 미친다.
먼저, 특히 설명의 편의를 위해서, 레지스터 회로(121), 명령 디코딩 회로(31) 및 래치 회로(41)를 상세히 도시한 도 1, 도 2, 및 도 3a를 참조하여, 제1 종래의 반도체 메모리 장치의 모드 판정 동작을 후술할 것이다.
레지스터 회로(121)는 PMOS 트랜지스터와 NMOS 트랜지스터에 각각 구성된 전송 게이트(SW1, SW2)를 포함하는 마스터 D형 래치(master D-type latch)와 슬레이브 D형 래치(slave D-type latch)로 구성된다. 래치(41)는 전송 게이트(SW3)를 포함하고 있는 D형 래치이다.
또한, 설명의 편의를 위해서, 내부 셋업 시간(tSi)과 내부 홀드 시간(tHi)은 다음과 같이 정의된다. 즉, 내부 셋업 시간(tSi)은 슬레이브 D형 래치(D22)에서 입력 신호(S13B')의 레벨을 결정할 때부터 전송 게이트(SW2)가 오픈될 때까지의 시간이다. 한편, 내부 홀드 시간(tHi)은 마스터 D형 래치(21)의 전송 게이트(SW1)가 폐쇄될 때부터 마스터측에서 입력 신호(S13)의 판정 상태로부터 변화할 때까지의 시간이다.
또한, D형 래치의 신호 전송 시간 및 클록(S11)과 내부 클록(ICLK)에 대해서 각각 상보성 클록(S11B)과 ICLKB를 발생하는데 소요되는 시간은 Δt로 정의된다.
도 2를 참조하면, 외부 셋업 시간(tSe)과 외부 홀드 시간(tHe) 및 내부 윈도우 폭(tWi)이 모두 다음과 같은 수학식으로 주어지는데, 여기서 내부 윈도우 폭(tWi)은 외부 윈도우 폭(tWe)보다 작은 2*Δt이다.
tSe + tHe = Δt + tSi + Δt + tHi
tWi = tWe - 2 * Δt
한편, 모드 판정 시간(Tout)은 다음의 수학식 3으로 주어지는데, 여기서 T2는 외부 클록(CLK)으로부터 내부 클록(ICLK)까지의 지연 시간을 나타낸다.
Tout = T2 + Δt
즉, 저속 동작에서, 셋업 시간과 홀드 시간 규격에 대해서, 윈도우 폭의 감소는 윈도우 폭에 비해서 무시할 수 있는 정도이다. 그러나, 200㎒ 또는 그 이상의 주파수 동작에서는, 윈도우 폭의 감소를 무시할 수 없다.
다음에는, 제2 종래의 반도체 메모리 장치가 도 4에 도시되는데, 도 1에서 사용된 부분과 동일한 부분들은 동일한 도면 부호와 문자로 표시된다. 제1 종래의 반도체 메모리 장치와 제2 종래의 반도체 메모리 장치 사이의 차이점은 래치 타이밍이 레지스터 회로(121 내지 124) 대신에 내부 클록(ICLK)에 동기하고, 래치 회로들(21 내지 24)이 출력 측의 래치 회로들(41, 42, …)과 마스터-슬리스 관계를 갖도록 제공된다는 것이다.
도 4 및 도 5를 참조하여, 제2 종래의 반도체 메모리 장치의 동작이 후술될 것이다. 도 5는 각 신호의 동작 파형을 도시한 타임 챠트이다.
먼저, 제1 종래의 반도체 메모리 장치와 같이, 입력 버퍼(11)가 외부 클록(CLK)을 수신한 후, 공급된 내부 신호(S12)에 응답하여 내부 클록 활성화 회로(2)가 활성화된다. 또한, 입력 버퍼(13 내지 16)는 각각의 명령 제어 신호들(CSB, RASB, CASB 및 WEB)을 수신한 후, 대응하는 내부 신호들(S13 내지 S16)을 출력한다. 래치 회로들(21 내지 24)은 내부 클록(ICLK)의 상승 단부에 동기하여 내부 신호들(S13 내지 S16)을 래치 및 유지시킨 후, 내부 신호들(S21 내지 S24)를 명령 디코딩 회로(31, 32, …)로 출력한다.
이러한 구성에서, 내부 홀드 시간(tHi)은 마스터 래치 회로들(21 내지 24)에 의해서 정의되고, 내부 셋업 시간(tSi)은 슬레이브 래치 회로(41, 42, …)에 의해서 정의된다.
도 5를 참조하여, 보다 구체적으로, 동작 타이밍이 이하 설명될 것이다. 제1 종래의 반도체 메모리 장치와 동일하게, 외부 클록 인에이블 신호(CKE)의 하이 레벨로 인해, 외부 클록(CLK)이 유효 상태가 된다. 또한, 각각의 외부 명령 제어 신호들(CSB, RASB, CASB, WEB 등)은 외부 클록(CLK)에 대해서 외부 셋업 시간(tSe)과 외부 홀드 시간(tHe)에 입력된다. 따라서, 신호들(S13 내지 S16)은 외부 명령 제어 신호들(CSB, RASB, CASB 및 WEB) 각각에 대해서, 입력 버퍼(13 내지 16)에서 버퍼 지연(Ta)만큼 지연되어 변화된다.
그 다음, 명령 디코드 신호들(S31, S32, …)은 마스터 래치 회로들(21 내지 24)을 통과할 때의 지연(Δt)과 명령 디코드 회로(31, 32, …)의 디코드 시간(T1) 만큼 지연되어 변화된다. 그 다음, 슬레이브 래치 회로(41, 42, …)는 내부 클록(ICLK)에 동기하여 이러한 명령 디코드 신호들(S31, S32, …)을 래치하고 동작 모드 판정 신호들(MODE1, MODE2, …)을 출력한다.
도 4, 도 5, 및 도 3b를 참조하면, 특히 설명의 편의를 위해서, 래치 회로(21), 명령 디코딩 회로(31) 및 래치 회로(41)가 상세히 도시되고 제2 반도체 메모리 장치의 모드 판정 동작이 이하 설명될 것이다.
래치 회로(21)는 전송 게이트(SW1)를 포함하는 마스터 D형 래치로 구성된다. 래치 회로(41)는 전송 게이트(SW3)를 포함하는 슬레이브 D형 래치로 구성된다. 다른 구성 소자들은 제1 반도체 메모리 장치의 구성 소자들과 동일하다.
내부 셋업 시간(tSi)은 슬레이브 D형 래치로의 입력 신호(S31) 레벨을 결정하는 것으로부터 전송 게이트(SW3)를 오픈할 때까지의 시간으로 정의된다. 한편, 내부 홀드 시간(tHi)은 마스터 D형 래치의 전송 게이트(SW1)를 폐쇄하는 것으로부터 마스터 측 상의 입력 신호(S13)의 판정 상태로부터 변화할 때까지의 시간으로 정의된다.
도 5를 다시 참조하면, 외부 셋업 시간(tSe)과 외부 홀드 시간(tHe), 및 내부 원도우 폭(tWi)은 다음의 수학식들로 주어지는데, 여기서 내부 윈도우 폭(tWi)이 외부 윈도우 폭(tWe)보다 작은 (2*Δt + T1)이다.
tSe + tHe = Δt + T1 + tSi + Δt + tHi
tWi = tWe -( 2 * Δt + T1)
여기서, T1은 명령 디코드 회로(31)의 디코드 시간을 나타낸다.
한편, 모드 판정 시간(Tout)은 다음의 수학식 6으로 주어진다.
Tout = T2 + Δt
또한, 이 경우에, 저속 동작에서는, 셋업 시간과 홀드 시간의 규격에 대해서, 윈도우 폭에서의 감소는 윈도우 폭에 비해서 무시할 수 있는 정도이다. 그러나, 200㎒ 또는 그 이상의 고주파 동작에서는, 윈도우 폭의 감소를 무시할 수 없다.
상술한 바와 같이, 제1 종래의 반도체 메모리 장치와 제2 반도체 메모리 장치는, 모두 내부 윈도우 폭이 외부 셋업 시간 및 외부 홀드 시간의 규격에 의해서 결정되도록 외부 윈도우 폭을 감소시킨다. 따라서, 좁은 윈도우 폭을 가진 200㎒ 또는 그 이상의 고주파 동작에서는 윈도우 폭의 감소를 무시할 수 있다.
따라서, 본 발명의 제1 목적은 종래의 반도체 메모리 장치의 내부 윈도우 폭보다 넓은 내부 윈도우 폭이 명령 제어 신호에 제공될 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 외부 클록(CLK)의 입력으로부터 동작 모드 판정 신호를 출력까지의 동작 모드 판정 시간을 종래의 반도체 메모리 장치의 동작 모드 판정 신호와 동일하게 유지하면서 본 발명의 제1 목적을 실현하는데 있다.
본 발명의 제3 목적은 소정 조건 하에서 내부 윈도우 폭과 동작 모드 판정 시간을 설정할 수 있는 기능을 가진 반도체 메모리 장치를 제공하는데 있다.
본 발명에 따르면, 반도체 메모리 장치는,
외부 클록의 공급에 응답하여 내부 타이밍 제어를 위한 제1 및 제2 내부 클록 신호들을 발생하는 내부 클록 신호 발생 회로,
제1 내부 클록 신호에 동기하여 동작하는 제1 스위칭 수단을 포함하고, 내부 동작 제어를 위해 복수의 명령 제어 신호들을 래치하여 복수의 래치 명령 신호들을 출력하는 제1 래치 회로,
복수의 래치 명령 신호들을 디코드하여 복수의 명령 디코드 신호들을 출력하는 명령 디코딩 회로, 및
제2 내부 클록 신호들에 동기하여 동작하는 제2 스위칭 수단을 포함하고, 복수의 명령 디코드 신호들을 래치하고 복수의 소정의 모드 신호들을 출력하는 제2 래치 회로
를 포함하고, 내부 클록 신호 발생 회로는 제1 및 제2 내부 클록 신호들 간의 타이밍을 설정하기 위한 타이밍 설정 수단 및 제2 내부 클록 신호의 타이밍에 따라 제1 내부 클록 신호의 펄스 폭을 조정하기 위한 클록 폭 조정 수단을 포함하고,
제1 래치 회로는, 제1 스위칭 수단이 턴 온되는 시간으로부터 제1 래치 회로의 입력 신호가 소정의 확정 레벨로부터 변화하기 시작하는 시간까지 소요되는 홀드 시간을 설정하며,
제2 래치 회로는, 제2 래치 회로의 입력 신호가 소정의 확정 레벨에 도달한 시간으로부터 제2 스위칭 수단이 턴 오프하기 시작하는 시간까지 소요되는 셋업 시간을 설정한다.
본 발명은 첨부된 도면을 참조하여 보다 상세히 설명될 것이다.
도 1은 제1 종래의 반도체 메모리 장치를 도시한 블록도.
도 2는 제1 종래의 반도체 메모리 장치의 동작을 도시한 타임 챠트.
도 3a 및 3b는 제1 및 제2 종래의 반도체 메모리 장치에서 레지스터 회로, 명령 디코딩 회로 및 래치 회로의 상세한 구성을 도시한 회로도.
도 4는 제2 종래의 반도체 메모리 장치를 도시한 블록도.
도 5는 제2 종래의 반도체 메모리 장치의 동작을 도시한 타임 챠트.
도 6은 본 발명에 따른 제1 바람직한 실시예에서 반도체 메모리 장치를 도시한 블록도.
도 7은 도 6의 클록 폭 조정 회로를 도시한 회로도.
도 8은 제1 실시예에서 반도체 메모리 장치의 동작을 도시한 타임 챠트.
도 9는 본 발명에 따른 제2 바람직한 실시예에서 반도체 메모리 장치를 도시한 블록도.
도 10은 제2 실시예에서 반도체 메모리 장치의 동작을 도시한 타임 챠트.
도 11은 본 발명에 따른 제3 바람직한 실시예에서 반도체 메모리 장치를 도시한 블록도.
도 12는 본 발명에 따른 제4 바람직한 실시예에서 반도체 메모리 장치를 도시한 블록도.
도 13은 본 발명에 따른 제5 바람직한 실시예에서 반도체 메모리 장치를 도시한 블록도.
도 14는 본 발명에 따른 제6 바람직한 실시예에서 반도체 메모리 장치를 도시한 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
1A : 내부 클록 발생 회로
2 : 내부 클록 활성화 회로
3 : 클록 폭 조정 회로
11 내지 16 : 입력 버퍼
31, 32, …: 명령 디코딩 회로
21, 22, …, 41, 42, …: 래치 회로
DL1 : 지연 회로
본 발명에 따른 제1 바람직한 실시예에서 반도체 메모리 장치가 도 6에서 설명되는데, 동일한 부분들은 도 1 및 도 4에서 사용된 도면 부호 및 문자와 동일하게 표시된다.
제1 실시예에서 반도체 메모리 장치는, 종래의 기술에서의 각 명령 제어 신호들과 공통인, 각각의 명령 제어 신호들(CKE, CSB, RASB, CASB 및 WEB)을 버퍼에 입력하여 증폭하고, 대응하는 내부 신호들(S12 내지 S16)을 출력하는 입력 버퍼(12 내지 16), 명령 제어 신호들(CSB, RASB, CASB 및 WEB)에 대응하는 각각의 내부 신호들(S13 내지 S16)을 래치 및 유지하고 대응하는 래치 신호들(S21 내지 S24)을 출력하는 래치 회로들(21 내지 24), 공급된 래치 신호들(S21 내지 S24)에 응답하여 명령 제어 신호들을 디코드하고 명령 디코드 신호(S31, S32, …)를 출력하는 명령 디코딩 회로(31, 32, …), 명령 디코딩 신호들(S31, S32, …)을 래치하여 대응하는동작 모드 판정 신호들(MODE1, MODE2, …)을 출력하는 래치 회로들(41, 42, …), 및 조정된 펄스 폭을 가진 클록(S11A)을 출력할 뿐만 아니라 공급된 외부 클록(CLK)에 응답하여 메모리 회로 내의 동작 타이밍을 제어하기 위한 내부 클록(ICLK)을 발생하는 내부 클록 발생 회로(1A)를 포함한다.
내부 클록 발생 회로(1A)는 종래의 기술과 공통으로 클록(S11)을 출력하는 입력 버퍼(11), 공급된 신호(S12)에 응답하여 활성화되고 클록(S11)에 동기화하여 내부 클록(ICLK)을 발생하는 내부 클록 활성화 회로(2), 및 클록(S11)의 펄스 폭 조정으로 발생되는 클록(S11A)을 출력하는 클록 폭 조정 회로(3)를 포함한다.
도 7에 도시된 바와 같이, 클록 폭 조정 회로(3)는 소정 시간 동안 클록(S11)을 지연하고 지연 신호(S11D)를 출력하는 지연 회로(DL1), 클록(S11)과 지연 신호(S11D)의 NOR 동작을 행하여 NOR 신호(S11N)를 출력하는 NOR 게이트(NOR1), 및 NOR 신호(S11N)를 반전하여 클록(S11A)을 출력하는 인버터(INV1)를 포함한다.
도 6, 도 7 및 도 8을 참조하면, 제1 실시예에서 반도체 메모리 장치의 동작이 후술될 것이다. 도 8은 각각의 신호들의 동작 파형을 도시한 타임 챠트이다.
먼저, 종래의 기술에서와 같이, 내부 클록 발생 회로(1A)의 입력 버퍼(11)는 외부 클록(CLK)을 수신한 후, 외부 클록 인에이블 신호(CKE)의 레벨과 무관하게, CLK의 로우 레벨/하이 레벨에 따른 CMOS 레벨을 가진 인-페이즈 신호(S11)를 출력한다. 내부 클록 활성화 회로(2)는 클록(S11)을 수신하여, 외부 클록 인에이블 신호(CKE)가 공급된 입력 버퍼(12)의 출력 신호(S12)의 하이 레벨에 응답하여 활성화된 후, 클록(S11)에 동기하도록 내부 클록(ICLK)을 내부 회로로 출력한다.
클록 폭 조정 회로(3)는 클록(S11)을 수신하여, 클록(S11)에 동기할 뿐만 아니라 하이 레벨 부분의 폭, 즉, 펄스 폭을 내부 클록(ICLK)의 펄스 폭보다 길어지도록 조정하여 클록(S11A)를 발생한 후, 이를 래치 회로(21 내지 24)로 출력한다. 펄스 폭을 조정하는 특정 동작 및 값이 이하 설명될 것이다.
그 다음, 입력 버퍼(13 내지 16)는 각각의 명령 제어 신호(CSB, RASB, CASB 및 WEB)를 수신한 후 대응하는 내부 신호들(S13 내지 S16)을 출력한다. 래치 회로들(21 내지 24)은 공급된 클록(S11A)의 상승 단부에 동기하여 내부 신호(S13 내지 S16)를 래치 및 유지한 후, 내부 신호들(S21 내지 S24)을 명령 디코딩 회로(31, 32, …)로 출력한다.
그 다음, 종래의 기술과 동일하게, 명령 디코딩 회로(31, 32, …)는, 내부 신호들(S21 내지 S24)의 레벨 상태의 조합들에 대응하는 명령 디코드 신호들(S31, S32, …)을 래치 회로들(41, 42, …)로 출력한다. 래치 회로들(41, 42, …)은 내부 클록(ICLK)에 동기하여 명령 디코드 신호들(S31, S32, …)을 래치한 후, 대응하는 동작 모드 판정 신호들(MODE1, MODE2, …)을 출력한다.
반면, 래치 회로들(21 내지 24)은 명령 제어 신호들(CSB, RASB, CASB 및 WEB)에 대응하는 내부 신호들(S13 내지 S16)을 래치할 때까지의 시간이 동일해지도록 조정한다. 즉, 마스터측 래치 회로들(21 내지 24)은 클록(S11A)에 동기하여 내부 홀드 시간(tHi)을 설정하고, 슬레이브측 래치 회로들(41, 42, …)은 내부 클록(ICLK)에 동기하여 내부 셋업 시간(tSi)을 설정한다.
다시 도 8을 참조하여, 보다 구체적으로, 동작 타이밍을 후술할 것이다. 종래의 기술과 동일하게, 외부 클록 인에이블 신호(CKE)의 하이 레벨로 인해, 외부 클록(CLK)이 유효 상태가 된다. 또한, 각각의 외부 명령 제어 신호들(CSB, RASB, CASB, WEB 등)은 외부 클록(CLK)에 대해서 외부 셋업 시간(tSe)과 외부 홀드 시간(tHe)을 가지면서 입력된다. 따라서, 신호들(S13 내지 S16)은 외부 명령 제어 신호들(CSB, RASB, CASB 및 WEB) 각각에 대해서 입력 버퍼(13 내지 16) 내의 버퍼 지연(Ta) 만큼 지연되어 변화된다.
그 다음, 상술한 바와 같이, 신호들(S13 내지 S16)은 클록(S11A)의 상승 단부에 동기하여 래치 회로들(21 내지 24)에 의해서 래치 및 유지된 후, 래치 신호들(S21 내지 S24)로서 출력된다. 래치 신호들(S21 내지 S24)은 명령 디코딩 회로(31, 32, …)에 의해서 디코드된 후, 명령 디코드 신호들(S31, S32, …)로서 슬레이브측 래치 회로들(41, 42, …)로 출력된다.
반면, 명령 디코드 신호들(S31, S32, …)은 마스터측 래치 회로들(21 내지 24)을 통과할 때의 래치 지연(Δt) 및 명령 디코딩 회로들(31, 32, …)의 디코드 시간(T1) 만큼 지연되어 변화된다. 그 다음, 슬레이브측 래치 회로들(41, 42, …)은, 상술한 바와 같이, 내부 클록(ICLK)에 동기하여 이들 명령 디코드 신호들(S31, S32, …)을 래치하고 동작 모드 판정 신호들(MODE1, MODE2, …)을 출력한다.
클록 폭 조정 회로(3)는 다음의 수학식 7을 만족할 수 있도록 내부 클록(ICLK)의 하이 레벨 폭(tCHi)에 대한 클록(S11A)의 하이 레벨 폭(tCHi')을 조정한다.
tCHi' ≥ tCHi + T2 - T0
여기서, T0는 외부 클록(CLK)으로부터 클록(S11A)까지의 지연 시간을 나타내고, T2는 외부 클록(CLK)으로부터 내부 클록(ICLK)까지의 지연 시간을 나타낸다.
따라서, 다음 관계식들의 경우에, 슬레이브측 래치들(41, 42, …)이 잘못된 래칭을 일으킨다.
tCHi' ＜ tCHi + T2 -T0
지연 시간(T0 및 T2)는 다음의 수학식으 주어진다.
T0 = Ta + tS0i - tSe
T2 = Ta + Δt + T1 + tSi -tSe
따라서, 지연 시간들(T0 및 T2) 간의 차(T2-T0)는 다음의 수학식 11로 주어진다.
T2 - T0 = T1 + Δt + tSi - tS0i
내부 셋업 폭은 보정 내부 셋업 시간(tS0i)에 의해 제한해야 한다. 따라서, 내부 셋업 시간(tSi)을 사용하여 설정될 때, 내부 셋업 폭이 다음의 수학식을 만족시켜야 한다.
tSi - tS0i ≤ 0
상기 관계식으로부터, 지연 시간들(T0 및 T2) 사이의 차(T2 - T0)를 다음의 수학식 13a과 수학식 13b를 충족시킬 수 있도록 설정함으로써 수학식 14와 수학식 15가 결정될 수 있다. 따라서, 내부 윈도우 폭(tWi)은 수학식 16에 도시된 바와 같이, 종래의 내부 윈도우 폭보다 넓어질 수 있다.
T2 - T0 = T1 + Δt
tCHi' ≥ tCHi + T1 + Δt
tSe + tHe = tS0i + Δt + tHi
tSe + tHe = tSi + tHi + Δt
tWi = tWe - Δt
한편, 동작 모드 판정 시간(Tout), 즉, 외부 클록(CLK)의 입력으로부터 동작 모드 판정 신호의 출력까지의 시간은 다음의 수학식 17로 주어지는데, 이는 종래 기술에 있어서 최소 시간과 같다.
Tout = T2 + Δt
또한, 지연 신호들(T0 및 T2) 사이의 차(T2 - T0)를 다음의 수학식 18a와 수학식 18b를 충족시킬 수 있도록 설정함으로써, 수학식 19 및 수학식 20이 결정될 수 있으므로, 내부 윈도우 폭(tWi)은 수학식 21에 도시된 바와 같이 얻어진다.
T2 - T0 = T1 + Δt - tα
tCHi' = tCHi + T2 - T0
tSe + tHe = tS0i + Δt + tHi
tSe + tHe = tSi + tα + tHi + Δt
tWi = tWe - (Δt + tα)
여기서, tα는 임의 시간을 나타낸다.
한편, 동작 모드 판정 시간(Tout)은 다음 수학식 22로 주어진다.
Tout = T2 + Δt - tα
상기의 수학식으로부터 알 수 있듯이, 내부 윈도우 폭(tWi)과 동작 모드 판정 시간(Tout)간에는 교환 조건(trade-off) 관계가 존재한다. 즉, 내부 윈도우 폭(tWi)이 좁을 때는 동작 모드 판정 시간(tout)이 감소된 양(tα) 만큼 단축된다. 따라서, 지연 시간들(T0 및 T2) 간의 상호 관계, 즉, 클록(S11A)과 내부 클록(ICLK)의 타이밍 및 클록(S11A)의 펄스 폭을 조정함으로써, 내부 윈도우 폭(tWi)과 동작 모드 판정 시간(Tout)이 소정 조건 하에서 최적화될 수 있다.
본 발명에 따른 제2 바람직한 실시예에서 반도체 메모리 장치가 도 9에서 설명되는데, 동일한 부분들은 도 6에서 사용된 동일한 도면 부호 및 문자들로 표시된다.
제2 실시예는, 클록 폭 조정 회로(3) 대신에, 외부 클록 인에이블 신호(CKE)의 공급에 대응하는 신호(S12)에 응답하여 활성화되는 클록 폭 조정 회로(3A)를 포함하여, 클록 폭을 조정하고 클록(ICLKA)을 발생하는 내부 클록 발생 회로(1B), 및 소정 시간 동안 내부 클록(ICLK)을 지연하여 지연된 내부 클록(ICLKD)을 출력하는 지연 회로(4)를 포함한다는 점에서 제1 실시예와 차이가 있다. 래치 회로들(21 내지 24)의 래치 타이밍은 클록(ICLKA)에 의해서 제어되고, 래치 회로들(41, 42, …)의 래치 타이밍은 지연된 내부 클록(ICLKD)에 의해서 제어된다.
도 9 및 도 10을 참조하여, 제2 실시예에서 반도체 메모리 장치의 동작이 후술될 것이다. 도 10은 각각의 신호들의 동작 파형을 도시한 타임 챠트이다.
먼저, 내부 클록 발생 회로(1B)의 내부 버퍼(11)는 외부 클록(CLK)을 수신한 후, 클록(S11)을 출력한다. 내부 클록 활성화 회로(2)는 외부 클록 인에이블 신호(CKE)가 공급된 입력 버퍼(12)의 출력 신호(S12)의 하이 레벨에 응답하여 활성화되어, 클록(S11)을 수신한 다음, 클록(S11)에 동기하는 내부 클록(ICLK)을 내부 회로 및 지연 회로(4)로 출력한다.
지연 회로(4)는 소정 지연 시간 동안 클록(ICLK)을 지연gkdu, 지연된 내부 클록(ICLKD)을 출력한다.
클록 폭 조정 회로(3A)는 클록(S11)을 수신하여, 이 클록(S11)에 동기할 뿐만 아니라, 하이 레벨 부분의 폭, 즉, 펄스 폭을 내부 클록(ICLK)과 지연된 내부 클록(ICLKD)의 펄스 폭보다 커지도록 조정하면서 클록(ICLKA)을 발생한 후, 이 클록(ICLKA)을 래치 회로들(21 내지 24)로 출력한다. 펄스 폭을 조정하는데 있어서 특정 동작 및 값은 이후에 설명되어질 것이다.
그 다음, 입력 버퍼(13 내지 16)가 각각의 명령 제어 신호들(CSB, RASB, CASB 및 WEB)을 수신한 후, 대응하는 내부 신호들(S13 내지 S16)을 출력한다. 래치 신호들(21 내지 24)은 공급된 클록(ICLKA)의 상승 단부에 동기하여 내부 신호들(S13 내지 S16)을 래치 및 유지한 후, 이 내부 신호들(S21 내지 S24)을 명령 디코딩 회로(31, 32, …)로 출력한다.
그 다음에는, 제1 실시예와 동일하게, 명령 디코딩 회로들(31, 32, …)이 내부 신호들(S21 내지 S24)의 레벨 상태 조합에 대응하는 명령 디코드 신호들(S31, S32, …)을 래치 회로들(41, 42, …)로 출력한다. 래치 회로들(41, 42, …)은 지연된 내부 클록(ICLKD)에 동기하여 명령 디코딩 신호들(S31, S32, …)을 래치한 후, 대응하는 동작 모드 판정 신호(MODE1, MODE2, …)을 출력한다.
반면, 마스타측 래치 회로들(21 내지 24)은 클록(CLKA)에 동기하여 내부 홀드 시간(tHi)을 설정하고, 슬레이브측 래치 회로들(41, 42, …)은 지연된 내부 클록(ICLKD)에 동기하여 내부 셋업 시간(tSi)을 설정한다. 이에 의해서, 래치 회로들(21 내지 24)은 내부 신호들(S13 내지 S16)을 래치할 때까지의 시간이 동일해지도록 조정한다.
제1 실시예와 동일하게, 각각의 외부 클록 명령 제어 신호들(CSB, RASB, CASB 및 WEB)은 외부 클록(CLK)에 대해서 외부 셋업 시간(tSe)과 외부 홀드 시간(tHe)을 가지면서 입력된다. 따라서, 신호들(S13 내지 S16)은 외부 명령 제어 신호들(CSB, RASB, CASB 및 WEB) 각각에 대해서 입력 버퍼(13 내지 16) 내의 버퍼 지연(Ta) 만큼 지연하여 변화된다.
그 다음, 상술한 바와 같이, 신호들(S13 내지 S16)이 클록(ICLKA)의 상승 단부에 동기하여 래치 회로들(21 내지 24)에 의해서 래치 및 유지된 후, 래치 신호들(S21 내지 S24)을 출력한다. 래치 신호들(S21 내지 S24)은 명령 디코딩 회로(31, 32, …)에 의해서 디코드된 후, 명령 디코딩 신호(S31, S32, …)로서 슬레이브측 래치 회로(41, 42, …)로 출력된다.
반면, 명령 디코딩 신호들(S31, S32, …)은 마스터측 래치 회로들(21 내지 24)을 통과할 때의 래치 지연(Δt) 및 명령 디코딩 회로(31, 32, …)의 디코드 시간(T1) 만큼 지연되어 변화된다. 그 다음, 상술한 바와 같이, 슬레이브측 래치 회로들(41, 42, …)은 지연된 내부 클록(ICLKD)에 동기하여 이들 명령 디코드 신호들(S31, S32, …)을 래치하고 동작 모드 판정 신호들(MODE1, MODE2, …)을 출력한다.
클록 폭 조정 회로(3A)는 내부 클록(ICLK)의 하이 레벨 폭(tCHi)에 대한 클록(ICLKA)의 하이 레벨 폭(tCHi') 및 지연된 내부 클록(ICLKD)을 다음의 수학식 23을 충족시킬 수 있도록 조정한다.
tCHi' ≥ tChi + T3 -T2
여기서, T2는 외부 클록(CLK)으로부터 클록(ICLKA)까지의 지연 시간을 나타내고, T3는 외부 클록(CLK)으로부터 지연된 내부 클록(ICLKD)까지의 지연 시간을 나타낸다.
제1 실시예와 같이, 내부 셋업 폭은 보정 내부 셋업 시간(tS0i)에 의해서 제한해야 한다. 따라서, 내부 셋업 폭이 내부 셋업 시간(tSi)을 사용하여 설정될 때, 수학식 12를 충족시켜야 한다.
[수학식 12]
tSi - tS0i ≤ 0
상기의 관계식으로부터, 지연 시간들(T3 및 T2) 사이의 차(T3 - T2)를 다음의 수학식 24a와 수학식 24b를 충족시킬 수 있도록 설정함으로써, 수학식 14와 수학식 15가 제1 실시예와 동일하게 설정될 수 있으므로, 내부 윈도우 폭(tWi)은, 다음의 수학식 16과 같이, 종래의 내부 윈도우 폭보다 길어질 수 있다.
T3 - T2 = T1 + Δt
tCHi' ≥ tCHi + Ti + Δt
[수학식 14]
tSe + tHe = tS0i + Δt + tHi
[수학식 15]
tSe + tHe = tSi + tHi + Δt
[수학식 16]
tWi = tWe - Δt
한편, 동작 모드 판정 시간(tout)은 다음의 수학식 25로 주어지는데, 이 식은 디코드 시간(T1) 만큼 종래 기술의 최단 시간보다도 단축된다.
Tout = T2 + Δt + T1
또한, 지연 시간(T3 및 T2) 사이의 차(T3 - T2)를 다음의 수학식 26a와 수학식 26b를 충족시킬 수 있도록 설정함으로써, 수학식 19와 수학식 20이 제1 실시예와 동일하게 설정될 수 있으므로, 내부 윈도우 폭(tWi)은 수학식 12에 도시된 바와 같이 얻어진다.
T3 - T2 = T1 + Δt - tα
tCHi' = tCHi + T3 - T2
[수학식 19]
tSe + tHe = tS0i + Δt + tHi
[수학식 20]
tSe + tHe = tSi + tα + tHi + Δt
[수학식 21]
tWi = tWe - (Δt + tα)
여기서, tα는 임의 시간을 나타낸다.
한편, 동작 모드 판정 시간(Tout)은 다음 수학식 27로 주어진다.
Tout = T2 + Δt + T1 - tα
제1 실시예와 동일하게, 내부 윈도우 폭(tWi)와 동작 모드 판정 시간(Tout) 사이에 교환 관계가 존재한다. 즉, 내부 윈도우 폭(tWi)이 좁아질 때, 동작 모드 판정 시간(tout)은 감소된 양(tα) 만큼 단축된다. 따라서, 지연 시간들(T3 및 T2) 간의 상호 관계, 즉, 클록(ICLKA)과 내부 클록(ICLK)의 타이밍 및 클록(ICLKA)의 펄스 폭을 조정함으로써, 내부 윈도우 폭(tWi) 및 동작 모드 판정 시간(Tout)이 소정 조건하에서 최적화할 수 있다.
본 발명에 따른 제3 바람직한 실시예에서 반도체 메모리 장치는 도 11에서 설명되는데, 동일한 부분들은 도 6에 도시된 바와 같이 도면 부호 및 문자들과 동일하게 표시된다.
제3 실시예는, 래치 회로(21 내지 24) 대신에, 명령 제어 회로(CSB, RASB, CASB 및 WEB)에 대응하는 각각의 내부 신호들(S13 내지 S16)을 래치 및 유지하고 클록(S11A)에 동기하여 대응하는 래치 신호들(S21 내지 S24)을 출력하는 래치 회로(21A)를 포함한다는 점에서 제1 실시예와 차이가 있다.
제3 실시예의 동작은 제1 실시예의 동작과 유사하다. 이러한 구성에 있어서, 래치 회로(21A)는 명령 제어 신호들(CSB, RASB, CASB 및 WEB)에 대응하는 내부 신호들(S13 내지 S16)을 래치할 때까지의 시간이 동일해지도록 용이하게 조정할 수 있다.
본 발명에 따른 제 4 바람직한 실시예에서 반도체 메모리 장치는 도 12에서 설명되는데, 동일한 부분들은 도 9에서 사용된 도면 부호와 문자들과 동일하게 표시된다.
제4 실시예는 래치 회로들(21 내지 24) 대신에, 명령 제어 신호들(CSB, RASB, CASB 및 WEB)에 대응하는 각각의 내부 신호들(S13 내지 S16)을 래치 및 유지하고 클록(ICLKA)에 동기하여 대응하는 래치 신호들(S21 내지 S24)을 출력하는 래치 회로(21A)를 포함한다.
제4 실시예의 동작은 제2 실시예의 동작과 유사하다. 이러한 구성에서는, 래치 회로(21A)가 명령 제어 신호들(CSB, RASB, CASB 및 WEB)에 대응하는 내부 신호들(S13 내지 S16)을 래치할 때까지 시간이 동일해지도록 용이하게 조정할 수 있다.
본 발명에 따른 제5 실시예에서 반도체 메모리 장치는 도 13에서 설명되는데, 동일한 부분들은 도 11에서 사용한 도면 부호 및 문자들과 동일하게 표시된다.
제5 실시예는 래치 회로(41 내지 4n) 대신에, 명령 디코드 신호들(S31 내지 S3n)을 일괄적으로 래치하고 대응하는 동작 모드 판정 신호들(MODE1 내지 MODEn)을 출력하는 래치 회로(41A)를 포함한다는 점에서 제3 실시예와 차이가 있다.
제5 실시예의 동작은 제1 및 제2 실시예의 동작과 유사하다. 이러한 구성에서는, 명령 제어 신호들(CSB, RASB, CASB 및 WEB)에 대응하는 내부 신호들(S13 내지 S16)을 래치할 때까지의 시간이 동일해지도록 용이하게 조정할 수 있을 뿐만 아니라 명령 디코딩에 소요되는 시간, 즉, 디코드 시간(T1)이 단축될 수 있다.
본 발명에 따른 제6 바람직한 실시예에서 반도체 메모리 장치는 도 14에 도시되는데, 동일한 부분들은 도 12에서 사용된 도면 부호 및 문자들과 동일하게 표시된다.
제6 실시예는 래치 회로(41 내지 4n) 대신에, 명령 디코드 신호들(S31 내지 S3n)을 일괄적으로 래치하여 대응하는 동작 모드 판정 신호들(MODE1 내지 MODEn)을 출력하는 래치 회로(41A)를 포함한다는 점에서 제4 실시예와 차이가 있다.
제6 실시예의 동작은 제2 실시예와 제4 실시예의 동작과 유사하다. 이러한 구성에서는, 명령 제어 신호들(CSB, RASB, CASB 및 WEB)에 대응하는 내부 신호들(S13 내지 S16)을 래치할 때까지의 시간이 동일해지도록 용이하게 조정할 수 있을 뿐만 아니라, 명령 디코딩에 소요되는 시간, 즉, 디코드 시간(T1)이 단축될 수 있다.
따라서, 본 발명은 외부 클록(CLK)의 입력으로부터 동작 모드 판정 신호를 출력 때까지의 동작 모드 판정 시간을 종래의 반도체 메모리 장치의 동작 모드 판정 신호와 동일하게 유지하면서, 종래의 반도체 메모리 장치의 내부 윈도우 폭보다 넓은 내부 윈도우 폭을 명령 제어 신호에 제공할 수 있다.
또한, 본 발명은 소정 조건 하에서 내부 윈도우 폭과 동작 모드 판정 시간을 설정할 수 있는 기능을 가진다.
본 발명이 특정 실시예들에 대하여 완전하고 명백하게 설명되었지만, 첨부된 특허 청구 범위는 이에 한정되지 않으며 여기서 설명된 모든 기술 범위 내에 명백하게 포함된 기술 분야에서 통상의 지식을 가진자들에 의해서 발생될 수 있는 모든 형태 및 대체가능한 구성들을 실시함으로써 행해질 수 있다.

Claims (6)

  1. 외부 클록의 공급에 응답하여 내부 타이밍 제어를 위한 제1 및 제2 내부 클록 신호들을 발생하는 내부 클록 신호 발생 회로,
    상기 제1 내부 클록 신호에 동기하여 동작하는 제1 스위칭 수단을 포함하고, 상기 내부 동작 제어를 위해 복수의 명령 제어 신호들을 래치하여 복수의 래치 명령 신호들을 출력하는 제1 래치 회로,
    상기 복수의 래치 명령 신호들을 디코드하여 복수의 명령 디코드 신호들을 출력하는 명령 디코딩 회로, 및
    상기 제2 내부 클록 신호에 동기하여 동작하는 제2 스위칭 수단을 포함하고, 상기 복수의 명령 디코드 신호들을 래치하여 복수의 소정의 모드 신호들을 출력하는 제2 래치 회로
    를 포함하고,
    상기 내부 클록 신호 발생 회로는, 상기 제1 및 제2 내부 클록 신호들 간의 타이밍을 설정하기 위한 타이밍 설정 수단, 및 상기 제2 내부 클록 신호의 타이밍에 따라 상기 제1 내부 클록 신호의 펄스 폭을 조정하기 위한 클록 폭 조정 수단을 포함하며,
    상기 제1 래치 회로는, 상기 제1 스위칭 수단이 턴 온되는 시간으로부터 상기 제1 래치 회로의 입력 신호가 소정의 확정 레벨로부터 변화하기 시작하는 시간까지 소요되는 홀드 시간(hold time)을 설정하고,
    상기 제2 래치 회로는, 상기 제2 래치 회로의 입력 신호가 소정의 확정 레벨에 도달한 시간으로부터 상기 제2 스위칭 수단이 턴 오프하기 시작하는 시간까지 소요되는 셋업 시간(setup time)을 설정하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 명령 제어 신호들은 상기 외부 클록 신호들을 인에이블하기 위한 외부 클록 인에이블 신호, 전체 칩을 활성화하기 위한 칩 선택 신호, 행 어드레스를 인에이블하기 위한 행 어드레스 스트로브 신호, 열 어드레스를 인에이블하기 위한 열 어드레스 스트로브 신호, 및 기록 동작을 인에이블하기 위한 기록 인에이블 신호를 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 내부 클록 신호 발생 회로는,
    상기 외부 클록 신호를 인에이블하기 위한 외부 클록 인에이블 신호의 공급에 응답하여 상기 외부 클록 신호로부터 제2 지연 시간을 가지면서 상기 외부 클록 신호에 동기하여 상기 제2 내부 클록 신호를 발생하는 내부 클록 신호 활성화 회로, 및
    상기 외부 클록 신호로부터 제1 지연 시간을 가지면서 상기 외부 클록 신호에 동기하고 상기 제1 내부 클록 신호의 상기 펄스 폭을 상기 제2 내부 클록 신호의 펄스 폭보다 크게 설정하여 상기 제1 내부 클록 신호를 발생하는 상기 클록 폭 조정 수단
    을 포함하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 내부 클록 신호 발생 회로는,
    상기 외부 클록 신호에 동기하여 상기 외부 클록 신호를 인에이블하기 위한 외부 클록 인에이블 신호의 공급에 응답하여 제3 내부 클록 신호를 발생하는 내부 클록 신호 활성화 회로,
    상기 제3 내부 클록 신호를 지연하고 상기 외부 클록 신호로부터 제2 지연 시간을 설정하여 상기 제2 내부 클록 신호를 발생하는 지연 회로, 및
    상기 외부 클록 신호로부터 제1 지연 시간을 가지면서 상기 외부 클록 신호에 동기하고 상기 제2 내부 클록 신호의 펄스 폭보다 큰 상기 제1 내부 클록 신호의 상기 펄스 폭을 설정하여 상기 제1 내부 클록 신호를 발생하는 상기 클록 폭 조정 수단
    을 포함하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제1 래치 회로는 상기 제1 내부 클록 신호에 동기하여 상기 복수의 명령 제어 신호들을 일괄적으로 래치하고 대응하는 복수의 래치 명령 신호들을 출력하는 복수의 래치 회로들을 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제2 래치 회로는 상기 제2 내부 클록 신호에 동기하여 상기 복수의 명령 디코드 신호들을 일괄적으로 래치하고 대응하는 복수의 소정의 모드 신호들을 출력하는 복수의 래치 회로들을 포함하는 반도체 메모리 장치.
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