KR0179789B1 - 임계경로의 지연조정 회로 - Google Patents

임계경로의 지연조정 회로 Download PDF

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문정환
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Abstract

본 발명은 임계경로의 지연조정 장치에 관한 것으로, 일반적인 임계경로의 지연조정 장치에 있어서는 공정 매개변수인 VT가 높아지는 경우 임계경로의 지연시간이 길어지는 문제점이 있었다. 따라서, 본 발명은 공정파라미터에 의해 지연되는 경우 임계경로의 지연조정회로를 인에이블 시켜 디바이스 동작이 공정변수에 영향을 받지 않고, 독립적으로 안정된 디바이스 특징을 갖는 효과가 있다.

Description

임계경로의 지연조정 회로
제1도는 일반적으로 임계경로의 지연조정 회로 블록도.
제2도는 제1도에 대한 타이밍도.
제3도는 본발명 임계경로의 지연조정회로 블록도.
제4도는 제3도에 대한 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
11A, 11B : 레지스터 12 : 조합논리회로부
31 : 전압발생부 32 : 비교부
33 : 기준전압부 35A-35N : 임계경로
본 발명은 임계경로의 지연조정 회로에 관한 것으로, 특히 임계경로의 지연요소중에서 공정 매개변수에 의해 발생되는 지연요소를 지연조정회로를 이용하여 조정하므로써 디바이스 성능을 안정화할 수 있도록 한 임계경로의 지연조정 회로에 관한 것이다.
제1도는 일반적으로 임계경로의 지연조정 회로의 블록도로서 이에 도시한 바와 같이, 입력 데이타를 입력받아 저장하는 레지스터(11A)와, 상기 레지스터(11A)를 통해 출력되는 신호를 받아 논리회로에 의해 연산하는 조합논리부(12)와, 상기 조합논리부(12)의 출력데이타를 입력받아 저장하는 레지스터(11B)와, 상기 레지스터(11A, 11B)의 동작을 동기시키기 위해 클럭펄스(CK)를 반전하여 그 레지스터(11A, 11B)의 클럭신호로 인가하는 인버터(II)로 구성된 것으로, 이의 작용을 제2도를 참조하여 설명하면 다음과 같다.
클럭펄스(CK)가 제2도의 (가)와 같이 입력되면, 이 클럭펄스(CK)는 인버터(II)를 통해 반전되어 레지스터(11A, 11B)에 클럭신호로 인가되므로, 그 클럭신호에 동기를 맞춰 레지스터(11A, 11B)가 동작된다. 즉, 레지스터(11A)는 입력 데이터를 받아 저장하여, 제2도의 (나)와 같이 자체의 지연시간을 갖고 출력하고, 이 레지스터(11A)의 출력 데이터를 조합논리부(12)에서 입력받아 제2도의 (다)와 같이 자체의 지연시간을 갖고 출력하여 레지스터(11B)에 입력된다.
그런데, 상기와 같이 레지스터(A, B)는 클럭신호에 동기를 맞춰 동작되므로, 그 레지스터(11A, 11B)는 클럭신호에 대해 데이터가 미리 입력되어 있는 데이터 셋업시간을 필요로 하게 된다. 따라서, 조합논리부(12)의 출력은 제2도에 (다)와 같이 레지스터(11B)의 클럭신호에 대한 셋업시간과 동일한 시점에서 출력되도록 설계되어야 한다.
그러나, 공정 매개변수인 VT가 높아지는 경우 임계경로로 나타나는 조합논리부와 출력이 예측되어진 지연시간보다 더 긴 지연시간후 출력되어 레티스터에 입력되므로 데이타 셋업시간의 타이밍 위반을 일으키는 문제점이 있었다.
따라서, 본 발명의 목적은 공정 매개변수에 의해 디바이스의 동작 주파수를 결정하는 임계경로를 지연시킬 때 그 임계경로를 지연조정회로로 대체하여 지연시간을 억제하도록 한 임계경로의 지연조정 회로를 제공함에 있다. 이를 첨부하는 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본발명 임계경로의 지연조정 장치 블록도이도 제4도는 제3도의 상세 회로도로서 이에 도시한 바와 같이, 전원안정신호(PG)를 입력받아 인에이블되는 엔모스 트랜지스너(NM1), 공정피라미터( VT)의 출력(3×VT)를 결정하는 엔모스 트랜지스터(NM2,NM3,NM4) 및 풀업저항(R3)으로 구성되어 파라미터 전압을 발생시키는 공정파라미터 전압발생부(31), 저항(R1, R2)에 의해 최적의 기준전압(Vref)을 발생시키는 기준전압부(33)와, 상기 전원안정신호(PG)를 입력받아 인에이블되는 엔모스 트랜지스터(NM7), 상기 공정파라미터 전압발생부(31)의 출력전압과 상기 기준전압부(33)의 기준전압(Vref)을 비교하는 비교부(32)와, 상기 비교부(32)의 출력신호를 인버터(INV1,INV2)를 순차로 통해 안정화시켜 출력하는 버퍼(34)와, 상기 인버터(INV1,INV2)의 출력신호에 의해 인에이블 제어를 받는 2n, 2n­1개의 원래의 테이타 경로(35A2-35N2) 및 상기 인버터(INV1,INV2)의 출력신호에 의해 인에블 제어를 받는 2m,2m­1개의 지연경로(35A1-35N1)로 구성된 임계경로(35A-35N)로 구성한다.
단, 'n,m'은 정수로서 n〉m으로 설정되어 있다. 이와같이 구성된 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다. 전원(VDD)이 불안정하여 전원안정신호(PG)가 고전위로 입력되지 않으면, 공정피라미터 전압발생부(31)의 엔모스 트랜지스터(NM1) 및 비교부(32)의 엔모스 트랜지스터(NM7)가 오프되어, 그 공정파라미터 전압발생부(31) 및 비교부(32)는 동작되지 않는다.
이후, 전원(VDD)이 안정되어 전원안정신호(PG)가 고전위로 입력되면, 상기 엔모스 트랜지스터(NM1), (NM7)가 도통되어 공정피라미터 전압발생부(31) 및 비교부(32)가 동작된다. 즉 이때 전원(VDD)전압이 공정피라미터 전압발생부(31)의 풀업전압(R3) 및 엔모스 트랜지스터(NM1-NM4)에서 분압되어 피라미터 전압으로 출력되는데, 그 파라미터 출력전압(3×VT)은 비교부(32)에 인가되어 기준전압부의 기준전압(Vref)과 비교된다.
여기서, 기준전압(Vref)은 최적의 임계레벨로 되게, 저항(R1,R2)의 저항값 비율로 설정되어 있다.
한편, 공정변수에 의해 공정파라미터(VT)는 상승하여 임계경로(35A-35N)의 데이타 지연을 발생하게 되는데, 공정파라미터 출력전압(3×VT)이 상기 기준전압(Vref)보다 높으면 비교부(32)의 엔모스 트랜지스터(NM5)가 도통되어 그의 드레인에 저전위 신호가 출력되고, 이와같이 비교부(32)에서 출력되는 저전위 신호는 버퍼(34)의 인버터(INV1)를 통해 고전위 신호로 반전되므로, 임계경로(35A-35N)의 데이타 경로(35A2-35N2)는 디스에이블 되고, 또한 이때 상기 인버터(INV1)에서 출력되는 고전위 신호는 인버터(INV2)를 다시 통해 저전위 신호로 반전되므로 임계경로(35A-35N)의 지연경로(35A1-35N1)가 인에블 되어 동작된다.
한편, 일반적인 공정에서와 같이 공정파라미터( VT)가 낮은 상태에서는 상기 공정피라미터 출력전압(3×VT)이 상기 기준전압(Vref)보다 낮게 되어, 비교부(32)의 엔모스 트랜지스터(NM6)는 완전 도통상태로 되고, 엔모스 트랜지스터(NM5)는 오프상태로 된다.
이때 엔모스 트랜지스터(NM5)의 드레인에 고전위 신호가 출력되어 버퍼(34)에 입력된다.
이에 따라, 버퍼(34)의 인버터(INV1)에서 저전위 신호가 출력되므로 임계경로(35A-35N)의 데이타 경로(35A2-35N2)가 인에이블 되어 동작되고,
또한, 상기 인버터(INV1)에서 출력되는 저전위 신호는 인버터(INV2)를 다시 통해 고전위 신호로 반전되므로 임계경로(35A-35N)의 지연경로(35A1-35N1)가 디스에이블 된다.
이상에서 상세히 설명한 바와 같이 본 발명은 공정피라미터에 의해 지연되는 경우 임계경로의 지연조정회로를 인에이블 시켜 디바이스 동작이 공정변수에 영향을 받지 않고, 독립적으로 안정된 디바이스 특성을 갖는 효과가 있다.

Claims (6)

  1. 전원안정신호에 의해 인에이블되어 파라미터 전압을 발생시키는 공정파라미터 전압발생부와, 기준전압을 발생시키는 기준전압부와, 상기 전원안정신호에 의해 인에이블되어 상기 공정파라미터 전압발생부의 출력전압과 상기 기준전압부의 기준전압을 비교하는 비교부와, 상기 비교부의 출력신호를 안정화시키는 버퍼와, 이 버퍼의 2개의 출력신호에 의해 선택적으로 데이터 경로 또는 지연 경로가 인에이블되는 임계경로로 구성한 것을 특징으로 한는 임계경로의 지연 조정회로.
  2. 제1항에 있어서, 공정파라미터 전압발생부는 전원 안정신호에 의해 도통되는 엔모스 트랜지스터(NM1), 그 엔모스 트랜지스터(NM1)에 직렬접속된 엔모스 트랜지스터(NM2-NM4) 및 풀업저항(R3)에 의해 출력전압(3×VT)을 출력하게 구성된 것을 특징으로 하는 임계경로의 지연조정 회로.
  3. 제1항에 있어서, 기준전압부는 전원전압을 저항(R1, R2)에 의해 분압하여 설정하게 구성된 것을 특징으로 하는 임계경로의 지연조정 회로.
  4. 제1항에 있어서, 비교부는 전원 안정신호에 의해 도통되는 엔모스 트랜지스터(NM7), 그 엔모스 트랜지스터(NM7)의 도통에 의해 동작되어 공정파라미터 전압부의 출력전압을 기준전압부의 기준전압과 차동증폭하는 피모스 트랜지스터(PM1,PM2) 및 엔모스 트랜지스터(NM5,NM6)로 구성하여 된 것을 특징으로 하는 임계경로의 지연조정 회로.
  5. 제1항에 있어서, 버퍼는 비교부의 출력신호를 반전하여 임계경로의 데이터 경로에 인에이블 제어신호로 인가하는 인버터(INV1) 및 그 인버터(INV1)의 출력신호를 다시 반전하여 상기 임계경로의 지연경로에 인에이블 제어신호로 인가하는 인버터(INV2)로 구성하여 된 것을 특징으로 하는 임계경로의 지연조정 회로.
  6. 제1항에 있어서, 임계경로의 지연경로는 그 임계경로의 데이타 경로가 정상적으로 동작될 때의 지연시간을 갖도록 구성된 것을 특징으로 하는 임계경로의 지연조정 회로.
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