TWI326084B - Synchronous dynamic random access memory integrated circuit semiconductor memory with reset function and method of resetting a memory without powering down the memory - Google Patents

Description

1326084 Ο) 九、發明說明 相關技術之交互參考： 本申請案主張於2005年9月13日所提出申請之美國 臨時申請案第60/7 17，075號之優先權，其揭示在此被整個 倂入當作參考資料。 【發明所屬之技術領域】 本發明係有關半導體積體電路（ICs)，尤指在同步 動態隨機存取記憶體（SDRAMs )中的重設功能。 【先前技術】 當使用個人電腦（PCs)或膝上型電腦時，使用者在 遭遇像程式間之衝突、病毒攻擊或感染、或是螢幕保持這 樣的非預期事件的時候典型上會重設電腦。爲了重設電腦 ，使用者典型上會將電腦關機（Power down)，然後再重 新開機（back up)，此程序會花費顯著量的時間，因爲此 程序通常涉及了電腦的重新起動（rebooting)。因此’需 要一種致使使用者能夠快速地重設電腦’但不需要將電腦 關機之技術。 【發明內容】

依據本發明之實施例’被組構來接收用以重設1c之 外部Reset訊號的同步動態隨機存取記憶體（SDRAM )積 體電路（1C)包含一被組構來從該外部Reset訊號產生經 緩衝之（buffered)重設訊號RST之輸入緩衝器。SDRAM (2) (2)1326084 1C另包含一被組構來從（a)該RST訊號、（b )時鐘致 能訊號CKE、及（c)模式暫存器編程訊號MRSP產生內 部重設訊號Reset_En之重設電路，而該時鐘致能訊號 CKE指示當SDRAM係準備好要接收外部命令時的時間， 該模式暫存器編程訊號MRSP指示當模式暫存器係即將載 有資料時的時間。 在一實施例中，該重設電路回應於變成作用（active )之外部Reset訊號而啓動ReSet_En訊號，藉以開始內部 重設間隔，而在此間隔期間，SDRAM 1C中的一或多個電 路方塊被切斷電力。 在另一實施例中，該內部重設間隔的時間期間（ duration)係根據當CKE訊號變成作用以指示SDRAM係 準備好要接收外部命令之時。 在又一實施例中，該內部重設間隔的時間期間係根據 當CKE訊號變成作用以指示完成SDRAM之內部初始化之 時。 在另一實施例中，該重設電路包括一延遲電路，被組 構而使得內部重設間隔（Internal Reset Interval)的時間 期間係部分根據經過該延遲電路的傳遞延遲。 在又一實施例中，該延遲電路的輸入係耦接至該CKE 訊號。 在另一實施例中，該重設電路另包括一鎖存電路，被 組構來防止該Reset_En訊號改變狀態於當CKE訊號轉變 於預定的時序時期期間時。 在又一實施例中，該重設電路另包括一鎖存電路，被 -5- (3) (3)1326084 組構來致使在外部Reset訊號係處於不作用（inactive)狀 態的時間期間，該Reset_En訊號不回應於CKE訊號轉變 〇 在另一實施例中，該重設電路另包括一上拉（pull-up )電路，被組構來使該鎖存電路偏壓於第一狀態中，以回 應於變成作用之MRSP訊號，該鎖存電路的該第一狀態致 使於外部Reset訊號係處於不作用狀態的時間期間，該 Reset_En訊號不回應於CKE訊號轉變。 在又一實施例中，該輸入緩衝器爲一包含雙輸入邏輯 閘之低電壓CMOS緩衝器，該雙輸入邏輯閘具有一耦接至 供應電壓之輸入和另一親接至外部Reset訊號之輸入。 在另一實施例中，該重設電路包含一第一雙輸入 NAND閘，該第一雙輸入NAND閘提供該Reset_En訊號 於其輸出處，且接收該RST訊號於其第一輸入處。一第二 雙輸入NAND閘具有一耦接至該第一雙輸入NAND閘之第 二輸入的輸出，且具有一經由反相（inverting)之延遲電 路而耦接至時鐘致能訊號CKE之第一輸入。一雙輸入 NOR閘接收該RST訊號於其第一輸入處，且接收該CKE 訊號於其第二輸入處。一上拉（pull-up)電晶體及一下拉 (pull-down)電晶體係串聯耦接於供應電壓與地電位之間 ，且該下拉電晶體具有一耦接至該雙輸入NOR閘之輸出 的閘極端。一反相器具有其輸入耦接至MRSP訊號，及其 輸出耦接至該上拉電晶體的閘極端。一鎖存電路係耦接於 該第二雙輸入NAND閘的第二輸入與串聯連接於上拉和下 拉電晶體之中間的節點之間。 -6- (4) (4)1326084 依據本發明之另一實施例’一半導體記憶體包含一輸 入緩衝器’被組構來從外部Reset訊號產生緩衝之重設訊 號RST。一第一雙輸入NAND閘被組構來提供內部重設訊 號Reset_En訊號於其輸出處，且接收該rST訊號於第― 輸入處。一第二雙輸入NAND閘具有一耦接至該第一雙輸 入NAND閘之第二輸入的輸出，且具有一經由反相之延遲 電路而耦接至CKE之第一輸入。一雙輸入NOR閘接收該 RST訊號於第一輸入處’且接收該CKE訊號於第二輸入 處’該CKE訊號指示當記憶體係準備好要接收外部命令 時的時間。一上拉電晶體及一下拉電晶體係串聯耦接於供 應電壓與地電位之間，該下拉電晶體具有一耦接至該雙輸 入NOR閘之輸出的閘極端。一反相器具有其輸入耦接至 模式暫存器編程訊號MRS p訊號，及其輸出耦接至該上拉 電晶體的閘極端’該MRSP訊號指示當記憶體中之模式暫 存器係即將載有資料時的時間。一鎖存電路係耦接於該第 二雙輸入NAND閘的第二輸入與串聯連接上拉和下拉電晶 體的中間節點之間，該Res et_En訊號回應於變成作用之 外部Reset訊號而變成作用，藉以開始一內部重設間隔， 而在此內部重設間隔期間，記憶體中的一或多個電路方塊 被切斷電力。 在一實施例中，該內部重設間隔的時間期間係根據當 該CKE訊號變成作用以指示該記億體係準備好要接收外 部命令之時。 在另一實施例中，該內部重設間隔的時間期間係根據 當該CKE訊號變成作用以指示完成該記憶體之內部初始 (5) (5)1326084 化之時。 在又一實施例中，該內部重設間隔的時間期間係部分 根據經過該延遲電路的傳遞延遲。 在另一實施例中，該鎖存電路防止該Reset_En訊號 改變狀態於當該CKE訊號轉變於預定的時序時期期間時 〇 在又一實施例中，該鎖存電路致使在該外部Reset訊 號係處於不作用狀態的時間期間’該Reset-En訊號不回 應於CKE訊號轉變。 在另一實施例中，該記憶體另包括一上拉電路，被組 構來使該鎖存電路偏壓於第一狀態中，以回應於變成作用 之PRSP訊號，該鎖存電路的該第一狀態致使在該外部 Reset訊號係處於不作用狀態的時間期間，該Reset_En訊 號不回應於CKE訊號轉變。 在又一實施例中，該輸入緩衝器爲一包含雙輸入邏輯 閘之低電壓CMOS緩衝器，該雙輸入邏輯閘具有一耦接至 供應電壓之輸入和另一耦接至外部Reset訊號之輸入。 依據本發明之又一實施例，一記憶體包含一第一邏輯 閘，被組構來接收外部Reset訊號及產生內部ReSet_En訊 號，該第一邏輯閘致使該Reset_En訊號變成作用，以回 應於變成作用之該外部Reset訊號，藉以開始一內部重設 訊號，而在該內部重設訊號期間，該記億體中之一或多個 電路方塊被電源切斷。一第二邏輯閘被組構來接收外部時 鐘致能訊號CKE，該第二邏輯閘的輸出端係耦接至該第一 邏輯閘的輸入端，其中，該內部重設訊號的時間期間係至 -8- (6) (6)1326084 少部分根據當該CKE訊號變成作用以指示該記憶體係準 備好要接收外部命令之時。一鎖存電路係耦接在一偏壓電 路與該第二邏輯閘的輸入端之間，該偏壓電路被組構來使 該鎖存電路偏壓於第一狀態中，以便當該外部Reset訊號 和該 CKE訊號兩者皆處於不作用狀態中時，使該 Reset_En訊號保持於作用狀態中。 在一實施例中，該偏壓電路包含一下拉電路，其被組 構來使該鎖存電路偏壓於該第一狀態中，當該外部Reset 訊號係作用且該CKE訊號係不作用時。 在另一實施例中，該下拉電路包含一雙輸入NOR閘 ，其被組構來接收該外部Reset訊號於第一輸入端處及接 收該CKE訊號於第二輸入端處，和一耦接在該鎖存電路 與地電位之間的下拉電晶體，該下拉電晶體具有一耦接至 該雙輸入NOR閘之輸出的閘極端。 在又一實施例中，該偏壓電路進一步被組構來使該鎖 存電路偏壓於與該第一狀態相反的第二狀態中，以便致使 在該外部Reset訊號係處於不作用狀態中的時間期間，該 Reset_En訊號不回應於CKE訊號轉變。 在另一實施例中，該偏壓電路包含一上拉電路，其被 組構來使該鎖存電路偏壓於第二狀態中，以回應於變成作 用之模式暫存器編程訊號MRSP，變成作用之該MRSP指 示該記憶體中之模式暫存器係即將載有資料。 在又一實施例中，該上拉電路包含一耦接在供應電壓 與該鎖存電路之間的上拉電晶體，及一具有被組構來接收 MRSP訊號之輸入端的反相器，和一耦接至該上拉電晶體 (7) (7)1326084 之閘極端的輸出端。 在另一實施例中，該第二邏輯閘接收經過一延遲電路 之該CKE訊號，其中，該內部重設間隔的時間期間係部 分根據經過該延遲電路的傳遞延遲。 依據本發明之再一實施例，一種重設記憶體而沒有使 該記憶體電源切斷的方法係如下。致使內部重設訊號 ReSet_En變成作用於當外部Reset訊號變成作用之時，藉 以開始一內部重設間隔，而在此內部重設間隔期間，記憶 體中的一或多個電路方塊被電源切斷。該內部重設間隔係 終止於當外部時鐘致能訊號CKE變成作用之時，該外部 時鐘致能訊號CKE指示該記憶體係準備好要接收外部命 令。一鎖存電路係偏壓於第一狀態中，以便當該外部 Reset訊號和該CKE訊號兩者皆處於不作用狀態中時，使 該ReSet_En訊號保持於作用狀態中。 在一實施例中，該鎖存電路係偏壓於該第一狀態中， 當該外部Reset訊號係作用且該CKE訊號係不作用時。 在另一實施例中，該鎖存電路係偏壓於與該第一狀態 相反的第二狀態中，以便致使在該外部Reset訊號係處於 不作用狀態中的時間期間，該Reset_En訊號不回應於 CKE訊號轉變。 在又一實施例中，該鎖存電路係偏壓於該第二狀態中 ，以回應於變成作用之模式暫存器編程訊號MRSP，變成 作用之該MRSP指示該記億體中之模式暫存器係即將載有 資料。 在此所揭示之本發明之本質和優點的進一步了解可以 -10- (8) (8)1326084 藉由參考說明書的剩餘部分和附加之圖形來予以實現。 【實施方式】 依據本發明之實施例，例如同步動態隨機存取記憶體 (DRAM )及其變型（例如，DDR2及DDR3 )的半導體記 億體1C包含一耦接至外部重設接腳的邏輯方塊，其致使 使用者能夠重設該記憶體1C而不需要切斷該1C的電力（ power down) 。 圖1及圖2爲顯不分別在電力開啓（p〇wer up)期間 和在正常操作期間之重設時序序列的時序圖。在這些圖形 中’顯示有外部Clock，Reset，時鐘致能CKE，和命令 CMD的多個週期。在圖1及圖2中，需要外部Reset訊號 保持作用（active )持續一段最小的時間期間（時期（ period) A)。此外’需要CKE訊號在使該外部Reset訊 號上升到高位準之前處於不作用（亦即，保持在低位準狀 態）至少持續一段預定的時期B且在使該外部Reset訊號 上升到高位準之後處於不作用（亦即，保持在低位準狀態 )至少持續一段預定的時期C。在外部Reset訊號於時期 A的結束時變成不作用（inactive)的同時，內部重設時 期並未結束，直到CKE訊號變成作用爲止（亦即，係上 升到高位準），發訊當記億體1C係準備好要接收命令時 的時間’從當Reset訊號被啓動直到CKE訊號上升到高位 準的時間爲止之時間期間在圖1及圖2中被表示爲 "Internal Reset Interval"。在該內部重設間隔（Internal Reset Interval)期間，使記憶體裝置中的許多電路方塊（ -11 - (9) (9)1326084 例如，輸出驅動器DQ/DQS、自我更新、訊號終端電阻（ on-die termination) 、DLL)失效，而因此會有最小的記 憶體活動。 圖3顯示依據本發明之實施例，用以實施圖1及圖2 中之時序圖的方塊圖。一低電壓互補式金屬氧化物半導體 (LVCMOS)緩衝器302輸出RST訊號，以回應於外部所 提供之Reset訊號，一時鐘致能緩衝器304輸出內部時鐘 致能訊號CKEin，，以回應於外部所提供之時鐘致能訊號 CKE，MRS，EMRS邏輯方塊3 08輸出模式暫存器編程訊號 MRSP，以回應於發出模式暫存器編程訊號所需要之外部 所提供的訊號（未顯示出）（在一實施例中，該外部訊號 可包含所有的Β，ΙΠ，贺1，及band位址B A或其子 集），一重設邏輯方塊3 06接收RST訊號以及內部時鐘致 能訊號CKEint和模式暫存器編程訊號MRSP，且回應而產 生ReSet_En訊號。內部Reset_En訊號被用來使包含輸出 DQ/DQS驅動器.、訊號終端電阻（ODT )、自我更新、 DLL及狀態機器等的特定電路方塊失效，藉以使在該重設 模式期間之電力耗損達最小。 圖4顯示圖3中之LV CMOS緩衝器的一個電路實施 。該緩衝器包含一 2-輸入NAND閘之CMOS實施，其接 收外部Reset訊號及電源供應 VDD於其兩個輸入處， NAND閘的輸出係經由反相器410而被反相，反相器的輸 出提供RST訊號。使用具有其輸入耦接至VDD之NAND 閘有助於減少備用（standby )漏洩，雖然圖4中之緩衝器 係意欲偵測CMOS輸入位準，但是習於此技藝者能夠修改 -12- (10) 1326084 緩衝器以偵測其他的輸入位準。 圖5顯示依據本發明之實施例，圖3中之| 塊306的內部電路。雙輸入NAND閘502接收 與由另一雙輸入NAND閘504所產生的輸出訊號 而產生輸出訊號Reset_En，NAND閘504接收經 路506之CKE訊號，且接收來自鎖存電路508 號CKEN。延遲鏈506係由奇數個反相器所組成 如圖5實施例中所示有5個），且因而爲一反相 。鎖存電路508 (例如，包括兩個交互耦接的反 耦接在NAND閘504的輸入與一偏壓電路之間， 路用來使鎖存電路508在Internal Reset間隔的 後偏壓到適當的狀態。 偏壓電路包含一下拉（pull-down)電路，其 一雙輸入NOR閘510和一下拉電晶體512，雙i 閘510接收RST及CKEint訊號於個別的輸入 NOR閘510的輸出端係耦接至下拉電晶體512的 拉電晶體512係耦接在鎖存電路5 08與地電位之 電路另包含一上拉（pull-up)電路，其依序包含 514和一上拉電晶體516，反相器514接收MRSp 輸入處，且反相器514之輸出係耦接至上拉電晶 閘極。上拉電晶體5 1 6和下拉電晶體5 1 2係串聯 VDD與接地之間。在電晶體5 1 2與5 1 6之中間的 接至鎖存器508。如所示地，下拉電晶體512爲 電晶體，且上拉電晶體516爲一PMOS電晶體， 並不限於如所指明的電晶體。 .設邏輯方 RST訊號 ’且回應 過延遲電 之鎖存訊 (例如， 的延遲鏈 相器）係 該偏壓電 期間及之 依序包含 輸入NOR 端處，且 閘極，下 間。偏壓 一反相器 訊號於其 體516的 地耦接在 節點係連 一 NMOS 但是它們 -13- (11)1326084 圖6爲將被用來敘述圖5中之電路操作的時序圖。圖 6中之RST及CKE訊號的時序對應於圖1及圖2中之 RST及CKE訊號的時序，由MRS, EMRS邏輯方塊（圖3 )所產生之脈波訊號（MRSP)起動在SDRAM裝置中所已 知的模式暫存器編程操作，用於CKEN訊號之所示的波形 反映在NAND閘504的輸入處之時序。在電力開啓時或者 當Reset被啓動於正常操作期間時，Reset, CKE，及MRSP 訊號發生於圖6所示的序列中。

當藉由例如使用者來確定外部Reset訊號在時間tl時 爲低位準時，內部Reset_En訊號係經由NAND閘502而 被驅動爲高位準，因而起動內部重設間隔（Internal Reset Interval )，而在 Internal Reset Interval 期間，切斷記憶 體中之預定數目的電路方塊之電力。Internal Reset Interval結束於當NAND閘502的兩個輸入皆處於高位準 時。因此，隨著Reset訊號走到高位準於時間t2時（亦即 ，Reset 訊號變成不作用），Internal Reset Interval 保持 作用，直到在CKE訊號上升到高位準（亦即，變成作用 )於時間t3之後的預定時間延遲爲止。也就是說，隨著 Reset訊號在不作用狀態中，當CKE訊號變成作用於時間 t3時，在對應於經過反相器鏈5 06之傳遞延遲的時期之後 ，延遲電路506的輸出518走到低位準。NAND閘5 04的 輸出轉變到高位準，以回應於在節點518處的低轉變，因 而致使 ReSet_En訊號轉變到低位準，以終止 Internal

Reset Interval。延遲鏈 506 實際上使 Internal Reset Interval 延長。 (12) (12)1326084 在B時期期間，當CKE訊號係不作用且Reset訊號係 作用時（亦即，兩者皆爲低位準），NOR閘5 1 0使下拉電 晶體512打開，因而致使鎖存器50 8不是維持高位準於標 示爲CKEN的節點處，就是將節點CKEN拉至高位準，如 果其先前係處於低位準狀態。這確保了在C時期期間，當 CKE和Reset訊號兩者皆係在不作用狀態時，Reset_En訊 號係維持在作用狀態。在時間t4時，當MRSP脈波被產生 而起動模式暫存器編程時，MRS p脈波的高走向邊緣致使 上拉電晶體516打開，因而致使CKEN節點轉變到低位準 。鎖存電路5 0 8使CKEN節點維持在低位準，直到Reset 和CKE訊號兩者皆再次變成低位準爲止。在CKEN節點 爲低位準的時間期間，NAND閘5〇4防止CKE訊號轉變影 響Reset_En訊號的狀態。因此，在外部CKE訊號變成作 用之後，MRS p脈波確保了在外部Reset訊號爲高位準的 時間期間，外部CKE訊號的轉變不會影響內部Reset_En 訊號的狀態。 因此，依據本發明之實施例，在SDRAM中所實施之 簡單的重設電路致使SDRAM能夠經由外部Reset接腳來 予以重設，而不需要切斷SDRAM的電力。重設電路僅使 用3個輸入訊號來實施重設功能，此特色有利地致使PC 或膝上型電腦能夠重設於當某些故障發生之時，而不需要 切斷SDRAM的電力。 雖然上面提供了本發明之各種實施例的詳細說明，但 是許多替換、修正、及等同之物係可能的。因此，基於此 和其他原因，上面的敘述不應該被拿來做爲限制本發明之 -15- (13)1326084 範疇，如同由申請專利範圍所界定者。 【圖式簡單說明】 圖1係顯示在記憶體之電力開啓（power up)期間之 重設時序序列的時序圖； 圖2係顯示在記憶體之正常操作期間之重設時序序列 的時序圖； 圖3係依據本發明之實施例，用以實施圖1及圖2中 之時序圖的方塊圖； 圖4顯示圖3中之LVCMOS緩衝器的內部電路： 圖5顯示依據本發明之實施例，圖3中之Reset Logic 方塊的內部電路；及 圖6係用來例舉圖5中之電路操作的時序圖。 【主要元件之符號說明】

3 02:低電壓互補式金屬氧化物半導體（LVcMOS) 緩衝器 3 04 :時鐘致能緩衝器 3 06 :重設邏輯方塊 3 08: MRS，EMRS邏輯方塊 4 1 〇 :反相器 5 02 :雙輸入NAND閘 504:雙輸入NAND閘 506 :延遲電路 5 08 :鎖存電路 -16- (14) (14)1326084

510 :雙輸入NOR閘 5 1 2 :下拉電晶體 5 1 4 :反相器 5 1 6 :上拉電晶體 518 :輸入 -17

Claims (1)

1326084 十、申請專利範圍 月 附件5A :第95 1 3 3675號專利申請案 中文申請專利範圍替換本 民國99年4月15曰修正 1·—種同步動態隨機存取記億體（SDRAM)積體電路 (1C) ’被組構來接收用以重設該ic之外部Reset訊號，該 SDRAM 1C 包括： —輸入緩衝器’被組構來從該外部Reset訊號產生經 緩衝之重設訊號RST ;及 —重設電路’被組構來從（a)該RST訊號' (b)時鐘 致能訊號CKE、及（c)模式暫存器編程訊號MRSp產生內 部重設訊號Reset_En，而該時鐘致能訊號CKE指示當該 SDRAM係準備好要接收外部命令時的時間，該模式暫存 器編程訊號MRSP指示當模式暫存器即將載有資料時的時 間。 2. 如申請專利範圍第1項之SDRAM 1C，其中，該 重設電路回應於變成作用之該外部Reset訊號而啓動該 Reset_En訊號’藉以開始內部重設間隔，而在該內部重設 間隔期間’該SDRAM IC中的一或多個電路方塊被切斷電 力。 3. 如申請專利範圍第2項之SDRAM 1C，其中，該 內部重設間隔的時間期間係根據當該CKE訊號變成作用 以指示該SDRAM係準備好要接收外部命令之時。 4. 如申請專利範圍第2項之SDRAM 1C，其中，該 1326084 ，.丨 u--------- · * ......; 內部重設間隔的時間期間係根據當該CKE訊號變成作用 以指示完成SDRAM內部初始化之時。 5. 如申請專利範圍第2項之SDRAM 1C，其中，該 重設電路包括一延遲電路，該延遲電路被組構而使得該內 部重設間隔的時間期間係部分根據經過該延遲電路的傳遞 延遲。 6. 如申請專利範圍第5項之SDRAM 1C，其中，該 延遲電路的輸入係耦接至該CKE訊號。 7. 如申請專利範圍第2項之SDRAM 1C，其中，該 重設電路另包括一鎖存電路，該鎖存電路被組構來防止該 Reset_En訊號改變狀態於當該CKE訊號轉變於預定的時 序時期期間時。 8. 如申請專利範圍第2項之SDRAM 1C，其中，該 重設電路另包括一鎖存電路，該鎖存電路被組構來致使在 該外部Reset訊號係處於不作用狀態的時間期間，該 ReSet_En訊號不回應於CKE訊號轉變。 9·如申請專利範圍第 2項之SDRAM 1C，其中，該 重設電路另包括一上拉電路，該上拉電路被組構來使該鎖 存電路偏壓於第一狀態中，以回應於變成作用之該MRS p 訊號，該鎖存電路的該第一狀態致使在該外部Reset訊號 係處於不作用狀態的時間期間，該Res et_En訊號不回應 於CKE訊號轉變。 10·如申請專利範圍第1項之SDRAM 1C，其中’該 輸入緩衝器爲一包括雙輸入邏輯閘之低電壓CMOS緩衝器 1326084 ΨΡ\ ijl] ’該雙輸入邏輯閘具有一耦接至供應電壓之輸入和耦接至 該外部Reset訊號之另一輸入。 11·如申請專利範圍第1項之SDRAM 1C，其中，該 重設電路包括： 一第一雙輸入NAND閘，該第一雙輸入NAND閘提供 該Reset_En訊號於其輸出處，且接收該RST訊號於第一 輸入處； —第二雙輸入NAND閘，該第二雙輸入NAND閘具有 一耦接至該第一雙輸入NAND閘之第二輸入的輸出，且該 第二雙輸入NAND閘具有一經由反相之延遲電路而耦接至 時鐘致能訊號CKE的第一輸入； —雙輸入NOR閘，該雙輸入NOR閘接收該RST訊號 於第一輸入處，且接收該CKE訊號於第二輸入處； 一上拉電晶體及一下拉電晶體，它們係串聯耦接於供 應電壓與地電位之間，該下拉電晶體具有一耦接至該雙輸 入Ν Ο R閘之輸出的閘極端； 一反相器，該反相器具有其輸入耦接至該MRSP訊號 ，及其輸出耦接至該上拉電晶體的閘極端；以及 一鎖存電路，該鎖存電路係耦接在該第二雙輸入 NAND閘的第二輸入與串聯連接於上拉和下拉電晶體之中 間的節點之間。 12. 如申請專利範圍第1 1項之SDRAM 1C，其中， 該鎖存電路包括兩個交互耦接的反相器。 13. —種記憶體，包括： -3- 1326084 ' 〜"於·-一^一 —, _ —輸入緩衝器，被組構來從外部Reset訊號產生經緩 衝之重設訊號RST ; —第一雙輸入NAND閘，提供內部重設訊號Reset_En 訊號於其輸出處，且接收該RST訊號於第一輸入處； 一第二雙輸入NAND閘，具有一耦接至該第一雙輸入 NAND閘之第二輸入的輸出，且具有一經由反相之延遲電 路而耦接至該CKE訊號的第一輸入； —雙輸入NOR閘，接收該RST訊號於第一輸入處， 且接收該CKE訊號於第二輸入處，該CKE訊號指示當該 記憶體係準備好要接收外部命令時的時間； 一上拉電晶體及一下拉電晶體，係串聯耦接於供應電 壓與地電位之間，該下拉電晶體具有一耦接至該雙輸入 NOR閘之輸出的閘極端； 一反相器，具有其輸入耦接至模式暫存器編程訊號 MRSP訊號，及其輸出耦接至該上拉電晶體的閘極端，該 MRSP訊號指示當該記憶體中之模式暫存器係即將載有資 料時的時間；以及 一鎖存電路，係耦接在該第二雙輸入NAND閘的第二 輸入與串聯連接於上拉和下拉電晶體之中間的節點之間， 其中，該ReSet_En訊號回應於變成作用之該外部 Reset訊號而變成作用，藉以開始一內部重設間隔，而在 該內部重設間隔期間，該記憶體中的一或多個電路方塊被 切斷電力。 14.如申請專利範圍第1 3項之記憶體，其中，該內 -4 - 1326084

部重設間隔的時間期間係根據當該CKE訊號變成作用以 指示該記億體係準備好要接收外部命令之時。 ! 5 .如申請專利範圍第1 3項之記憶體，其中，該內 部重設間隔的時間期間係根據當該CKE訊號變成作用以 指示完成該記憶體之內部初始化之時。 16. 如申請專利範圍第1 3項之記憶體，其中，該內 部重設間隔的時間期間係部分根據經過該延遲電路的傳遞 延遲。 17. 如申請專利範圍第1 3項之記憶體，其中，該鎖 存電路防止該ReSet_En訊號改變狀態於當該CKE訊號轉 變於預定的時序時期期間時。 18. 如申請專利範圍第13項之記憶體，其中，該鎖 存電路致使在該外部Reset訊號係處於不作用狀態的時間 期間，該Reset_En訊號不回應於CKE訊號轉變。 19. 如申請專利範圍第1 3項之記憶體，其中，該記 億體另包括一上拉電路，該上拉電路被組構來使該鎖存電 路偏壓於第一狀態中，以回應於變成作用之該MRSP訊號 ，該鎖存電路的該第一狀態致使在該外部Reset訊號係處 於不作用狀態的時間期間，該Reset_En訊號不回應於 C K E訊號轉變。 2〇·如申請專利範圍第13項之記憶體，其中，該輸 入緩衝器爲一包含雙輸入邏輯閘之低電壓CMOS緩衝器， 該雙輸入邏輯閘具有一耦接至供應電壓之輸入和另一耦接 至該外部Reset訊號之輸入。 -5- 1326084 4日岱正替换i ·.· -—· *—*，—·~**·._ **_， 21. 如申請專利範圍第1 3項之記憶體，其中，該鎖 存電路包括兩個交互耦接的反相器。 22. 如申請專利範圍第1 3項之記億體，其中，該記 憶體爲SDRAM。 23. 一種記憶體，包括： 一第一邏輯閘，被組構來接收外部Reset訊號及產生 內部Reset_En訊號，該第一邏輯閘致使該Reset_En訊號 變成作用，以回應於變成作用之該外部Reset訊號，藉以 開始一內部重設訊號’而在該內部重設訊號期間，該記憶 體中之一或多個電路方塊被切斷電力； —第二邏輯閘，被組構來接收外部時鐘致能訊號CKE ’該第二邏輯閘的輸出端係耦接至該第一邏輯閘的輸入端 ’其中’該內部重設訊號的時間期間係至少部分根據當該 CKE訊號變成作用以指示該記憶體係準備好要接收外部命 令之時；以及 一鎖存電路’係耦接在一偏壓電路與該第二邏輯閘的 輸入端之間’該偏壓電路被組構來使該鎖存電路偏壓於第 一狀態中，以便當該外部Reset訊號和該CKE訊號兩者皆 處於不作用狀態中時，使該Reset_En訊號保持於作用狀 態中。 24·如申請專利範圍第23項之記憶體，其中，該偏 壓電路包含一下拉電路，當該外部Reset訊號係作用且該 CKE訊號係不作用時，該下拉電路被組構來使該鎖存電路 偏壓於該第一狀態中。 -6- 1326084 ?/#·»/-/] 〇 2 ff i_ lV-；^ M . 25.如申請專利範圍第24項之記億體，其中，該下 拉電路包括= 一雙輸入NOR閘’被組構來接收該外部Reset訊號於 第一輸入端處及接收該CKE訊號於第二輸入端處；及 —下拉電晶體’係耦接在該鎖存電路與地電位之間， 該下拉電晶體具有一耦接至該雙輸入NOR閘之輸出的閘 極端。 0 26.如申請專利範圍第23項之記憶體，其中，該偏 壓電路進一步被組構來使該鎖存電路偏壓於與該第一狀態 相反的第二狀態中，以便致使在該外部r e s e t訊號係處於 不作用狀態中的時間期間，該Res et_En訊號不回應於 CKE訊號轉變。 27. 如申請專利範圍第25項之記憶體，其中，該偏 壓電路包含一上拉電路，該上拉電路被組構來使該鎖存電 路偏壓於該第二狀態中，以回應於變成作用之模式暫存器 φ 編程訊號MRSP ’變成作用之該MRSP指示該記億體中之 模式暫存器係即將載有資料。 28. 如申請專利範圍第27項之記憶體，其中，該上 拉電路包括： 一上拉電晶體，係耦接在供應電壓與該鎖存電路之間 ，及 —反相器，具有被組構來接收該MRS p訊號之輸入端 ’和一耦接至該上拉電晶體之閘極端的輸出端。 29. 如申請專利範圍第23項之記憶體，其中，該第 1326084 炉明ώ依i錢頁 二邏輯閘接收經過一延遽電路之該CKE訊號，其中，該 內部重設間隔的時間期間係部分根據經過該延遲電路的傳 遞延遲。 30.如申請專利範圍第29項之記憶體，其中，該延 遲電路爲一反相之延遲電路。 3 1.如申請專利範圍第23項之記憶體，其中，該第 一邏輯閘接收經過一低電壓CMOS输入緩衝器之該外部 Reset訊號。 3 2.如申請專利範圍第3 1項之記憶體，其中，該低 電壓CMOS輸入緩衝器包括一雙輸入邏輯閘，該雙輸入邏 輯閘具有一耦接至供應電壓之輸入和另一耦接至該外部 Reset訊號之輸入。 33.如申請專利範圍第23項之記憶體，其中，該第 —及第二邏輯閘爲雙輸入NAND閘。 3 4.如申請專利範圍第23項之記憶體，其中，該鎖 存電路包括兩個交互耦接的反相器。 3 5.如申請專利範圍第23項之記憶體，其中，該記 憶體爲SDRAM。 36. —種重設記憶體而沒有切斷該記憶體電力之方法 ，該方法包括： 致使內部重設訊號Reset_En變成作用於當外部Reset 訊號變成作用之時，藉以開始一內部重設間隔，而在該內 部重設間隔期間，該記憶體中的一或多個電路方塊被切斷 電力； -8 · 1326084 終止該內部重設間隔於當外爺時鐘致能訪 成作用之時，該外部時鐘致能訊號CKE指示 準備好要接收外部命令；以及 使鎖存電路偏壓於第一狀態中，以便當該 訊號和該CKE訊號兩者皆處於不作用狀態 ReSet_En訊號保持於作用狀態中。 37.如申請專利範圍第36項之方法，另 ^ 部Reset訊號係作用且該CKE訊號係不作用時 電路偏壓於該第一狀態中。 3 8 ·如申請專利範圍第3 6項之方法，另 存電路偏壓於與該第一狀態相反的第二狀態中 在該外部Reset訊號係處於不作用狀態中的時 Reset —En訊號不回應於CKE訊號轉變。 39.如申請專利範圍第38項之方法，其 電路係偏壓於該第二狀態中，以回應於變成作 φ 存器編程訊號MRSP，變成作用之該MRSP指 中之模式暫存器係即將載有資料。 4 0 .如申請專利範圍第3 6項之方法，其 體爲SDRAM ，號 CKE變 該記憶體係 外部 Reset 中時，使該 包括當該外 ，使該鎖存 包括使該鎖 ，以便致使 間期間，該 中，該鎖存 用之模式暫 示該記億體 中，該記憶