TW201513116A - 具有信號輔助電路之積體電路及操作該電路之方法 - Google Patents

具有信號輔助電路之積體電路及操作該電路之方法 Download PDF

Info

Publication number
TW201513116A
TW201513116A TW103127805A TW103127805A TW201513116A TW 201513116 A TW201513116 A TW 201513116A TW 103127805 A TW103127805 A TW 103127805A TW 103127805 A TW103127805 A TW 103127805A TW 201513116 A TW201513116 A TW 201513116A
Authority
TW
Taiwan
Prior art keywords
signal
circuit
signal level
node
level
Prior art date
Application number
TW103127805A
Other languages
English (en)
Other versions
TWI570720B (zh
Inventor
Srinivasan Srinath
Ambica Ashok
Fakhruddin Ali Bohra
Original Assignee
Advanced Risc Mach Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Risc Mach Ltd filed Critical Advanced Risc Mach Ltd
Publication of TW201513116A publication Critical patent/TW201513116A/zh
Application granted granted Critical
Publication of TWI570720B publication Critical patent/TWI570720B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)
  • Read Only Memory (AREA)

Abstract

本文介紹一積體電路，該積體電路具有信號輔助電路以用於協助將信號線上之信號向邏輯低或邏輯高之信號位準拉動。信號輔助電路包括第一及第二輔助電路。第一輔助電路在信號之上拉轉變之後將信號線耦接至邏輯高信號位準，及在下拉轉變之後提供浮動信號位準；而第二輔助電路在上拉轉變之後提供浮動信號位準，及在下拉轉變之後提供邏輯低信號位準。藉由提供互補的第一及第二輔助電路，每一電路可針對相對轉變而經最佳化，以實現提高之效能或改良之功率消耗。

Description

具有信號輔助電路之積體電路及操作該電路之方法
本技術係關於積體電路之領域。更特定而言，本技術係關於具有信號輔助電路之積體電路，信號輔助電路用於輔助將信號線上之信號拉動至邏輯低信號位準或邏輯高信號位準。
積體電路可具有閂鎖電路以用於擷取該積體電路內之信號線之信號位準。例如，在記憶體中，閂鎖可擷取位元線上信號以用於自記憶體單元讀取資料值。為確保正確的電路操作，在信號線上之信號位準轉變之後，閂鎖在信號位準針對下一週期變更之前擷取新的信號位準十分重要。此舉約束操作積體電路之操作頻率及操作電壓，及因此可能限制效能或能效。
可提供信號輔助電路以輔助將信號分別向上或向下拉動至邏輯高信號位準或邏輯低信號位準。此舉有助於加快信號位準在信號線上之轉變，從而容許操作頻率得以提高或 操作電壓得以降低。本技術設法提供用於積體電路之改良信號輔助電路。
自一個態樣可見，本技術提供一種積體電路，該積體電路包括：信號線，該信號線用於承載信號，該信號之信號位準依據預定電路之輸出而處於邏輯低信號位準與邏輯高信號位準中之一者；閂鎖電路，該閂鎖電路經配置以擷取信號線上之信號之信號位準；及信號輔助電路，該電路經配置以輔助將信號線上之信號向邏輯低信號位準拉動，及輔助將信號線上之信號向邏輯高信號位準拉動；信號輔助電路包括：第一輔助電路，該電路經配置以在信號自邏輯低信號位準向邏輯高信號位準之上拉轉變之後將信號線之第一節點耦接至用於供應邏輯高信號位準之第一供應節點；及該電路經配置以在信號自邏輯高信號位準向邏輯低信號位準之下拉轉變之後向第一節點提供浮動信號位準；及第二輔助電路，該電路經配置以在下拉轉變之後將信號線之第二節點耦接至用於供應邏輯低信號位準之第二供應節點，及該電路經配置以在上拉轉變之後向第二節點提供浮動信號位準。
信號輔助電路包括第一及第二輔助電路以用於輔助 將信號線上之信號向邏輯低信號位準或邏輯高信號位準拉動，以改良效能及能效。信號線上之信號視預定電路之輸出而定，及一旦信號回應於輸出電路而開始轉變，信號輔助電路可有助於加快轉變速度，及確保在轉變之後信號將保持在邏輯低信號位準或邏輯高信號位準中之一者，而非浮動不定。由此，信號輔助電路有助於提高信號線上信號之雜訊容限，從而降低信號在由閂鎖擷取之時處於邏輯低信號位準與邏輯高信號位準之間不定狀態之可能性。
第一及第二輔助電路以互補方式操作以輔助信號線上之信號之相對轉變/信號位準。第一輔助電路在自邏輯低信號位準向邏輯高位準之上拉轉變之後將信號線之第一節點耦接至供應邏輯高信號位準之第一供應節點；及第一輔助電路在自邏輯高信號位準向邏輯低信號位準之下拉轉變之後向第一節點提供浮動信號位準。另一方面，第二輔助電路將信號線之第二節點耦接至第二供應節點，該第二供應節點供應邏輯低信號位準；及第二輔助電路在上拉轉變之後向第二節點提供浮動信號位準。由此，第一及第二輔助電路中每一者在信號線狀態中之一者期間有效，及針對另一狀態無效(提供浮動位準)。
此情況與已知之信號輔助電路相反，對於該信號輔助電路，共同輔助電路為上拉及下拉轉變兩者提供輔助。此先前方法較為不利，因為共同輔助電路必須能夠處理兩個轉變，因此電路之大小及配置必須經決定為適合於兩個轉變之折衷方案，從而限制效能及/或操作電壓範圍。相反，藉由提 供專用於處置信號線之相對轉變/位準之互補的第一及第二輔助電路，有可能最佳化第一及第二輔助電路中之每一者之設計，該設計用於在不影響其他轉變之效能之情況下處置僅一個轉變。此舉賦能信號線之更快轉變及操作頻率或操作電壓之更顯著之按比例縮放，以實現提高之效能或改良之功率消耗。
在一個實例中，第一及第二輔助電路可包括各別半閂鎖電路。此情況與先前之方法相反，在先前方法中，完整閂鎖電路已用作對在信號線上之信號上拉及下拉轉變皆有效之共同輔助電路。藉由提供獨立及互補的半閂鎖電路(該等半個電路中每一者在上拉或下拉轉變中之不同一者發生之後提供輔助)，該等半閂鎖電路可與彼此獨立，及其中一者之大小不影響另一者所提供之輔助。此特性賦能提高之效能及改良之功率消耗。
儘管可提供數個電路排列作為第一及第二輔助電路，但特定實例為第一輔助電路配備第一反相器，及耦接在第一節點與第一供應節點之間之P型電晶體，該第一反相器反轉信號線上之信號，及該P型電晶體之閘極端子接收由第一反相器產生之反轉信號。當信號線上之信號開始向邏輯高信號位準移動(上拉轉變)時，如若信號上升超過臨限位準，則第一反相器將切換及輸出低信號位準，從而開啟P型電晶體，以便隨後將信號線快速上拉至邏輯高信號位準，及由第一輔助電路維持在該位準。相反，第二輔助電路可包括第二反相器，及耦接在第二節點與第二供應節點之間之N型電晶 體，該N型電晶體之閘極接收由第二反相器產生之反轉信號。因此，當信號線上之信號開始變低(下拉轉變)時，如若信號降至第二反相器之切換點以下，則N型電晶體開啟，將信號線下拉至邏輯低信號位準，下拉速度快於不提供信號輔助電路之情況下的下拉速度。P型電晶體在下拉轉變之後關閉，及N型電晶體在上拉轉變之後關閉，以便第一/第二輔助電路在第一/第二輔助電路中之另一者有效時不影響信號線上之信號，從而容許第一/第二輔助電路中之每一者經獨立確定大小以實現上文論述之優勢。
如上所述，第一輔助電路耦接至信號線之第一節點及第二輔助電路耦接至第二節點。在一些實施例中，第一及第二節點可為信號線之同一節點，而在其他實施例中，第一及第二節點可為不同的節點。
在一些實例中，積體電路可具有預充電電路，該電路將信號線預充電至邏輯高信號位準，此舉在例如信號線為了積體電路或預定電路內之特定事件而需要及時處於邏輯高信號位準之情況下可十分實用。例如，在記憶體中，位元線可由預充電電路預充電至邏輯高信號位準，然後，位元線上之位準可降至邏輯低信號位準或者保持在邏輯高信號位準，此依據經讀取之記憶體單元之狀態而定。本技術之信號輔助電路在具有預充電電路之電路中尤其實用。當信號線已經預充電時，可藉由使用信號輔助電路之第二輔助電路使信號線向邏輯低信號位準之任何以後的轉變更快。另一方面，第一輔助電路將在預充電之後將信號線維持在邏輯高信號位準 上，以便在預定電路中不存在導致下拉轉變之事件的情況下，信號線將保持在邏輯高信號位準及將不會浮動。因此，在兩種情況下，藉由使用信號輔助電路，雜訊容限可得以提高及執行可得以加快。
為第二輔助電路提供正常模式及三態模式可十分實用。在正常模式下，第二輔助電路之作用可如上文所論述，在下拉轉變之後將第二節點耦接至第二供應節點及在上拉轉變之後向第二節點提供浮動信號位準。然而，在三態模式下，可由第二輔助電路向第二節點提供浮動信號位準，無論信號線處於何種狀態。例如，可提供耦接在第二節點與第二供應節點之間的三態電晶體以用於實施三態模式。因此，在正常模式期間，可使三態電晶體導電，而在三態模式期間，三態電晶體可使第二節點與第二供應節點解耦，以便移除第二輔助電路之影響。三態模式可用於在沒有由第二輔助電路提供之爭用下拉的情況下使信號線能夠被快速上拉至邏輯高信號位準。例如，在如上所述提供預充電電路之情況下，當預充電電路有效時，第二輔助電路可在三態模式下操作，以確保位元線可經快速上拉至邏輯高信號位準。另一方面，當預充電電路當前未有效時，可在正常模式下提供第二輔助電路。例如，經提供至預充電電路以控制預充電之預充電信號亦可由第二輔助電路用以選擇是在正常模式中還是在三態模式中操作。
本技術可應用於不同類型之積體電路範圍。一般而言，信號輔助電路可用於由閂鎖電路自信號線擷取依據某種 預定電路之輸出而定之信號位準之任何積體電路。饋電至下游閂鎖(該下游閂鎖需要在信號線上之信號的邏輯高狀態與邏輯低狀態期間的雜訊容限保護及信號增強)之任何動態電路可使用本文所主張之信號輔助電路。預定電路未必需要屬於與信號輔助電路相同的積體電路，及預定電路可能是外部電路。
然而，本技術對諸如靜態隨機存取記憶體(static random access memory；SRAM)的記憶體或其他種類之嵌入式記憶體之記憶體尤其實用。例如，信號線可包括記憶體之位元線及預定電路可包括一或更多個記憶體單元。記憶體中之位元線用以自記憶體單元讀取值。信號輔助電路有助於提高記憶體之效能，因為該電路容許位元線上之信號在多狀態之間更快切換，及有助於在上游電路針對下一週期開始變更狀態之同時使信號維持在其當前位準，以容許更高的操作頻率或更低的操作電壓。
信號線可能是直接耦接至記憶體單元之特定行的局部位元線。
然而，在其他實例中，信號可包括耦接至記憶體之複數個局部位元線之全域位元線。一些記憶體具有階層式位元線結構，在該結構中，耦接至各別記憶體單元之數個局部位元線饋電至全域位元線，如若所連接之局部位元線中之任何者切換狀態，則該全域位元線之輸出切換。此排列用於減少記憶體中所需之感測放大器數目。在沒有信號輔助電路的情況下，在一個讀取操作之後，針對下一週期中隨後之讀取 操作而進行之局部位元線預充電將必須等候直至閂鎖已自全域位元線擷取值，否則閂鎖可能擷取錯誤的值。然而，根據本技術之信號輔助電路容許預充電局部位元線，以在閂鎖擷取全域位元線之信號位準之前開始或在閂鎖擷取信號位準之同時開始，因為信號輔助電路可將全域位元線之信號位準維持在其當前位準，即使局部位元線之預充電已開始亦如此。一旦先前週期之全域位元線上之信號位準已由閂鎖擷取，則全域位元線預充電可在局部位元線預充電之後開始。藉由以此方式錯開局部位元線預充電與全域位元線預充電，局部位元線預充電可比在不提供信號輔助電路之情況下的局部位元線預充電更早開始，及可增大記憶體之整體操作頻率以提高效能。
自另一態樣可見，本技術提供一積體電路，該積體電路包括：信號線手段，用於承載一信號，該信號之信號位準依據預定電路之輸出而處於邏輯低信號位準與邏輯高信號位準中之一者；閂鎖電路手段，用於擷取信號線手段上之信號之信號位準；及信號輔助電路手段，用於輔助將信號線手段上之信號向邏輯低信號位準拉動及輔助將信號線手段上之信號向邏輯高信號位準拉動；信號輔助電路手段包括：第一輔助電路手段，用於在信號自邏輯低信號位準 向邏輯高信號位準之上拉轉變之後將信號線手段之第一節點耦接至用於供應邏輯高信號位準之第一供應節點，及用於在信號自邏輯高信號位準向邏輯低信號位準之下拉轉變之後向第一節點提供浮動信號位準；及第二輔助電路手段，用於在下拉轉變之後將信號線手段之第二節點耦接至用於供應邏輯低信號位準之第二供應節點，及用於在上拉轉變之後向第二節點提供浮動信號位準。
自又一態樣可見，本技術提供操作積體電路之一方法，該積體電路包括：信號線，該信號線用於承載信號，該信號之信號位準依據預定電路之輸出而處於邏輯低信號位準與邏輯高信號位準中之一者；該方法包括：在信號自邏輯低信號位準向邏輯高信號位準之上拉轉變之後，第一輔助電路將信號線之第一節點耦接至用於供應邏輯高信號位準之第一供應節點，及第二輔助電路向信號線之第二節點提供浮動信號位準；在信號自邏輯高信號位準向邏輯低信號位準之下拉轉變之後，第一輔助電路向第一節點提供浮動信號位準，及第二輔助電路將第二節點耦接至用於供應邏輯低信號位準之第二供應節點；及擷取閂鎖電路中之信號線之信號位準。
本技術之更多態樣、特徵，及優勢將在下文之詳細說明中顯而易見，應結合附圖閱讀該詳細說明。
2‧‧‧積體電路
4‧‧‧信號線
6‧‧‧預定電路
8‧‧‧閂鎖
10‧‧‧信號輔助電路
12‧‧‧第一輔助電路
13‧‧‧VDD供應軌條
14‧‧‧第一節點
16‧‧‧第二輔助電路
17‧‧‧VSS供應軌條
18‧‧‧第二節點
20‧‧‧第一反相器
22‧‧‧PMOS電晶體
24‧‧‧第二反相器
26‧‧‧NMOS電晶體
30‧‧‧記憶體電路
32‧‧‧局部位元線
34‧‧‧反及閘
36‧‧‧全域位元線評估電路
38‧‧‧記憶體單元
40‧‧‧局部位元線預充電電路
42‧‧‧全域位元線預充電電路
44‧‧‧控制電路
50‧‧‧三態電晶體
52‧‧‧保持電晶體
70‧‧‧積體電路
72‧‧‧功率閘控電晶體
100‧‧‧步驟
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
110‧‧‧步驟
112‧‧‧步驟
114‧‧‧步驟
第1圖示意地圖示具有信號輔助電路之積體電路； 第2圖圖示具有耦接至全域位元線之信號輔助電路之記憶體之一部分；第3圖圖示耦接至記憶體之位元線之信號輔助電路之另一實例；第4A圖是時序圖，該圖圖示第2圖所圖示之記憶體之操作的第一實例；第4B圖是時序圖，該圖圖示第2圖所圖示之記憶體之操作的第二實例；及第5圖是一流程圖，該圖圖示操作第2圖之方法之方法。
第1圖示意地圖示具有用於承載信號之信號線4的積體電路2，該信號之信號位準依據預定電路6之輸出而定。預定電路6可包括用於為信號線4產生輸出信號之任何功能電路。例如，預定電路6可在處理單元中包括記憶體單元或一組邏輯閘。預定電路6不必屬於積體電路2。在一些實例中，預定電路6可為耦接至在積體電路2內之信號線4之外部電路。提供閂鎖8以擷取信號線4上之信號位準。然後，其他電路可自閂鎖8讀取信號線之值。
積體電路2之操作頻率及電壓由與信號線4上之信號關連之數個因素限制。首先，當預定電路6變更狀態以便信號線4之信號經受狀態轉變時，如若轉變相對較慢，則必須降低操作頻率或增大操作電壓以加速轉變，以容許閂鎖擷取新值。另一方面，一旦信號線4上之信號位準達到給定狀 態，則該信號位準必須保持在該狀態足夠時間，以便在預定電路6針對下一處理週期開始變更狀態之前容許閂鎖8擷取信號位準，從而再次約束操作頻率或操作電壓。因此，頻率或電壓按比例縮放可實現的效能及節省功率是存在限制的。
為解決此問題，在信號線4上提供信號輔助電路10以用於輔助將信號位準向邏輯高信號位準(VDD)或邏輯低信號位準(VSS)上拉，及將信號位準4保持在其當前位準直到輸出電路6再次變更其輸出。信號輔助電路10包括耦接在VDD供應軌條(節點)13與信號線4之第一節點14之間之第一輔助電路12，及耦接在VSS供應軌條(節點)17與信號線之第二節點18之間之第二輔助電路16。儘管第1圖圖示第一與第二節點14、18為信號線4之不同節點，但在其他實例中，該等節點可以是同一節點。
第一輔助電路12輔助信號線4自VSS位準至VDD位準之上拉轉變，而第二輔助電路16則浮動。另一方面，第二輔助電路16輔助自VDD至VSS之下拉轉變，而第一輔助電路12則浮動。此舉十分實用，因為意謂著第一及第二輔助電路12、16中之每一者可經獨立確定大小及設計，以便該等電路可針對上拉轉變與上拉轉變中之一者而經最佳化，同時無需損害對另一轉變之處置。
第一輔助電路包括第一反相器20，該第一反相器反轉信號線4上之信號及向P型溝道金氧半導體(P-channel Metal Oxide Semiconductor；PMOS)電晶體22之閘極提供反轉信號，該閘極與其源極及汲極耦接在VDD供應軌條13與第 一節點14之間。此排列意謂著在上拉轉變時，當信號線4上之信號回應於預定電路6而上升時，該信號將最終導致反相器20切換狀態，以便使反相器之輸出降至VSS，從而開啟PMOS電晶體22。一旦PMOS電晶體22開啟，則第一節點14耦接至VDD供應軌條13，及因此此舉加快上拉轉變，使信號線4比在不提供第一輔助電路12之情況下更快地升至VDD位準。在信號線4保持在VDD位準之同時，第一輔助電路12將使信號線4保持在VDD，與任何向VSS之爭用下拉對抗。對於下拉轉變，當信號線4上之信號回應於預定電路6而向VSS下降時，信號位準超過第一反相器20之臨限點，及因此，反相器輸出將切換至高，及此舉將關閉PMOS電晶體22，從而使第一輔助電路22之輸出浮動。因此，在信號線4之下拉轉變之後，第一輔助電路對信號線4沒有明顯影響。
類似地，第二輔助電路16包括反轉信號線4上之信號之第二反相器24，及反相器24之反相輸出經提供至N型溝道金氧半導體(N-channel metal-oxide-semiconductor，NMOS)電晶體26之閘極，該電晶體之源極及汲極端子耦接在第二節點18與VSS供應軌條17之間。因此，在信號線之下拉轉變時，信號位準將開始向VSS下降，及當該信號位準下降超過第二反相器24之臨限點時，反相器輸出將切換至高，從而開啟NMOS電晶體26。此舉將供應線之第二節點耦接至VSS軌條17，由此加快下拉轉變及使信號線快速降至VSS。在信號線4保持在VSS之同時，第二輔助電路16將使信號保持在VSS，與任何向VDD之爭用上拉對抗。在隨後之上拉轉變時， 當信號線4上之信號位準上升時，反相器24將使其輸出切換至低，及此舉將關閉NMOS電晶體26，以便第二輔助電路16之輸出浮動。
因此，第一及第二輔助電路12、16是互補的，以便兩者中每一者在上拉及下拉轉變中之一者期間及之後進行輔助，及針對另一轉變而浮動。此舉容許第一及第二輔助電路12、16得以最佳化以提高對應轉變之效能、功率消耗，及雜訊容限保護。
第2圖圖示一更具體之實例，在該實例中，信號輔助電路10用於記憶體30中，及耦接至信號輔助電路10之信號線4是記憶體30之階層式位元線結構之全域位元線gdl。數個局部位元線(bl)32經由反及閘34及全域位元線評估電路36耦接至全域位元線gdl。第2圖圖示兩個局部位元線32，但將瞭解，可能有兩個以上之局部位元線32。局部位元線32中之每一者耦接至記憶體單元38群。每一局部位元線32具有關連之局部位元線預充電電路40，以用於回應於局部位元線預充電信號pch_bl而將局部位元線32預充電至VDD位準。同樣，全域位元線4(gdl)具有全域位元線預充電電路42，用於回應於全域位元線預充電信號gdl_pch而將全域位元線gdl預充電至VDD位準。閂鎖8經提供以擷取全域位元線4上之信號位準。第2圖圖示閂鎖8之電晶體排列之特定實例，但亦可使用其他閂鎖設計。亦提供控制電路44以產生用於記憶體電路30之多種控制信號，如字線信號、局部及全域位元線預充電信號，及用於觸發閂鎖8以擷取全域位元線gdl上之 值之閂鎖賦能信號lat_en。
在用於自記憶體單元38中之一者讀取值之讀取操作之前，局部位元線預充電電路40回應於局部位元線預充電信號pch_bl而開啟，以將局部位元線32預充電至VDD位準。同樣，全域位元線預充電電路32開啟以將全域位元線gdl預充電至VDD位準。然後，控制電路44啟動字線wl中之一者以選擇將要讀取之單元38。回應於啟動之字線，所選定之單元耦接至對應局部位元線32，且局部位元線32依據所選定之記憶體單元之狀態而定保持在預充電VDD位準或降至VSS位準。反及閘接收多個局部位元線32以作為輸入，及如若全部局部位元線32保持在VDD位準，則該閘之輸出nand_out將較低，及如若局部位元線32中之一者回應於所選之記憶體單元狀態而降低，則該閘之輸出nand_out將切換至高。
如若被選單元38具有第一單元狀態(該狀態依據記憶體單元之實施是0及1中之一者)，則對應之局部位元線32將保持較高，從而使反及輸出變低及關閉全域位元線評估電晶體36。因此，全域位元線gdl將較高地保持在其預充電VDD位準，及此值將由閂鎖8擷取。第一輔助電路12中之PMOS電晶體22使全域位元線gdl保持在VDD狀態以確保存在充足之雜訊容限，即使所選單元之字線隨後停用及耦接至該單元之位元線32開始變更狀態時亦如此。此舉確保閂鎖8可及時擷取較高之全域位元線信號位準。
另一方面，如若所選單元之單元狀態是第二單元狀態(0及1中之另一者)，則耦接至該單元之局部位元線32 將降低，從而使反及輸出切換至高，開啟全域位元線評估電路36以將全域位元線gdl耦接至VSS位準。全域位元線評估電路36將與第一輔助電路12中之PMOS電晶體22競爭，PMOS電晶體22將設法將全域位元線4保持在供應軌條13之VDD位準直至全域位元線評估電晶體36能夠將全域位元線拉動至足夠低以啟動第二輔助電路16，然後，第二輔助電路16將快速將全域位元線下拉至VSS。可選擇PMOS電晶體22及全域位元線評估電晶體36之相對大小以權衡效能與漏洩。
信號輔助電路10在信號線4之上拉及下拉轉變之後賦能記憶體30之效能得以提高。信號輔助電路10之另一優勢是與不提供該信號輔助電路之情況相比，該電路可使由局部位元線預充電電路40對局部位元線32進行之預充電更早開始。當第一及第二輔助電路12、16使全域位元線4保持在其高信號位準或低信號位準時，此舉意謂著即使反及閘34之反及輸出開始浮動，全域位元線gdl上之先前值仍可由閂鎖8擷取。此舉意謂著在閂鎖8已完成對全域位元線4上之位準之擷取之前，可停用字線wl，及預充電電路40可開始對局部位元線32進行預充電。此舉給予大量時間以用於對局部位元線32進行預充電。藉由略早第開始局部位元線預充電，可增大記憶體之操作頻率。一旦閂鎖8已自全域位元線擷取信號，則可使用全域位元線預充電電路42開始進行全域位元線預充電，及此舉僅需在反及閘34為下一讀取週期進行切換之前完成即可。此情況意謂著記憶體可以更高速度操作。
在第2圖之實例中，第二輔助電路16包括額外的三態電晶體50，該電晶體在第1圖之實例中不存在。三態電晶體50容許將第二輔助電路16置於正常模式或三態模式，在正常模式中，操作與上文針對第1圖所論述之操作相同，及在三態模中下，使三態電晶體50不導電，以便第二輔助電路16向第二節點18提供浮動信號位準，無論信號線4之當前狀態為何。此舉有效地使第二輔助電路16停用，以便該電路不影響信號輔助電路10之其餘部分。此特性十分實用，因為在全域位元線4之預充電期間，全域位元線需要經上拉至VDD位準，及如若第二輔助電路16仍有效，則此操作將與預充電操作競爭以便減慢預充電。藉由在需要預充電時使用全域位元線預充電信號gdl_pch來關閉三態電晶體50，第二輔助電路16可變為三態，然後，第一輔助電路12及預充電電路42可更快地將全域位元線gdl上拉至VDD。在除記憶體以外之實例中，可在第二輔助電路16中提供類似三態電晶體50以實施三態模式，三態電晶體由除預充電信號gdl_pch以外之三態信號控制。
第2圖之實例亦具有一些耦接至局部位元線之保持電晶體52，該等電晶體賦能實施功率節省模式。當啟動保持信號ret時，該等電晶體閘控局部位元線32到達VSS，以降低功率消耗。
第3圖圖示包括信號輔助電路10之積體電路70之另一實例。為各別信號線4提供多個信號輔助電路10，在此實例中，該等信號線是記憶體之位元線及可為局部位元線或 全域位元線。如第2圖中所示，第3圖中之信號輔助電路10具有三態電晶體50以用於支援三態模式。與在先前實施例中不同，耦接至第一輔助電路之VDD供應軌條13藉由使用功率閘控電晶體72而經功率閘控。當保持信號為高時，功率閘控電晶體72關閉，以便停用信號輔助電路10。因此，當電路70無效時，可藉由阻隔對信號輔助電路10之電源供應而降低功率消耗。否則，操作類似於第1圖及第2圖中所論述之操作。
第4A圖圖示時序圖之第一實例，該圖圖示第2圖之記憶體電路30之操作。在時間t1處，啟動所選單元38之字線WLx以觸發讀取操作。此操作是在局部位元線32及全域位元線4已經預充電至VDD之後完成的。在時間t2處，局部位元線32降低，指示所選之記憶體單元儲存第一單元狀態(0或1)。在時間t3處，反及閘34之輸出回應於局部位元線32上之低值而切換至高。在時間t4處，當評估電晶體36回應於高反及輸出而開啟時，全域位元線gdl降低。此時，閂鎖賦能信號lat_en為高，因此，閂鎖8將在時間t4後之一些時間點處擷取全域位元線gdl上之低值。當信號輔助電路10將使全域位元線gdl保持在低信號狀態VSS時，即使閂鎖8尚未擷取全域位元線gdl之信號位準，在時間t5處，可停用所選單元38之讀取字線WLx，及局部位元線預充電信號pch_bl隨後可在時間t6處降低以觸發局部位元線32在時間t7處之預充電。此舉將不會影響全域位元線gdl之狀態，因為信號輔助電路10將使該全域位元線gdl保持在其當前位準。由 於記憶體單元38儲存第一單元狀態(對應於低局部位元線32)，因此在此情況下，在時間t4處之下拉轉變之後，第二輔助電路16將全域位元線gdl保持在VSS位準。一旦閂鎖8已自全域位元線gdl擷取值，則在時間t8處，停用閂鎖賦能信號，及閂鎖現將保持所擷取之值，該值可由其他電路自閂鎖中讀取。在時間t9處，全域位元線預充電信號gdl_pch降低以使第二輔助電路16變為三態，及在時間t10處觸發全域位元線之預充電。記憶體已準備好進行隨後之讀取週期。因此，信號輔助電路10賦能快速操作，因為如若未提供該電路，則在時間t5至t7中之字線否定(deassertion)及局部位元線預充電將必須等候直至在時間t8否定閂鎖賦能信號，從而減慢操作。
另一方面，如若所選單元之狀態是第二單元狀態(0及1中之另一者)，則在時間t2之後，局部位元線將維持在高，從而使全域位元線gdl 4保持其高狀態。在該情況下，第一輔助電路12將全域位元線gdl保持在高狀態，即使局部位元線之預充電在閂鎖擷取全域位元線gdl之位準之前開始時亦如此。因此，信號輔助電路10為全域位元線之兩種狀態提供輔助。
第4B圖圖示時序圖之第二實例，該圖圖示第2圖之記憶體電路30之操作。第4B圖與第4A圖相同，區別是在此實例中，全域位元線預充電信號gdl_pch之上升邊緣可在局部位元線預充電信號pch_bl之上升邊緣之後出現，但在第4A圖中，全域位元線預充電信號之上升邊緣在局部位元線預充 電信號之上升邊緣之前出現。因此，在第4B圖中，全域位元線預充電信號gdl_pch之上升及下降邊緣相對於局部位元線預充電信號pch_bl之對應邊緣而錯開。全域位元線預充電信號與局部反及輸出信號之關係與局部位元線預充電信號與讀取字線之關係相同。
第5圖圖示操作第2圖之記憶體之一種方法。在步驟100中，局部及全域位元線32、4由預充電電路40、42預充電至VDD。在步驟102中，預充電停止，及啟動所選單元之字線。在步驟104中，全域位元線評估電路36評估反及閘34之輸出。如若反及輸出為邏輯高(亦即1，指示第一單元狀態，該狀態包括0及1中之一者)，則在步驟106中，評估電晶體36開啟及開始將全域位元線gdl向VSS拉動，從而與將設法使全域位元線gdl保持在VDD狀態之第一輔助電路12對抗。電晶體22、36之相對大小決定此下拉轉變發生之速度。一旦全域位元線信號已降至反相器24之臨限點以下，則第二輔助電路變為有效，及將全域位元線gdl快速下拉至VSS。第一輔助電路12立刻浮動，因為反相器20翻轉狀態以關閉PMOS電晶體22。另一方面，如若反及輸出為邏輯低(亦即0，指示第二單元狀態，該狀態包括0及1中之另一者)，則評估電晶體36保持關閉。在步驟108中，第一輔助電路12保持開啟，及使全域位元線gdl保持在VDD位準，及第二輔助電路16浮動。
無論全域位元線gdl之狀態為何，在步驟110中，閂鎖8擷取全域位元線gdl之當前位準。在步驟110之前或與 步驟110同時，預充電電路40在步驟112中開始對局部位元線32進行預充電，及所選之字線關閉(停用)。即使局部位元線32之狀態開始改變，全域位元線位準仍將不浮動，因為第一及第二輔助電路12、16中之一者將全域位元線位準保持在其當前位準。一旦閂鎖8已擷取全域位元線位準，則在步驟114中，全域位元線預充電電路42開始將全域位元線gdl預充電至VDD及第二輔助電路16由三態電晶體50而變為三態。然後，該方法返回步驟102以進行隨後之讀取週期。
在第2圖、第4圖，及第5圖所圖示之記憶體實例中，第二輔助電路16在讀取之後輔助全域位元線之下拉轉變(此舉是對效能限制最大之轉變)，及在全域位元線預充電電路42發生較早上拉轉變之後，一旦全域位元線gdl已處於VDD狀態，則第一輔助電路12主要用於將全域位元線gdl保持在VDD位準。然而，在自VSS向VDD之上拉轉變中，第一輔助電路12將仍提供輔助。
在其他應用中，上拉轉變對於下拉轉變可能同樣重要，在此情況下，第一輔助電路12將有助於更快地執行此操作。無論哪一轉變對特定電路應用更為重要，具有該等圖式中圖示之電路佈局之信號輔助電路10仍將對上拉轉變及下拉轉變提供協助，及因此將在較早轉變之後使信號線4上之信號維持在其當前位準。因此，「在上拉轉變之後」提供之協助可包含在上拉轉變期間提供之協助及當信號在較早的上拉轉變之後處於邏輯高信號位準時提供之協助，及「在下拉轉變之後」提供之協助可包含在實際下拉轉變期間提供之協助 及當信號在較早的下拉轉變之後處於邏輯低信號位準時提供之協助。
儘管本技術之說明性實施例已在本文中藉由參考附圖進行詳細描述，但將理解，本發明並非限定於該等精確實施例，及熟習該項技術者在不背離所附之申請專利範圍所定義的本發明範疇之情況下可實現多種變更及潤飾。
2‧‧‧積體電路
4‧‧‧信號線
6‧‧‧預定電路
8‧‧‧閂鎖
10‧‧‧信號輔助電路
12‧‧‧第一輔助電路
13‧‧‧VDD供應軌條
14‧‧‧第一節點
16‧‧‧第二輔助電路
17‧‧‧VSS供應軌條
18‧‧‧第二節點
20‧‧‧第一反相器
22‧‧‧PMOS電晶體
24‧‧‧第二反相器
26‧‧‧NMOS電晶體

Claims (17)

  1. 一種積體電路，包括：一信號線，用於承載一信號，該信號之一信號位準依據一預定電路之一輸出而處於一邏輯低信號位準與一邏輯高信號位準中之一者；一閂鎖電路，經配置以擷取該信號線上之該信號之該信號位準；及信號輔助電路，經配置以協助將該信號線上之該信號向該邏輯低信號位準拉動及協助將該信號線上之該信號向該邏輯高信號位準拉動；該信號輔助電路包括：一第一輔助電路，經配置以在該信號自該邏輯低信號位準向該邏輯高信號位準之一上拉轉變之後將該信號線之一第一節點耦接至用於供應該邏輯高信號位準之一第一供應節點；及經配置以在該信號自該邏輯高信號位準向該邏輯低信號位準之一下拉轉變之後向該第一節點提供一浮動信號位準；及一第二輔助電路，經配置以在該下拉轉變之後將該信號線之一第二節點耦接至用於供應該邏輯低信號位準之一第二供應節點；及經配置以在該上拉轉變之後向該第二節點提供一浮動信號位準。
  2. 如請求項1所述之積體電路，其中該第一輔助電路包括一第一半閂鎖電路，及該第二輔助電路包括一第二半閂鎖電路。
  3. 如請求項1所述之積體電路，其中該第一輔助電路包括一第一反相器及一P型電晶體，該第一反相器經配置以反轉該信號線上之該信號以產生一第一反轉信號，及該P型電晶體耦接在該第一節點與該第一供應節點之間，該P型電晶體具有一閘極端子，該閘極端子經配置以接收由該第一反相器產生之該第一反轉信號；及該第二輔助電路包括一第二反相器及一N型電晶體，該第二反相器經配置以反轉該信號線上之該信號以產生一第二反轉信號，及該N型電晶體耦接在該第二節點與該第二供應節點之間，該N型電晶體具有一閘極端子，該閘極端子經配置以接收由該第二反相器產生之該第二反轉信號。
  4. 如請求項1所述之積體電路，包括預充電電路，該預充電電路經配置以將該信號線預充電至該邏輯高信號位準。
  5. 如請求項1所述之積體電路，其中該第二輔助電路具有一正常模式與一三態模式；在該正常模式中，該第二輔助電路經配置以在該下拉轉變之後將該第二節點耦接至該第二供應節點，及在該上拉轉變之後向該第二節點提供一浮動信號位準；及 在該三態模式中，該第二輔助電路經配置以向該第二節點提供一浮動信號位準，無論該信號線上之該信號之該信號位準為何。
  6. 如請求項5所述之積體電路，其中該第二輔助電路包括一三態電晶體，該三態電晶體耦接在該第二節點與該第二供應節點之間，該三態電晶體經配置以在該三態模式期間使該第二節點與該第二供應節點解耦。
  7. 如請求項5所述之積體電路，包括預充電電路，該預充電電路經配置以接收一預充電信號，該預充電信號具有一第一狀態與一第二狀態中之一者；及經配置以回應於該預充電信號之該第一狀態而將該信號線預充電至該邏輯高信號位準；其中該第二輔助電路經配置以回應於該預充電信號之該第二狀態而在該正常模式中操作，及回應於該預充電信號之該第一狀態而在該三態模式中操作。
  8. 如請求項1所述之積體電路，其中該積體電路包括一記憶體。
  9. 如請求項8所述之積體電路，其中該信號線包括該記憶體之一位元線。
  10. 如請求項8所述之積體電路，其中該信號線包括一全域位元線，該全域位元線耦接至該記憶體之複數個局部位元線。
  11. 如請求項10所述之積體電路，包括局部位元線預充電電路，該預充電電路經配置以將該局部位元線預充電至該邏輯高信號位準。
  12. 如請求項11所述之積體電路，包括控制電路，該控制電路經配置以控制該局部位元線預充電電路在該閂鎖擷取該全域位元線之該信號位準之前或同時開始對該等局部位元線進行預充電。
  13. 如請求項12所述之積體電路，其中該信號輔助電路經配置以在對該等局部位元線之該預充電期間將該全域位元線之該信號位準維持在該邏輯低信號位準及該邏輯高信號位準中之一者，直至該閂鎖已擷取該全域位元線之該信號位準。
  14. 如請求項11所述之積體電路，包括全域位元線預充電電路，該預充電電路經配置以將該全域位元線預充電至該邏輯高信號位準。
  15. 如請求項14所述之積體電路，包括控制電路，該控制電路經配置以在控制該全域位元線預充電電路開始對該全域位元線進行預充電之前，控制該局部位元線預充電電路開始對 該等局部位元線進行預充電。
  16. 一種積體電路，包括：信號線手段，用於承載一信號，該信號之一信號位準依據預定電路之一輸出而處於一邏輯低信號位準與一邏輯高信號位準中之一者；閂鎖電路手段，用於擷取該信號線手段上之該信號之該信號位準；及信號輔助電路手段，用於協助將該信號線手段上之該信號向該邏輯低信號位準拉動及協助將該信號線手段上之該信號向該邏輯高信號位準拉動；該信號輔助電路手段包括：第一輔助電路手段，用於在該信號自該邏輯低信號位準向該邏輯高信號位準之一上拉轉變之後將該信號線手段之一第一節點耦接至用於供應該邏輯高信號位準之一第一供應節點，及用於在該信號自該邏輯高信號位準向該邏輯低信號位準之一下拉轉變之後向該第一節點提供一浮動信號位準；及第二輔助電路手段，用於在該下拉轉變之後將該信號線手段之一第二節點耦接至用於供應該邏輯低信號位準之一第二供應節點，及用於在該上拉轉變之後向該第二節點提供一浮動信號位準。
  17. 一種操作一積體電路之方法，該積體電路包括一信號線，該信號線用於承載一信號，該信號之一信號位準依據預 定電路之一輸出而處於一邏輯低信號位準與一邏輯高信號位準中之一者；該方法包括以下步驟：在該信號自該邏輯低信號位準向該邏輯高信號位準之一上拉轉變之後，一第一輔助電路將該信號線之一第一節點耦接至用於供應該邏輯高信號位準之一第一供應節點，及一第二輔助電路向該信號線之一第二節點提供一浮動信號位準；在該信號自該邏輯高信號位準向該邏輯低信號位準之一下拉轉變之後，該第一輔助電路向該第一節點提供一浮動信號位準，及該第二輔助電路將該第二節點耦接至用於供應該邏輯低信號位準之一第二供應節點；及擷取一閂鎖電路中之該信號線之該信號位準。
TW103127805A 2013-09-27 2014-08-13 具有信號輔助電路之積體電路及操作該電路之方法 TWI570720B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IN2883DE2013 2013-09-27
US14/088,570 US9407265B2 (en) 2013-09-27 2013-11-25 Integrated circuit with signal assist circuitry and method of operating the circuit

Publications (2)

Publication Number Publication Date
TW201513116A true TW201513116A (zh) 2015-04-01
TWI570720B TWI570720B (zh) 2017-02-11

Family

ID=52739505

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103127805A TWI570720B (zh) 2013-09-27 2014-08-13 具有信號輔助電路之積體電路及操作該電路之方法

Country Status (3)

Country Link
US (1) US9407265B2 (zh)
KR (1) KR101715586B1 (zh)
TW (1) TWI570720B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741452B2 (en) 2015-02-23 2017-08-22 Qualcomm Incorporated Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods
US10163490B2 (en) 2015-02-23 2018-12-25 Qualcomm Incorporated P-type field-effect transistor (PFET)-based sense amplifiers for reading PFET pass-gate memory bit cells, and related memory systems and methods
US9984730B2 (en) 2015-02-23 2018-05-29 Qualcomm Incorporated Negative supply rail positive boost write-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) write port(s), and related systems and methods
US9947406B2 (en) 2015-02-23 2018-04-17 Qualcomm Incorporated Dynamic tag compare circuits employing P-type field-effect transistor (PFET)-dominant evaluation circuits for reduced evaluation time, and related systems and methods
JP2021082879A (ja) * 2019-11-15 2021-05-27 富士電機株式会社 論理回路および回路チップ

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5495191A (en) 1994-03-25 1996-02-27 Sun Microsystems, Inc. Single ended dynamic sense amplifier
US6069512A (en) * 1997-12-24 2000-05-30 Intel Corporation Dynamic circuits and static latches with low power dissipation
US6369604B1 (en) * 1999-04-26 2002-04-09 Intel Corporation Self-compensating output buffer
US6737888B1 (en) * 1999-11-08 2004-05-18 International Business Machines Corporation Method for skipping a latch in timing-sensitive dynamic circuits of a multi-clocked system with unspecific underlap requirement
US6288932B1 (en) * 2000-04-25 2001-09-11 Sun Microsystems, Inc. Dynamic flop with power down mode
US6437625B1 (en) * 2001-06-21 2002-08-20 International Business Machines Corporation Edge triggered latch with symmetrical paths from clock to data outputs
US6960926B2 (en) * 2002-06-24 2005-11-01 International Business Machines Corporation Method and apparatus for characterizing a circuit with multiple inputs
US6674671B1 (en) * 2002-08-14 2004-01-06 Broadcom Corp. Circuit for lines with multiple drivers
US6690204B1 (en) * 2002-09-12 2004-02-10 International Business Machines Corporation Limited switch dynamic logic circuit
US6914453B2 (en) * 2003-07-10 2005-07-05 International Business Machines Corporation Integrated logic and latch design with clock gating at static input signals
KR100533383B1 (ko) * 2004-03-12 2005-12-06 주식회사 하이닉스반도체 출력 드라이버 회로
US7142018B2 (en) 2004-06-08 2006-11-28 Transmeta Corporation Circuits and methods for detecting and assisting wire transitions
TWI236799B (en) 2004-10-06 2005-07-21 Infineon Admtek Co Ltd Level shifter circuit without dc current flow
US7167385B2 (en) * 2005-02-11 2007-01-23 International Business Machines Corporation Method and apparatus for controlling the timing of precharge in a content addressable memory system
US7242624B2 (en) 2005-06-14 2007-07-10 Qualcomm Incorporated Methods and apparatus for reading a full-swing memory array
US7286423B2 (en) * 2006-02-27 2007-10-23 Freescale Semiconductor, Inc. Bit line precharge in embedded memory
US7830176B2 (en) 2006-07-27 2010-11-09 Arm Limited Controlling signal levels on a signal line within an integrated circuit
US7372305B1 (en) * 2006-10-31 2008-05-13 International Business Machines Corporation Scannable dynamic logic latch circuit
US7479807B1 (en) * 2007-07-12 2009-01-20 International Business Machines Corporation Leakage dependent online process variation tolerant technique for internal static storage node
US7414436B1 (en) * 2007-10-24 2008-08-19 International Business Machines Corporation Limited switch dynamic logic cell based register
KR20090049374A (ko) * 2007-11-13 2009-05-18 주식회사 하이닉스반도체 데이터 출력 버퍼 회로
US7619923B2 (en) 2007-12-05 2009-11-17 International Business Machines Corporation Apparatus for reducing leakage in global bit-line architectures
US7772891B1 (en) * 2007-12-14 2010-08-10 Nvidia Corporation Self-timed dynamic sense amplifier flop circuit apparatus and method
US8004307B2 (en) 2008-12-29 2011-08-23 Oracle America, Inc. Static-dynamic-dynamic repeater circuit
KR20100116253A (ko) * 2009-04-22 2010-11-01 삼성전자주식회사 입출력 회로 및 이를 포함하는 집적회로 장치
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
JP5319724B2 (ja) * 2011-03-25 2013-10-16 株式会社東芝 出力ドライバ回路、出力ドライバシステム、および、半導体記憶装置
KR101848758B1 (ko) * 2011-12-08 2018-04-16 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작방법
US8659963B2 (en) * 2012-01-05 2014-02-25 International Business Machines Corporation Enhanced power savings for memory arrays
US9007857B2 (en) * 2012-10-18 2015-04-14 International Business Machines Corporation SRAM global precharge, discharge, and sense

Also Published As

Publication number Publication date
US9407265B2 (en) 2016-08-02
US20150091609A1 (en) 2015-04-02
KR20150035390A (ko) 2015-04-06
TWI570720B (zh) 2017-02-11
KR101715586B1 (ko) 2017-03-13

Similar Documents

Publication Publication Date Title
TWI609377B (zh) 記憶體裝置以及在此種記憶體裝置中控制漏電流的方法
US20130286705A1 (en) Low power content addressable memory hitline precharge and sensing circuit
TWI570720B (zh) 具有信號輔助電路之積體電路及操作該電路之方法
KR101195795B1 (ko) 메모리 어레이에서 누설 전류를 감소시키는 방법 및 장치
US7453300B2 (en) MTCMOS flip-flop, circuit including the MTCMOS flip-flop, and method of forming the MTCMOS flip-flop
US9865337B1 (en) Write data path to reduce charge leakage of negative boost
US9058861B2 (en) Power management SRAM write bit line drive circuit
US9378789B2 (en) Voltage level shifted self-clocked write assistance
US20100188922A1 (en) Semiconductor storage device and electric apparatus
TWI474148B (zh) 電壓調節電路
US20120281457A1 (en) Data Dependent SRAM Write Assist
US20100329063A1 (en) Dynamically controlled voltage regulator for a memory
CN103943142B (zh) 一种静态随机存储器及其位线预充电自定时电路
US9542992B2 (en) SRAM core cell design with write assist
JP6862470B2 (ja) 電力効率のよい電圧レベルトランスレータ回路
JP2013218783A (ja) メモリ回路のための高速化されたシングルエンド・センシング
US9489991B2 (en) Memory reading circuit, memory device and method of operating memory device
US20140126273A1 (en) Power management sram global bit line precharge circuit
CN110495099A (zh) 高速电平移位器
US10574236B2 (en) Level shifter with bypass control
US6084455A (en) High-speed CMOS latch
US6980481B1 (en) Address transition detect control circuit for self timed asynchronous memories
US20110205814A1 (en) Sense amplifier and method of sensing data using the same
GB2518963A (en) Integrated circuit with signal assist circuitry and method of operating the circuit
Ganjala et al. A New 3T Gain Cell EDRAM for Low Power Application