CN102467945B - 半导体存储装置 - Google Patents

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Abstract

本发明公开了一种半导体存储装置。在一个示例性的实施例中，所述半导体存储装置可以包括：列控制信号发生器，所述列控制信号发生器被配置为在数据屏蔽操作期间产生与数据屏蔽对应的位线对的列控制信号；以及位线感测放大器，所述位线感测放大器被配置为感测并放大位线对之间的电压差，并响应于列控制信号而将位线对与区段输入/输出线对电耦合。

Description

半导体存储装置
相关申请的交叉引用
本申请根据35U.S.C.§119(a)要求于2010年10月29日向韩国知识产权局提交的韩国专利申请No.10-2010-0106907的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体存储装置，更具体而言，涉及一种利用数据屏蔽(datamask)方法的半导体存储装置。
背景技术
尽管在半导体存储装置中写入了新数据，但可以执行常见的数据屏蔽操作使得不改变已写入特定存储区的信息。尤其是，当输入和输出具有相同信息的数据时，数据屏蔽操作可以防止对相应数据的不必要的输入和输出。
在诸如DRAM的典型半导体存储装置中，可以根据下列过程来执行数据屏蔽操作。在DRAM中，写入操作是以如下方式执行的：根据输入的数据将区段输入/输出线对SIO/SIOB预充电，并且在列控制信号YI被激活时将位线感测放大器所放大的位线对BL/BLB与区段输入/输出线对SIO/SIOB电耦合。在数据屏蔽操作中，在不使用输入数据的情况下将区段输入/输出线对SIO/SIOB预充电至预定电平、例如核心电压VCORE，并且在数据写入操作的情况下，在列控制信号YI被激活时分别将位线对BL/BLB以及被预充电至核心电压VCORE的区段输入/输出线对SIO/SIOB电连接。这样，不会改变位线对BL/BLB的逻辑值。
在这样的数据屏蔽操作中，当由位线感测放大器放大的位线对BL/BLB以及被预充电至核心电压VCORE的区段输入/输出线对SIO/SIOB响应于列控制信号YI而电耦合时，在位线对BL/BLB和区段输入/输出线对SIO/SIOB之间分别产生电荷共用。例如，由于位线对BL/BLB分别被放大至外部电压VDD和接地电压VSS的电平，并且区段输入/输出线对SIO/SIOB被预充电至核心电压VCORE的电平，因此在列控制信号YI被激活时，在位线对BL/BLB中产生暂时的电压升/降。位线感测放大器被设计为使得即使出现这样的暂时电压升/降，在位线对BL/BLB的逻辑值上也不产生非预期变化。
列控制信号YI是用于在读取/写入操作中控制位线对BL/BLB与区段输入/输出线对SIO/SIOB电耦合的操作的信号，并且可以通过在选通信号被激活时对列地址信号译码而产生。因此，选通信号成为列控制信号YI的源信号。另外，列控制信号YI被设置为借助在写入操作期间比在读取期间长的脉冲宽度来激活，以便稳定地写入数据。
现有的半导体存储装置的一个问题在于，在数据屏蔽操作期间可能会写入不期望的数据。随着半导体存储装置的高集成和低功耗的趋势，位线感测放大器的驱动性能已逐步降低。相应地，在位线对BL/BLB中可能产生非预期的逻辑值转变。更具体而言，如上所述，在数据屏蔽操作的情况下，由于在列控制信号YI被激活的时段期间位线对BL/BLB与被预充电至核心电压VCORE的区段输入/输出线对SIO/SIOB之间的电荷共用的缘故，在位线对BL/BLB中可能产生暂时的电压升/降。在正常的数据屏蔽操作中，位线感测放大器在此时应当能够容忍这样的暂时的电压升/降。但是，随着位线感测放大器的驱动能力的下降，位线感测放大器可能不能容忍这样的暂时的电压升/降，而是可能改变位线对BL/BLB的逻辑值。
发明内容
因此，需要一种可以克服上述问题的改进的半导体存储装置，然而应当理解的是，本发明的一些方面并不一定克服所述问题。
在以下的描述中，具体的方面和实施例将变得清楚。应当理解的是这些方面和实施例仅是示例性的，并且广义上而言，可以在不具备这些方面和实施例中的一个或更多个特征的条件下来实施本发明。
一种半导体存储装置的一个示例性实施例包括：列控制信号发生器，所述列控制信号发生器被配置为在数据屏蔽操作期间产生与数据屏蔽对应的位线对的列控制信号；以及位线感测放大器，所述位线感测放大器被配置为感测并放大位线对之间的电压差，并响应于列控制信号而将位线对与区段输入/输出线对耦合。
在另一个示例性的实施例中，一种半导体存储装置包括：阻止信号发生器，所述阻止信号发生器被配置为当数据屏蔽信号被激活时激活阻止信号；以及列控制信号发生器，所述列控制信号发生器被配置为当选通信号被激活时通过对列地址信号进行译码而产生列控制信号，并且当阻止信号被激活时去激活以及产生列控制信号。
附图说明
包含在本说明书中且构成本说明书的一部分的附图解释根据本发明的各个实施例，并且与说明书的描述一起用来解释本发明的原理。
图1是描述根据一个示例性实施例的半导体存储装置的示意图；
图2是示出图1所示的列控制信号发生器的例子的电路图；
图3是示出图1所示的列控制信号发生器的另一个例子的电路图；
图4A是图2所示的列控制信号发生器的输入/输出波形图；
图4B是图3所示的列控制信号发生器的输入/输出波形图；以及
图5是示出图2和图3所示的第二译码部的例子的电路图。
具体实施方式
现在将具体参考符合本公开的示例性实施方式，附图中示出了本公开的例子。只要可能，将在全部附图中使用相同的附图标记来表示相同或相似的部分。
在现有的半导体存储装置中，数据屏蔽操作将区段输入/输出线对SIO/SIOB预充电至核心电压VCORE，从而阻止数据写入操作。然而，根据一个实施例，半导体存储装置可以不激活其中除数据屏蔽操作之外还要阻止写入操作的位线对BL/BLB的列控制信号YI，这可以防止位线对BL/BLB的非预期的逻辑值转变。
图1是示出根据本发明的一个实施例的半导体存储装置的示意图。
图1所示的半导体存储装置可以被配置为执行数据屏蔽操作。另外，所述半导体存储装置可以被配置为使得不会响应于用于控制数据屏蔽操作的数据屏蔽信号DM而激活列控制信号YI。
图1所示的半导体存储装置可以包括位线感测放大器10、写入驱动器20以及列控制信号发生器100。
位线感测放大器10可以被配置为感测并放大位线对BL/BLB之间的电压差，并且当列控制信号YI被激活时分别将位线对BL/BLB与区段输入/输出线对SIO/SIOB电耦合。位线感测放大器10可以包括通用的位线感测放大器。
写入驱动器20可以被配置为响应于写入使能信号BWEN而将全局输入/输出线对GIO/GIOB与局部输入/输出线对LIO/LIOB电耦合。在半导体存储装置的写入操作期间，可以首先将待写入的数据施加到全局输入/输出线对GIO/GIOB。然后，当写入使能信号BWEN被激活时，数据可以被施加到局部输入/输出线对LIO/LIOB。写入驱动器20可以包括通用的写入驱动器。
写入驱动器20可以被配置为额外地接收数据屏蔽信号DM，并且根据数据屏蔽信号DM而将局部输入/输出线对LIO/LIOB预充电至预定电平，例如核心电压VCORE。可以针对根据现有半导体存储装置的数据屏蔽操作提供这样的配置，并且写入驱动器20可以包括被配置为支持数据屏蔽操作的通用写入驱动器。
局部输入/输出线对LIO/LIOB可以与区段输入/输出线对SIO/SIOB相互电耦合。在通用的半导体存储装置中，局部输入/输出线对LIO/LIOB可以经由输入/输出开关电路而与区段输入/输出线对SIO/SIOB电耦合。但是，在描述根据实施例的半导体存储装置中，不需描述所述输入/输出开关电路及其操作。因此，图1中未示出所述输入/输出开关电路，并且此处省去对其的描述。
列控制信号发生器100可以被配置为响应于数据屏蔽信号DM、选通信号STROBE和列地址信号AYT<I:5>来产生列控制信号YI。列控制信号发生器100在选通信号STROBE被激活时对列地址信号AYT<1:5>进行译码，并且根据译码结果而产生列控制信号YI。在此情况下，当数据屏蔽信号DM被激活时，列控制信号发生器100可以将列控制信号YI去激活。数据屏蔽信号DM是可以在半导体存储装置执行数据屏蔽操作时被激活的信号，选通信号STROBE是列控制信号YI的源信号并且可以在写入或读取操作期间被激活。另外，列地址信号AYT<1:5>是具有半导体存储装置的与列有关的地址信息的信号，并且其比特数可以根据半导体存储装置的存储面积而有所不同。在图1中，举例示出列地址信号AYT<1:5>为5比特的信号。
在图1的半导体存储装置中，当数据屏蔽信号DM被激活时，列控制信号发生器100可以将列控制信号YI去激活。因此，位线感测放大器10可以不将位线对BL/BLB与区段输入/输出线对SIO/SIOB电耦合。因此，在位线对BL/BLB中可以不产生暂时的电压升/降。相应地，根据本实施例的半导体存储装置可以解决在现有存储装置中位线感测放大器不能应对位线对BL/BLB中的暂时的电压升/降并由此在位线对BL/BLB中产生非预期的逻辑值转变的问题。
图2是示出图1所示的列控制信号发生器100的例子的电路图。
列控制信号发生器100a可以包括预译码单元110a和主译码单元120。
预译码单元110a可以被配置为接收列地址信号AYT<1:5>、选通信号STROBE和数据屏蔽信号DM，并且产生译码信号Lay1<0:7>和Lay2<0:3>。
主译码单元120可以被配置为响应于译码信号Lay1<0:7>和Lay2<0:3>来产生列控制信号YI。根据8比特的译码信号Lay1<0:7>与4比特的译码信号Lay2<0:3>的组合，可以产生32个列控制信号YI。图2的例子是所述32个列控制信号YI中的一个。
在选通信号STROBE被激活时，预译码单元110a可以对列地址信号AYT<1:5>进行译码，并且产生译码信号Lay1<0:7>和Lay2<0:3>。在此情况下，当数据屏蔽信号DM被激活时，预译码单元110a可以产生译码信号Lay1<0:7>和Lay2<0:3>，使得主译码单元120将列控制信号YI去激活。参见图2，预译码单元110a可以包括第一译码部111和第二译码部112a。
第一译码部111可以被配置为在选通信号STROBE被激活时通过对列地址信号AYT<0:5>中的第一地址信号AYT<1:3>进行译码而产生第一译码信号Lay1<0:7>。第一译码部111可以包括响应于选通信号STROBE而被使能的通用译码器。
第二译码部112a可以被配置为在数据屏蔽信号DM被去激活时通过对列地址信号AYT<1:5>中的第二地址信号AYT<4:5>进行译码而产生第二译码信号Lay2<0:3>。当数据屏蔽信号DM被激活时，第二译码部112a可以产生第二译码信号Lay2<0:3>，使得主译码单元120将列控制信号YI去激活。以下将结合图5更详细地描述第二译码信号Lay2<0:3>的产生。
随着第二译码部112a根据数据屏蔽信号DM而不同地产生第二译码信号Lay2<0:3>，图2所示的列控制信号发生器100a控制列控制信号YI。已作为例子来描述的是其中第二译码部112a根据数据屏蔽信号DM而不同地操作的过程。在一个实施例中，可以将第一译码部111配置为响应于数据屏蔽信号DM而产生第一译码信号Lay1<0:7>。对于实施本发明而言，在图2所示的列控制信号发生器100a中，响应于数据屏蔽信号DM而不同地产生第二译码信号Lay2<0:3>的过程并不限制特定的译码部。
如图2所示，主译码单元120可以包括PMOS晶体管201、NMOS晶体管202、反相器203和反相器204。
PMOS晶体管201和NMOS晶体管202可以在外部电压VDD与反相器203的输出端子之间串联耦合，并被配置为经由它们的栅极端子而共同地接收第一译码信号Lay1<0:7>。反相器203被配置为将第二译码信号Lay2<0:3>反相并输出。反相器204具有与PMOS晶体管201和NMOS晶体管202之间的耦合端子相耦合的输入端子，并可以被配置为将所述耦合端子的电压电平反相并输出列控制信号YI。图2所示的主译码单元120的操作如下。PMOS晶体管201和NMOS晶体管202根据反相器203的输出端子的电压电平而用作反相器。因此，当反相器203的输入端子——即第一节点n1——的电压变为高电平时，主译码单元120可以输出第一译码信号Lay1<0:7>作为列控制信号YI。另一方面，当第一节点n1的电压变为低电平时，PMOS晶体管201和NMOS晶体管202被去激活，并且主译码单元120并不激活列控制信号YI。也就是说，根据第一节点n1的电压电平，可以阻止主译码单元120产生列控制信号YI的操作。
图3是示出图1所示的列控制信号发生器100的另一个例子的电路图。
除图2所示的列控制信号发生器100a的配置外，图3所示的列控制信号发生器100b可以包括阻止信号发生单元130，所述阻止信号发生单元130被配置为当数据屏蔽信号DM被激活时产生阻止信号DM_ex，并且第二译码部112b接收阻止信号DM_ex而非数据屏蔽信号DM。照这样，当列控制信号发生器100b额外地包括阻止信号发生单元130时，即使选通信号STROBE的同步时间与数据屏蔽信号DM的同步时间不一致，主译码单元120也可以稳定地将列控制信号YI去激活。由于数据屏蔽信号DM和选通信号STROBE是定时信号，因此它们的同步时间可能会根据工艺/电压/温度变化而有所不同。以下将结合图4A和4B对此进行更详细的描述。
图4A和图4B是分别在图2和图3中示出的列控制信号发生器100a和100b的输入/输出波形图。
图4A示出输入至图2的列控制信号发生器100a的选通信号STROBE的同步时间与数据屏蔽信号DM的同步时间相互不一致的情况的波形。参见图4A，可以看到数据屏蔽信号DM的下降沿可以出现在选通信号STROBE的下降沿之前。图2的列控制信号发生器100a可以被配置为当数据屏蔽信号DM被激活时将列控制信号YI去激活。但是，当选通信号STROBE的同步时间与数据屏蔽信号DM的同步时间如图4A所示相互不一致时，则可能根据所述同步时间相互不一致的程度而暂时地产生列控制信号YI。参见图4A，存在这样的时段(a)：在所述时段(a)中，在数据屏蔽信号DM的下降沿之后产生的第二译码信号Lay2<0:3>以及在选通信号STROBE的激活时段期间产生的第一译码信号Lay1<0:7>均被激活，由此对应于时段(a)而暂时地产生了不期望的列控制信号YI。
图4B是示出输入至图3的列控制信号发生器100b的选通信号STROBE的同步时间与数据屏蔽信号DM的同步时间相互不一致的情况的波形图。参见图4B，可以看到数据屏蔽信号DM的下降沿出现在选通信号STROBE的下降沿之前。另外，从图3的列控制信号发生器100b所包括的阻止信号发生单元130输出的阻止信号DM_ex的下降沿可能出现在选通信号STROBE的下降沿之后。图3的列控制信号发生器100b所包括的第二译码单元120可以响应于阻止信号DM_ex而产生第二译码信号Lay2<0:3>。因此，在图4B中，不存在第二译码信号Lay2<0:3>和第一译码信号Lay1<0:7>同时被激活之时。相应地，不期望的列控制信号YI可以不被激活。在此，阻止信号发生单元130可以被配置为使得阻止信号DM_ex的下降沿出现在选通信号STROBE的下降沿之后。在此情况下，不管数据屏蔽信号DM的下降沿出现的时刻比选通信号STROBE的下降沿出现的时刻早还是晚，阻止信号DM_ex的脉冲宽度都变得比选通信号STROBE的脉冲宽度更宽。
图3的阻止信号发生单元130可以被配置为产生阻止信号DM_ex，使得阻止信号DM_ex的下降沿出现在选通信号STROBE的下降沿之后。阻止信号发生单元130响应于数据屏蔽信号DM和选通信号STROBE来产生阻止信号DM_ex。阻止信号发生单元130可以包括反相器301和304、传输门302以及锁存电路303。反相器301可以被配置为将选通信号STROBE反相并输出。传输门302可以被配置为响应于选通信号STROBE以及反相器301的输出信号来传输数据屏蔽信号DM。锁存电路303可以被配置为锁存传输门302的输出信号。反相器304可以被配置为将锁存电路303的逻辑值反相，并输出被反相的逻辑值作为阻止信号DM_ex。由以这样的方式来配置的阻止信号发生单元130所产生的阻止信号DM_ex的下降沿出现在选通信号STROBE的下降沿之后。
图3所示的阻止信号发生单元130可以额外地包括与反相器304的输出端子耦合的延迟电路305。因而，当阻止信号发生单元130额外地包括延迟电路305时，可以进一步地改进图4B的第二译码信号Lay2<0:3>的波形。如图4B的第二译码信号Lay2<0:3>所示的，第二译码信号Lay2<0:3>可以在其偏离阻止信号DM_ex的脉冲宽度时被去激活。在偏离阻止信号DM_ex的脉冲宽度时被激活的第二译码信号Lay2<0:3>的激活时段与第一译码信号Lay1<0:7>的激活时段不同。因此，不会激活不期望的列控制信号YI。然而，虽然并未激活不期望的列控制信号YI，但第二译码信号Lay2<0:3>的激活是没有用处的。为了防止不必要的电流消耗以及非预期的故障，可以设置列控制信号发生器100而使得不产生第二译码信号Lay2<0:3>。
与图2所示的预译码单元110a相似，图3所示的预译码单元110b可以包括第一译码部111和第二译码部112b。除第二译码部112b接收阻止信号DM_ex而非数据屏蔽信号DM外，可以用与图2所示的预译码单元110a相同的方式来配置图3所示的预译码单元110b。
可以用与图2所示的主译码单元120相同的方式来配置图3所示的主译码单元120。
图5是示出图2和图3所示的第二译码部112a和112b的例子的电路图。
如图5所示，第二译码部可以包括译码器1121和组合部1122。
译码器1121可以被配置为接收第二地址信号AYT<4:5>并对其进行译码。译码器1121可以包括通用的译码器。图5所示的译码器1121可以对2比特的第二地址信号AYT<4:5>进行译码并产生4比特的译码信号。
组合部1122可以被配置为对译码器1121的输出信号以及图2的数据屏蔽信号DM执行与或(NOR)操作，并输出第二译码信号Lay2<0:3>。组合部1122可以包括多个NOR门。
当数据屏蔽信号DM被去激活为低电平时，如图5所示而配置的第二译码部112a可以对第二地址信号AYT<4:5>进行译码，并输出被译码的信号作为第二译码信号Lay2<0:3>。另一方面，当数据屏蔽信号DM被激活为高电平时，第二译码部112a可以将第二译码信号Lay2<0:3>去激活至低电平，并输出第二译码信号Lay2<0:3>，而不考虑第二地址信号AYT<4:5>。
可以与图5所示的相同的方式来配置图3的第二译码部112b。除组合部1122接收阻止信号DM_ex而非数据屏蔽信号DM外，可以用与图5的第二译码部112a相同的方式来配置图3的第二译码部112b。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的半导体存储装置不应当限于描述的实施例。确切地说，本文所述的半导体存储装置应当仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (9)

1.一种半导体存储装置，包括：
列控制信号发生器，所述列控制信号发生器被配置为在数据屏蔽操作期间控制与数据屏蔽对应的位线对的列控制信号，其中在所述数据屏蔽操作期间，所述列控制信号发生器将与数据屏蔽相对应的位线对的所述列控制信号去激活；以及
位线感测放大器，所述位线感测放大器被配置为感测并放大所述位线对之间的电压差，并且响应于列控制信号而将所述位线对与区段输入/输出线对耦合；
其中所述列控制信号发生器包括：
预译码单元，所述预译码单元被配置为接收列地址信号、选通信号和数据屏蔽信号，并被配置为产生译码信号；以及
主译码单元，所述主译码单元被配置为响应于所述译码信号而产生所述列控制信号，
其中当所述数据屏蔽信号被激活时，所述预译码单元产生所述译码信号，使得所述主译码单元去激活以及产生所述列控制信号。
2.如权利要求1所述的半导体存储装置，其中所述列地址信号包括第一地址信号和第二地址信号，
所述译码信号包括第一译码信号和第二译码信号，并且
所述预译码单元包括：
第一译码部，所述第一译码部被配置为当所述选通信号被激活时通过对所述第一地址信号译码来产生所述第一译码信号；以及
第二译码部，所述第二译码部被配置为当所述数据屏蔽信号被去激活时通过对所述第二地址信号译码来产生所述第二译码信号，并且在所述数据屏蔽信号被激活时产生所述第二译码信号使得所述主译码单元去激活以及产生所述列控制信号。
3.如权利要求2所述的半导体存储装置，其中当所述第一译码信号和所述第二译码信号均被激活时，所述主译码单元激活并输出所述列控制信号。
4.一种半导体存储装置，包括：
阻止信号发生器，所述阻止信号发生器被配置为当数据屏蔽信号被激活时激活阻止信号；以及
列控制信号发生器，所述列控制信号发生器被配置为当选通信号被激活时通过对列地址信号进行译码而产生列控制信号，其中当所述阻止信号被激活时，所述列控制信号发生器将所述列控制信号去激活，
其中所述阻止信号发生器附加地接收所述选通信号，并在所述选通信号被去激活之后将所述阻止信号去激活；
其中所述列控制信号发生器包括：
预译码单元，所述预译码单元被配置为接收所述列地址信号、所述选通信号和所述阻止信号，并且产生译码信号；以及
主译码单元，所述主译码单元被配置为响应于所述译码信号而产生所述列控制信号，
其中当所述数据屏蔽信号被激活时，所述预译码单元产生所述译码信号使得所述主译码单元去激活以及产生所述列控制信号。
5.如权利要求4所述的半导体存储装置，其中所述阻止信号发生器包括：
传输单元，所述传输单元被配置为响应于所述选通信号来传输所述数据屏蔽信号；以及
锁存单元，所述锁存单元被配置为锁存被传输的所述数据屏蔽信号。
6.如权利要求5所述的半导体存储装置，其中所述阻止信号发生器还包括被配置为延迟锁存结果的延迟单元。
7.如权利要求4所述的半导体存储装置，其中所述列地址信号包括第一地址信号和第二地址信号；
所述译码信号包括第一译码信号和第二译码信号；
并且所述预译码单元包括：
第一译码部，所述第一译码部被配置为当所述选通信号被激活时通过对所述第一地址信号译码来产生所述第一译码信号；以及
第二译码部，所述第二译码部被配置为当所述阻止信号被去激活时通过对所述第二地址信号译码来产生所述第二译码信号，并且当所述阻止信号被激活时产生所述第二译码信号，使得所述主译码单元去激活以及产生所述列控制信号。
8.如权利要求7所述的半导体存储装置，其中当所述第一译码信号和所述第二译码信号二者均被激活时，所述主译码单元激活并输出所述列控制信号。
9.如权利要求4所述的半导体存储装置，还包括位线感测放大器，所述位线感测放大器被配置为感测并放大位线对之间的电压差，并响应于所述列控制信号而将所述位线对与区段输入/输出线对电耦合。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8582380B2 (en) * 2011-12-21 2013-11-12 Micron Technology, Inc. Systems, circuits, and methods for charge sharing
CN103187091A (zh) * 2013-03-19 2013-07-03 西安华芯半导体有限公司 Dram自刷新方法
US9135984B2 (en) * 2013-12-18 2015-09-15 Micron Technology, Inc. Apparatuses and methods for writing masked data to a buffer
KR20170068718A (ko) 2015-12-09 2017-06-20 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1232269A (zh) * 1998-04-13 1999-10-20 日本电气株式会社 半导体同步存储器件及其控制方法
CN101105972A (zh) * 2006-07-12 2008-01-16 富士通株式会社 半导体存储器、控制器和半导体存储器操作方法
US7380092B2 (en) * 2002-06-28 2008-05-27 Rambus Inc. Memory device and system having a variable depth write buffer and preload method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100160A (ja) 1998-09-18 2000-04-07 Nec Corp 同期型半導体メモリ
JP4515566B2 (ja) * 1999-11-09 2010-08-04 富士通セミコンダクター株式会社 半導体集積回路
KR100712546B1 (ko) 2006-01-12 2007-05-02 삼성전자주식회사 동기식 반도체 메모리 장치의 기입 데이터 마스크 신호발생 회로 및 기입 데이터 마스크 신호 발생 방법
KR100753418B1 (ko) * 2006-03-30 2007-08-30 주식회사 하이닉스반도체 로우 및 컬럼 어드레스를 이용하여 비트라인 감지 증폭동작을 제어하는 반도체 메모리 장치
KR100780613B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 구동방법
KR100800382B1 (ko) * 2006-08-17 2008-02-01 삼성전자주식회사 반도체 메모리 장치에서의 신호제어방법 및 그에 따른컬럼선택라인 인에이블 신호 발생회로
JP4914771B2 (ja) 2007-06-01 2012-04-11 エルピーダメモリ株式会社 半導体装置
KR100939117B1 (ko) * 2007-12-28 2010-01-28 주식회사 하이닉스반도체 안정적 데이터 액세스를 위한 반도체 메모리 장치 및 그방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1232269A (zh) * 1998-04-13 1999-10-20 日本电气株式会社 半导体同步存储器件及其控制方法
US7380092B2 (en) * 2002-06-28 2008-05-27 Rambus Inc. Memory device and system having a variable depth write buffer and preload method
CN101105972A (zh) * 2006-07-12 2008-01-16 富士通株式会社 半导体存储器、控制器和半导体存储器操作方法

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