CN102496384A - 一种噪声电流补偿电路 - Google Patents

Abstract

本发明公开一种噪声电流补偿电路，该电路设有两个输入输出端，两个互补的控制信号CON和CONF，控制信号用于控制该补偿电路的工作模式(工作状态和初始状态)。该电路主要由7个PMOS管和8个NMOS管所组成。该噪声电流补偿电路在正常工作状态下通过检测原电路中两根信号线上的电位变化率的变化情况，自动让原电路中放电较慢的一端信号放电更慢，让原电路中放电较快的一端信号放电更快，从而消除噪声电流对原电路的影响，为后续电路信号的正确识别提供帮助。所提出的噪声电流补偿电路可以用于SRAM的位线漏电流补偿上，因为SRAM位线上较大漏电流的存在会导致位线两端电位差的减小而造成后续电路无法正确识别信号。

Description

一种噪声电流补偿电路

技术领域

本发明涉及一种对存在较大噪声电流的电路进行补偿，从而消除电路中噪声电流对电路所产生的不利影响的噪声电流补偿电路，属于集成电路设计技术领域。所设计的噪声电流补偿电路可以应用于SRAM的位线漏电流补偿上，因为当位线上存在较大的漏电流时，会造成两根位线间的电压差的减小从而会导致后续电路无法正确识别信号。

背景技术

电路中的噪声电流是指那些在电路中会干扰电路正常工作的那部分电流。虽然在电路中噪声电流的存在不可避免，但是噪声电流的影响却是不能被忽略的，噪声电流在电路中最大的问题是会干扰正常信号的正确识别。特别是随着CMOS技术的进步，电路的工作电压和阈值电压的下降将使得电路中漏电流对电路的影响开始越来越显著，使得电路呈现出不稳定性。而当这些漏电流作为噪声电流对电路的正常工作构成威胁时，就必须采取措施以消除噪声电流对电路的不利影响，从而增强电路的稳定性。

发明内容

发明目的：针对现有技术中存在的问题和不足，本发明提供一种用以消除噪声电流增强电路稳定性的噪声电流补偿电路。

技术方案：一种噪声电流补偿电路，该电路主要是由7个PMOS管(即，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6和第七PMOS管P7)和8个NMOS管(即，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8)所组成。该噪声电流补偿电路有两个输入输出端(第一输入输出端A和第二输入输出端B)，以及两个互补的控制信号CON和CONF。

其中：

第一PMOS管P1的源端连电源电压VDD，其漏端与第二输入输出端B相连，其栅端与第二PMOS管P2的漏端相连；所述第二PMOS管P2的源端与电源电压VDD相连，第二PMOS管P2的栅端与第三NMOS管N3的栅端相连并与控制信号CON相连；所述第三NMOS管N3的源端与第三PMOS管P3的源端相连并与第二PMOS管P2的漏端相连，第三NMOS管N3的漏端与第三PMOS管P3的漏端相连；所述第三PMOS管P3的栅端与控制信号CON的互补信号CONF相连；所述第四PMOS管P4的漏端和第四NMOS管N4的漏端相连并与第三PMOS管P3的漏端相连；第四PMOS管P4的源端与电源电压VDD相连，第四PMOS管P4的栅端与第五PMOS管P5的栅端相连并与第七PMOS管P7的栅端相连；所述第五PMOS管P5的栅端与其漏端相连并与第五NMOS管N5的漏端相连，第五PMOS管P5的源端与电源电压VDD相连；第四NMOS管N4的栅端与第七NMOS管N7的栅端相连并直接与第二输入输出端B相连，第五NMOS管N5的栅端直接与第二输入输出端A相连，第四NMOS管N4的源端与第五NMOS管N5的源端相连并与第八NMOS管N8的漏端相连；第七PMOS管P7的源端直接与电源电压VDD相连，第七PMOS管P7的漏端与第七NMOS管N7的漏端相连，第七NMOS管N7的源端也与第八NMOS管N8的漏端相连；第八NMOS管N8的栅端与控制信号CON相连，其源端与电源地VSS直接相连；第六PMOS管P6的源端与第六NMOS管N6的源端相连并与第七NMOS管N7的漏端相连，第六PMOS管P6的漏端与第六NMOS管N6的漏端相连并与第一NMOS管N1的栅端相连；所述第六PMOS管P6的栅端与控制信号CONF直接相连，第六NMOS管N6的栅端与控制信号CON直接相连；第二NMOS管N2的栅端也与控制信号CONF直接相连，第二NMOS管N2的源端直接与电源地VSS相连，其漏端与NMOS管N1的栅端相连；所述第一NMOS管N1的源端与电源地VSS直接相连，其漏端则与第二输入输出端B直接相连；

此外，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6和第七PMOS管P7的体端均与电源电压VDD相连；第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8的体端均与电源地VSS相连。

有益效果：与现有技术相比，本发明所提供的噪声电流补偿电路在正常工作状态下通过检测原电路中两根信号线上的电位变化率的变化情况，自动让原电路中放电较慢的一端信号放电更慢，让原电路中放电较快的一端信号放电更快，从而消除噪声电流对原电路的不利影响，从而增强电路的稳定性，为后续电路信号的正确识别提供帮助。该电路可以用于SRAM的位线漏电流补偿上，因为SRAM位线上较大漏电流的存在会导致位线两端电位差的减小而造成后续电路无法正确识别信号。

附图说明

图1是本发明实施例的电路结构图；

图2是用于模拟噪声电流的电路结构图；

图3是将噪声电流补偿电路放入后的电路结构图；

图4是未加噪声电流补偿电路的信号仿真波形图；

图5是放入噪声电流补偿电路的信号仿真波形图；

图6是原电路中在未加噪声电流补偿电路时的Y端电位与X端电位之差的mismatch蒙特卡洛仿真波形图(100次)；

图7是原电路中在放入噪声电流补偿电路时的Y端电位与X端电位之差的mismatch蒙特卡洛仿真波形图(100次)

具体实施方式

下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。

如图1所示，本发明实施例的噪声电流补偿电路该电路主要是由7个PMOS管(即，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6和第七PMOS管P7)和8个NMOS管(即，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8)所组成。该噪声电流补偿电路有两个输入输出端A和B，以及两个互补的控制信号CON和CONF。

其具体连接关系如下：第一PMOS管P1的源端连电源电压VDD，其漏端与第二输入输出端B相连，其栅端与第二PMOS管P2的漏端相连；所述第二PMOS管P2的源端与电源电压VDD相连，第二PMOS管P2的栅端与第三NMOS管N3的栅端相连并与控制信号CON相连；所述第三NMOS管N3的源端与第三PMOS管P3的源端相连并与第二PMOS管P2的漏端相连，第三NMOS管N3的漏端与第三PMOS管P3的漏端相连；所述第三PMOS管P3的栅端与控制信号CON的互补信号CONF相连；所述第四PMOS管P4的漏端和第四NMOS管N4的漏端相连并与第三PMOS管P3的漏端相连；第四PMOS管P4的源端与电源电压VDD相连，第四PMOS管P4的栅端与第五PMOS管P5的栅端相连并与第七PMOS管P7的栅端相连；所述第五PMOS管P5的栅端与其漏端相连并与第五NMOS管N5的漏端相连，第五PMOS管P5的源端与电源电压VDD相连；第四NMOS管N4的栅端与第七NMOS管N7的栅端相连并直接与第二输入输出端B相连，第五NMOS管N5的栅端直接与第二输入输出端A相连，第四NMOS管N4的源端与第五NMOS管N5的源端相连并与第八NMOS管N8的漏端相连；第七PMOS管P7的源端直接与电源电压VDD相连，第七PMOS管P7的漏端与第七NMOS管N7的漏端相连，第七NMOS管N7的源端也与第八NMOS管N8的漏端相连；第八NMOS管N8的栅端与控制信号CON相连，其源端与电源地VSS直接相连；第六PMOS管P6的源端与第六NMOS管N6的源端相连并与第七NMOS管N7的漏端相连，第六PMOS管P6的漏端与第六NMOS管N6的漏端相连并与第一NMOS管N1的栅端相连；所述第六PMOS管P6的栅端与控制信号CONF直接相连，第六NMOS管N6的栅端与控制信号CON直接相连；第二NMOS管N2的栅端也与控制信号CONF直接相连，第二NMOS管N2的源端直接与电源地VSS相连，其漏端与NMOS管N1的栅端相连；所述第一NMOS管N1的源端与电源地VSS直接相连，其漏端则与第二输入输出端B直接相连；

此外，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6和第七PMOS管P7的体端均与电源电压VDD相连；第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8的体端均与电源地VSS相连。

如图2所示，在该电路模型中，有两根信号线X和Y，电容C1和电容C2分别用于模拟X和Y上的负载电容，且均为500pF。电路模型中用一个W＝600nm，L＝60nm的第一NMOS管N1来模拟电路的工作电流，用一个W＝120nm，L＝60nm的第二NMOS管N2来模拟电路中的噪声电流，可以看出，在电路开始工作时，其工作电流是噪声电流的5倍。第一PMOS管P1～第三PMOS管P3用于初始化原电路，当电路开始工作时，这三个PMOS均处于截止状态。另外CON是电路的控制信号，用于控制电路所处的状态，当CON＝“0”时，第一PMOS管P1～第三PMOS管P3均导通使得两根信号线X和Y的电位均处于电源电压VDD，此时第一NMOS管N1和第二NMOS管N2也处于截止状态，于是电路处于预充状态，也就是初始化状态；而当CON＝“1”时，电路进入工作状态，此时第一NMOS管N1和第二NMOS管N2导通，第一PMOS管P1～第三PMOS管P3截止，工作电流和噪声电流分别对信号线X和Y进行放电。图中的SA为灵敏放大器，用于检测并放大两根信号线X和Y之间的电位差。该电路的电源电压VDD为1.2V。

本发明的噪声电流补偿电路的工作原理如下：

主电路与所提出的噪声电流补偿电路之间的连接关系如图3所示。电源电压VDD＝1.2V，CON和CONF是一对互补的控制信号，当CON＝“0”，CONF＝“1”时，主电路中的两根信号线X和Y处于预充电状态，与此同时补偿电路中的第三PMOS管P3和第三NMOS管N3，第六PMOS管P6和第六NMOS管N6，以及第八NMOS管N8均处于关闭状态，此时由于第二PMOS管P2导通使得第一PMOS管P1的栅压为VDD，第二NMOS管N2导通使得NMOS管N1的栅压为VSS，这样，第一PMOS管P1和第一NMOS管N1同样处于关闭状态，该噪声电流补偿电路就对原电路不产生影响，整个电路处于初始化状态，如图1和3所示。当CON＝“1”，CONF＝“0”时，电路则进入工作状态。此时，工作电流开始对原电路中的X端放电，噪声电流开始对原电路中的Y端放电。由于工作电流是噪声电流的5倍，且X和Y上的负载电容均相同，于是X的SR(slewrate)会比Y的SR要大。另外，该噪声电流补偿电路中的第三PMOS管P3、第三NMOS管N3、第六PMOS管P6、第六NMOS管N6以及第八NMOS管N8也同时打开，第二NMOS管N2和第二PMOS管P2也同时关闭，此时该补偿电路开始工作。参看图1，当补偿电路的第二输入输出端B的放电速度，也即B端的SR比A端的SR大时，第四PMOS管P4和第四NMOS管N4的漏端电位、第七PMOS管P7和第七NMOS管N7的漏端电位会随之升高，这样，第一PMOS管P1的栅压和第一NMOS管N1的栅压会随之不断上升，导致第一PMOS管P1的驱动能力不断下降，第一NMOS管N1的驱动能力不断增强从而不断拉低B端电位。而B端电位的拉低又会加剧B端的放电速度，于是，若在初始状态时，B端的SR比A端的SR大，那么该补偿电路就会为原电路提供正反馈回路，使得原电路中放电较快的信号端放电更快。

反之，若在初始状态时，第二输入输出端B的SR比第一输入输出端A的SR小，则第四PMOS管P4和第四NMOS管N4的漏端电位、第七PMOS管P7和第七NMOS管N7的漏端电位会随之不断下降，这样，第一PMOS管P1的栅压和第一NMOS管N1的栅压会随之不断下降，导致第一NMOS管N1的驱动能力不断下降，第一PMOS管P1的驱动能力不断增强从而不断拉高B端电位。而B端电位的拉高又会抑制B端的放电速度，于是，若在初始状态时，B端的SR比A端的SR小，那么该补偿电路同样会为原电路提供正反馈回路，使得原电路中放电较慢的信号端放电更慢。

这样，当对原电路采用该补偿电路后，此噪声电流补偿电路会根据原电路中两根信号线X和Y上的电位变化率的变化情况，自动让原电路中放电较慢的一端信号放电更慢，让原电路中放电较快的一端信号放电更快，从而消除噪声电流对电路的不利影响，为后续电路信号的正确识别提供帮助。

图4所示为未加补偿电路的信号波形图，图5所示为加入补偿电路后的信号波形图。从图4中可以看出噪声电流对电路的影响，较大的噪声电流会干扰后续电路的信号正确识别，从而对电路的稳定性构成威胁。

以建立1/2VDD的电位差，也就是600mV电位差为例，表1显示的是两种情况在室温下，五个不同工艺角下所需要的时间差ΔT(从电路开始工作到600mV电位差建立的时间之差)：

表1

从表1中可以看出，在五个不同的工艺角下，未加补偿电路的电路在ff工艺角下建立600mV电位差所需的时间最小，为1.255us，而加入补偿电路后，电路在ss工艺角下建立600mV的电位差所需的时间最长，为0.76us，这样，为建立相同的电位差，在五个不同的工艺角条件下，加入补偿电路后的电路的性能在最坏情况下也要比未加补偿电路的电路在最好情况下的性能要优越。

而如果电路需要在一个固定的时间差之后(以1us为例)对信号进行处理，则两种情况在室温下，五个工艺角条件下所能建立的电位差如表2所示：

表2

从表2中可以看出，在五个不同的工艺角下，未加补偿电路的电路在ff工艺角下在1us后所能建立的电位差最大，为499.9mV，而加入补偿电路后，电路在ss工艺角下在1us后所能建立的电位差最小，为818.6mV，这样，在经过相同时间差的同等情况下，加入补偿电路后的电路在最坏情况下也要比未加补偿电路的电路在最好情况下所能建立的电位差要大，从而在电路不损失性能的前提下，保证了后续电路对信号的正确识别。

表3所示为在不同温度条件下，为建立600mV电位差，两种情况下所需要的时间差ΔT：

表3

从表3中可以看出，在不同的温度条件下，未加补偿电路的电路在-40°时建立600mV电位差所需的时间差最小，为1.304us，而加入补偿电路后，电路在60°时建立600mV的电位差所需的时间差最长，为0.661us，这样，为建立相同的电位差，在不同的温度条件下，加入补偿电路后的电路的性能在最坏情况下也要比未加补偿电路的电路在最好情况下的性能要优越。

表4所示为在不同温度条件下，在电路开始工作1us后两种情况下所能建立的电位差ΔV：

表4

从表4中可以看出，在不同温度情况下，未加补偿电路的电路在-40°时在1us后所能建立的电位差最大，为479.2mV，而加入补偿电路后，电路在60°时在1us后所能建立的电位差最小，为926.6mV，这样，在经过相同时间差的同等情况下，加入补偿电路后的电路在最坏情况下也要比未加补偿电路的电路在最好情况下所能建立的电位差要大，从而在电路不损失性能的前提下，保证了后续电路对信号的正确识别。

从表中可以看出，当未加补偿电路时，较大的噪声电流会造成整体电路的时间延迟(为保证电路的功能性正确)，如表1和表3所示；或者在固定时间内所能建立的电位差过小，导致有可能造成后续电路无法对信号进行正确识别(为保证电路的性能不降低)，如表2和表4所示。因而，通过采用噪声电流补偿电路，既可以保证电路的功能性正确，又可以保证电路的性能不下降，从而消除噪声电流对电路的不利影响。

图6所示为未加噪声电流补偿电路时原电路中的Y端电位与X端电位之差的mismatch蒙特卡洛仿真波形图(100次)，图7所示为原电路中在放入噪声电流补偿电路后的Y端电位与X端电位之差的mismatch蒙特卡洛仿真波形图(100次)。从仿真波形图中可以看出，未加噪声电流补偿电路时原电路在最好情况下建立600mV电位差所需要的时间差为1.367us，在电路开始工作1us后所能建立的电位差在最好情况下为454.9mV；而加入噪声电流补偿电路后，电路在最坏情况下建立600mV电位差所需要的时间差为0.803us，在电路开始工作1us后所能建立的电位差在最坏情况下为812.9mV，可以看出加入噪声电流补偿电路后的电路在最坏情况下也要比未加噪声电流补偿电路的电路在最好情况下的性能指标要优越。此外，从图7中还可以看出，仿真波形图分布比较集中，因而该噪声电流补偿电路的补偿效果具有较好的稳定性。

Claims (1)

1.一种噪声电流补偿电路，其特征在于：包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8，其中：

第一PMOS管P1的源端连电源电压VDD，其漏端与第二输入输出端B相连，其栅端与第二PMOS管P2的漏端相连；所述第二PMOS管P2的源端与电源电压VDD相连，第二PMOS管P2的栅端与第三NMOS管N3的栅端相连并与控制信号CON相连；所述第三NMOS管N3的源端与第三PMOS管P3的源端相连并与第二PMOS管P2的漏端相连，第三NMOS管N3的漏端与第三PMOS管P3的漏端相连；所述第三PMOS管P3的栅端与控制信号CON的互补信号CONF相连；所述第四PMOS管P4的漏端和第四NMOS管N4的漏端相连并与第三PMOS管P3的漏端相连；第四PMOS管P4的源端与电源电压VDD相连，第四PMOS管P4的栅端与第五PMOS管P5的栅端相连并与第七PMOS管P7的栅端相连；所述第五PMOS管P5的栅端与其漏端相连并与第五NMOS管N5的漏端相连，第五PMOS管P5的源端与电源电压VDD相连；第四NMOS管N4的栅端与第七NMOS管N7的栅端相连并直接与第二输入输出端B相连，第五NMOS管N5的栅端直接与第二输入输出端A相连，第四NMOS管N4的源端与第五NMOS管N5的源端相连并与第八NMOS管N8的漏端相连；第七PMOS管P7的源端直接与电源电压VDD相连，第七PMOS管P7的漏端与第七NMOS管N7的漏端相连，第七NMOS管N7的源端也与第八NMOS管N8的漏端相连；第八NMOS管N8的栅端与控制信号CON相连，其源端与电源地VSS直接相连；第六PMOS管P6的源端与第六NMOS管N6的源端相连并与第七NMOS管N7的漏端相连，第六PMOS管P6的漏端与第六NMOS管N6的漏端相连并与第一NMOS管N1的栅端相连；所述第六PMOS管P6的栅端与控制信号CONF直接相连，第六NMOS管N6的栅端与控制信号CON直接相连；第二NMOS管N2的栅端也与控制信号CONF直接相连，第二NMOS管N2的源端直接与电源地VSS相连，其漏端与NMOS管N1的栅端相连；所述第一NMOS管N1的源端与电源地VSS直接相连，其漏端则与第二输入输出端B直接相连；

此外，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6和第七PMOS管P7的体端均与电源电压VDD相连；第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8的体端均与电源地VSS相连。

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