DE69317964T2

DE69317964T2 - Dynamischer RAM mit Spannungsstressanlegeschaltung

Info

Publication number: DE69317964T2
Application number: DE69317964T
Authority: DE
Inventors: Masaki Ogihara
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1992-08-31
Filing date: 1993-08-31
Publication date: 1998-09-10
Anticipated expiration: 2013-09-01
Also published as: US5475646A; EP0585870B1; KR950014097B1; KR940004654A; EP0585870A3; JPH0676569A; EP0585870A2; JP2977385B2; DE69317964D1

Description

Die vorliegende Erfindung betrifft einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM), der eine Belastungsspannungsanlegeschaltung aufweist.
Im allgemeinen werden Halbleiterbauelemente einer Überprüfung unterworfen, bevor sie von der Fabrik an Kunden geliefert werden, so daß nur diejenigen, die als zuverlässig erachtet wurden, an die Kunden geliefert werden können. Bei der Überprüfung werden die Bauelemente auf versteckte Mängel überprüft, die sie haben können, ohne unbrauchbar zu sein oder verschlechterte Charakteristika aufzuweisen. Insbesondere wird eine relativ hohe Spannung an jedes der Bauelemente für eine kurze Zeitdauer angelegt. Diese Spannung ist höher, als die Spannung, die an das Bauelement während dessen Gebrauch angelegt wird. Somit empfängt das Bauelement innerhalb der kurzen Zeitdauer eine Belastung, die größer ist, als die Belastung, die es während seiner frühen Ausfallperiode empfangen kann. Es wird dann bestimmt, ob das Bauelement die Belastung aushält oder nicht. Wenn das Bauelement die Belastungen nicht aushält, wird es von der Fabrik nicht ausgeliefert. Somit werden nur die Bauelemente, die der Belastung widerstanden haben, als zuverlässig erachtet, und werden anschließend an die Kunden geliefert.
In einem früher entwickelten wird ein externes Auffrischtaktsignal von dem Auffrischanschluß an den Auffrischzähler zugeführt, um ein Auffrischen während des normalen Betriebes des s auszuführen. Die internationale PCT veröffentlichungsnummer WO 82/00917, US 80/01149 (internationales Veröffentlichunggdatum: 18. März 1982) "Tape Burn-in Circuit" offenbart eine Auffrischtechnik, die auf diese Art von anwendbar ist. In dieser Technik wird ein Einbrennsignal (Burn-in signal) über die Drähte, die in einem externen Band eingebettet sind, an den DRAM zugeführt, und ein Taktauffrischsignal wird gleichzeitig über den Auffrischanschluß an den Auffrischzähler zugeführt. Folglich werden die Zeilenschaltung und die Spaltenschaltung aktiviert, und der Auffrischzähler wird betätigt, um ein Signal sowohlan die Zeilendekodiererschaltung, als auch an die Spaltendekodiererschaltung auszugeben. Vier Anschlüsse werden benötigt, um den Einbrennbetrieb (burn-in Operation) an dem DRAM auszuführen. Dies sind: ein Energieversorgungsanschluß, ein Masseanschluß, ein Einbrennmodus-Anschluß und ein Auffrischanschluß.
Je mehr Speicherkapazität ein DRAM hat, desto mehr Anschlüsse weist er auf. Um die Zahl der Anschlüsse zu reduzieren, wird auf den Auffrischanschluß, der zum Eingeben eines externen Taktauffrischsignals verwendet wird, verzichtet. In diesem Fall wird kein Auffrischsignal an den DRAM zugeführt. Statt dessen wird der DRAM in einen CBR- Auffrischmodus eingestellt, um während seines gewöhnlichen Betriebs aufgefrischt zu werden. Während der DRAM in dem CBR-Auffrischmodus verweilt, werden ein -signal und ein -Signal aufeinanderfolgend über den CAS-Anschluß bzw. RAS-Anschluß dem DRAM zugeführt, wodurch ein internes Taktsignal des DRAMs dem Auffrischzähler zugeführt wird, dessen Ausgabe als Auffrischadresse verwendet wird.
Bisher wurde eine Überprüfung an einem paketierten CBR- Auffrischmodus DRAM in folgender Weise durchgeführt. Zuerst werden externe Adressignale nacheinander an die entsprechenden Adressignalanschlüsse des DRAMs zugeführt, wodurch auf eine Wortleitung des DRAMs nach der anderen zugegriffen wird. Um dieses Verfahren durchzuführen, benötigt der DRAM eine große Anzahl von Eingangsanschlußflächen, und eine Überprüfungsvorrichtung, die allgemein als Testeinrichtung ("prober") bekannt ist, muß verwendet werden, die einen Adressignalgenerator zum Erzeugen vieler Adressignale zum Zuführen an die Eingangsanschlußflächen des DRAMs aufweist.
Das Überprüfungsverfahren kann an DRAM-Chips, die in einem Halbleiterwafer ausgebildet sind, ausgeführt werden. In diesem Fall werden die Anschlüsse der Testeinrichtung mit den Adressignalanschlußflächen eines DRAM-Chips in Verbindung gebracht, und Adressignale werden nacheinander über die Testeinrichtungsanschlüsse an die entsprechenden Eingangsanschlußflächen zugeführt, um dadurch nacheinander auf die Wortleitungen des DRAM-Chips zuzugreifen. Um die Wirksamkeit der Überprüfung zu steigern, ist es wünschenswert, daß die Testeinrichtung viele Anschlüsse hat, so daß sie Adressignale an die Adressignalanschlußflächen von mehreren DPAM-Chips gleichzeitig bereitstellen kann. (Am wünschenswertesten sollte die Testeinrichtung so viele Anschlüsse haben, wie Adressignalanschlüsse auf dem Wafer vorhanden sind). In der Tat ist es jedoch schwierig eine Teisteinrichtung herzustellen, die eine Testplatte mit so vielen Anschlüssen hat. Ein weiteres Problem ist, daß die Testeinrichtung einen Adressignalgenerator enthalten muß.
Um diese Probleme zu lösen, ist ein Überprüfungsverfahren entwickelt worden, das in der US-Anmeldung Nr. 07/695,014 offenbart ist (die basierend auf der japanischen Patentanmeldung Nr. 2-119949, JP-A-6333169 angemeldet wurde). In diesem Verfahren ist eine einzige Überprüfungstestanschlußfläche auf einem CBR-Auffrischmodus- DRAM ausgebildet, und ein -Signal und ein -Signal werden nacheinander dem DRAM zugeführt, während extern ein Überprüfungstestmodussignal an die Überprüfungstestanschlußfläche zugeführt wird, um dadurch den Auffrischzähler, die Zeilenschaltung und die Spaltenschaltung zu bringen, und die Ausgabe des Auffrischzählers wird gleichzeitig an den Zeilenadresspuffer und an den Spaltenadresspuffer bereitgestellt.
Mit diesem Verfahren ist es nicht notwendig nacheinander externe Adressignale an den DRAM bereitzustellen, um einen Überprüfungstest an dem DRAM durchzuführen. Somit benötigt der DRAM nur fünf Anschlüsse, d. h. einen Energieversorgungsanschluß, einen Masseanschluß, einen Überprüfungstestmodusanschluß, einen -Anschluß und einen -Anschluß. Jedoch wird verlangt, daß die Anzahl von Eingangsanschlußflächen, die ein DRAM-Chip haben muß, um sich einer Überprüfung zu unterziehen, soweit wie möglich reduziert wird, um die Wirksamkeit der Überprüfung weiter zu steigern.
Dementsprechend ist es eine Aufgabe dieser Erfindung einen DRAM bereitzustellen, der eine relativ geringe Anzahl von Eingangsanschlußflächen zum Gebrauch bei der Überprüfung des DRAMs aufweist, und der somit der Reduzierung der Anzahl von Anschlüssen dient, die eine Testeinrichtung zum Überprüfen jedes DRAM-Chips, der in einem Halbleiterwafer ausgebildet ist, benötigt, und dient auch zum Steigern der Wirksamkeit der Überprüfung.
Um die Aufgabe zu erzielen, ist gemäß der Erfindung ein DRAM vorgesehen, umfassend: einen dynamischen Speicherbereich, einschließlich einer Speicherzellenmatrix mit Speicherzellen vom dynamischen Typ, die in Zeilen und Spalten angeordnet sind, einer Zeilenschaltung und einer Spaltungsschaltung, die beide mit der Speicherzellenmatrix verbunden sind, und einem Auffrischzähler zum Erzeugen eines Auffrischadressignales zum Auffrischen der Speicherzellen vom dynamischen Typ, wenn der dynamische Speicherbereich in einen CBR-Modus eingestellt ist; eine erste Überprüfungstestanschlußfläche zum Empfangen eines ersten externen Steuersignals, zum Einstellen des dynamischen Speicherbereiches in einen gewöhnlichen Modus oder in einen Überprüfungsmodus; eine zweite Überprüfungstestanschlußfläche zum Empfangen eines zweiten externen Steuersignals, zum Einstellen des dynamischen Speicherbereiches in den CBR-Auffrischmodus; und eine Moduseinstellschaltung zum Erfassen, ob das erste externe Steuersignal und das zweite externe Steuersignal in vorbestimmten Zuständen sind oder nicht, und zum Ermächtigen der Zeilenschaltung und der Spaltenschaltung nach dem Erfassen, daß das erste und zweite steuersignal in den vorbestimmten Zuständen sind, wodurch bewirkt wird, daß der Auffrischzähler das Auffrischadressignal an die Zeilenschaltung und an die Spaltenschaltung bereitstellt.
Da die Steuersignale extern zugeführt werden, müßten die Auffrischadressignale nicht extern zugeführt werden. Eine Überprüfungstestbelastung kann an den dynamischen Speicherbereich nahezu ohne Verluste angelegt werden. Die Anzahl von Eingangsanschlußflächen, die zum Durchführen einer Überprüfung des DRAMs benötigt wird, ist somit klein. Somit müssen eine Testeinrichtung und eine Testplatte, die beide beim Überprüfen von identischen DRAM-Chips auf einem Wafer verwendet werden, eine kleine Anzahl von Anschlüssen für jeden der DRAM-Chips aufweisen.
Diese Erfindung kann aus der folgenden detaillierten Beschreibung im Zusammenhang mit den beigefügten Zeichnungen vollständiger verstanden werden, wobei:
Fig. 1 ein Blockdiagramm ist, das einen DRAM gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2 ein Diagramm ist, das einen Teil des in Fig. 1 gezeigten DRAM darstellt;
Fig. 3 ein Diagramm ist, das einen der 1 Bit Abschnitte der Adresschaltung zeigt, die im DRAM enthalten ist;
Fig. 4 ein Diagramm ist, das die Moduseinstellschaltung, die in dem DRAM enthalten ist, darstellt;
Fig. 5 ein Zeitablaufdiagramm zum Erklären ist, wie die Moduseinstellschaltung den Speicherbereich des DRAMs einstellt;
Fig. 6 ein Zeitablaufdiagramm zum Erklären eines Verfahrens ist, wie die Moduseinstellschaltung den Speicherbereich in den Schreibmodus einstellt;
Fig. 7 ein Diagramm ist, das einen anderen Typen einer Moduseinstellschaltung zeigt, die in dem DRAM der Fig. 1 enthalten sein kann;
Fig. 8 ein Zeitablaufdiagramm zum Erklären eines anderen Verfahrens ist, wie die Moduseinstellschaltung den Speicherbereich in den Schreibmodus einstellt;
Fig. 9 ein Diagramm ist, das die Eingangsdatenerzeugungsschaltung, die in dem DRAM der Fig. 1 enthalten ist, darstellt;
Fig. 10 ein Diagramm ist, das einen anderen Typen einer Eingangsdatenerzeugungsschaltung, die anstelle der in Fig. 9 gezeigten Schaltung verwendet werden kann, zeigt;
Fig. 11 ein Diagramm ist, das die Schaltung zum Erniedrigen der Energieversorgungsspannung und die Steuerschaltung zum Stoppen des Erniedrigens der Energieversorgungsspannung zeigt, die beide in dem DRAM der Fig. 1 enthalten sind;
Fig. 12 ein Diagramm ist, das einen anderen Typen einer Schaltung zum Erniedrigen der Energieversorgungsspannung und eine Steuerschaltung darstell, die anstelle der in Fig. 11 gezeigten verwendet werden können;
Fig. 13 ein Diagramm ist, das einen weiteren Typen einer Schaltung zum Erniedrigen der Energieversorgungsspannung und eine Steuerschaltung zeigt, die anstelle der in Fig. 11 gezeigten verwendet werden können;
Fig. 14 ein Diagramm ist, das die Charakteristik darstellt, die die in Fig. 13 gezeigte Schaltung zum Erniedrigen der Energieversorgungsspannung während des Erniedrigens der Energieversorgungsspannung aufweist;
Fig. 15 ein Diagramm ist, das die Charakteristik darstellt, die die in Fig. 13 gezeigte Schaltung zum Erniedrigen der Energieversorgungsspannung während dem Erniedrigen der Energieversorgungsspannung aufweist;
Fig. 16 ein Diagramm ist, das die Schaltung zum Erhöhen der Wortleitungsspannung und die Steuerschaltung zum Stoppen des Erniedrigens der Wortleitungsspannung darstellt, die beide in dem DRAM der Fig. 1 enthalten sind; und
Fig. 17 ein Diagramm der Zellenmatrixblockauswählschaltung ist, die in dem DRAM der Fig. 1 enthalten sein kann.
Mehrere Ausführungsformen der vorliegenden Erfindung werden im folgenden unter Bezugnahme auf die begleitenden Abbildungen beschrieben. Jede Komponente, die gewöhnlich in den Ausführungsformen verwendet wird, wird mit der gleichen Bezugsziffer in jeder Abbildung bezeichnet, und wird im folgenden nicht noch mal beschrieben.
Fig. 1 zeigt im Detail eine erste Ausführungsform der Erfindung, die ein DRAM einer 16m x 1 Bit Anordnung ist.
Wie in Fig. 1 dargestellt, hat der DRAM einen Energieversorgungsanschluß 1, einen Masseanschluß 2, einen RAS-Anschluß 3, einen CAS-Anschluß 4 und einen WE-Anschluß 5. Ein Energieversorgungspotential wird extern an den Anschluß 1 angelegt. Ein Massepotential wird extern an den Anschluß 2 angelegt. Ein (Zeilenadresstakt-) Signal wird extern dem RAS-Anschluß 3 zugeführt. Ein CAS (Spaltenadresstakt-) Signal wird extern dem -Anschluß 4 zugeführt. Ein (Schreibermächtigungs-) Signal wird extern dem WE-Anschluß 5 zugeführt. Der DRAM hat auch einen Dateneingangsanschluß 6, einen Datenausgabeanschluß 7 und eine Vielzahl von Adressanschlüssen 800 bis 811. Daten Din, die in eine Speichermatrix (wie später beschrieben) geschrieben werden sollen, werden extern dem Dateneingangsanschluß 6 zugeführt. Daten Dout, die von der Speicherzellenmatrix 15 gelesen werden, werden über den Datenausgabeanschluß 7 an eine externe Vorrichtung ausgegeben. Adressignale A0 bis A11 werden externen den Adressanschlüssen 800 bis 811 zugeführt.
Wie auch in Fig. 1 gezeigt, umfaßt der DRAM zudem einen Auffrischzähler 12, einen Zeilenadrespufferspeicher 13, einen Zeilendekodierer 14, eine Speicherzellenmatrix 15, einen Leseverstärker 16 und zwei Taktgeneratoren 111 und 112. Der Auffrischzähler 12 ist zum Erzeugen eines Auffrischsignales entworfen. Der Zeilenadresspufferspeicher 13 ist angeschlossen, um Zeilenadressignale, die in den Adressignalen A0 bis A11 enthalten sind, die den Adreßanschlüssen 800 bis 811 zugeführt werden, oder um das Auffrischadressignal zu empfangen, das von dem Auffrischzähler 12 ausgegeben wird. Der Zeilendekodierer 14 wird zum Dekodieren einer Ausgabe des Zeilenadresspufferspeichers 13 verwendet. Die Speicherzellenmatrix 15 umfaßt eine Anzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind. Irgendeine Zeile der Speicherzellen kann durch die Ausgabe des Zeilendekodierers 14 ausgewählt werden. Der Leseverstärker 16 ist mit der Speicherzellenmatrix 15 verbunden, um ein Lesepotential, das von der Speicherzellenmatrix 15 zugeführt wird, zu erfassen. Der erste Taktgenerator 111 ist zum Erzeugen eines ersten Taktsignals entworfen, und der zweite Taktgenerator 112 zum Erzeugen eines zweiten Taktsignals.
Der DRAM umfaßt zudem einen Spaltenadresspufferspeicher 17, einen Spaltendekodierer 18, ein I/O (Eingangs/Ausgangs) Gate 19, einen Datenausgabepufferspeicher 20 und einen Dateneingabepufferspeicher 21. Der Spaltenadresspufferspeicher 17 ist zum Empfangen des Spaltenadressignals entworfen, das in den Adressignalen A0 bis A11 enthalten ist, die den Adressanschlüssen 800 bis 811 zugeführt werden. Der Spaltendekodierer 18 wird zum Dekodieren einer Ausgabe des Spaltenadresspufferspeichers 17 verwendet. Das I-O-Gate 19 ist zum Empfangen bzw. Zuführen von Daten von bzw. an irgendeine Spalte der Speicherzellen, die durch eine Ausgabe des Spaltendekodierers 18 ausgewählt wird, vorgesehen. Der Datenausgabepufferspeicher 20 ist zum Verstärken der von dem I/O-Gate 19 gelesenen Daten und zum Ausgaben der Daten an den Datenausgabeanschluß 7 entworfen. Der Dateneingangspufferspeicher 21 wird zum Verstärken der Eingangsdaten Din, die dem Dateneingangsanschluß 16 zugeführt werden, verwendet, und gibt diese Daten an das I/O-Gate 19 aus.
Des weiteren hat der DRAM eine Schaltung 22 zum Erniedrigen der Energieversorgungsspannung und eine Schaltung 23 zum Erhöhen der Wortleitungsspannung. Die Schaltung 22 ist zum Erniedrigen der Energieversorgungsspannung Vcc von 5V auf beispielsweise 3 bis 4 V entworfen, die als interne Energieversorgungsspannung Vint verwendet wird. Die Schaltung 23 ist zum Erhöhen der internen Energieversorgungsspannung Vint, die von der Schaltung 22 ausgegeben wird, entworfen, und erzeugt eine Wortleitungsantriebsspannung WLDRV, die dem Wortleitungstreiber (nicht gezeigt), der in dem Zeilendekodierer 14 enthalten ist, zuführt.
In der in Fig. 1 gezeigten Ausführungsform wird die interne Energieversorgungsspannung Vint als Eetriebsspannung an alle internen Schaltungen, außer dem Wortleitungstreiber und dem Datenausgabepufferspeicher 20, zugeführt. Die Betriebsspannung des Datenausgabepufferspeichers 20 ist die Energieversorgungsspannung Vcc.
Der DRAM hat zwei Überprüfungstestanschlußflächen 24 und 25. An die erste Überprüfungstestanschlußfläche 24 wird ein Überprüfungstestmodussignal BI extern zugeführt, um den Modus des DRAMs zwischen einem gewöhnlichen Modus und einem Überprüfungstestmodus zu schalten. (Der Überprüfungstestmodus ist beispielsweise ein Einbrenn- Testmodus, in dem eine Belastungsspannung und eine thermische Belastung gleichzeitig an den DRAM angelegt werden) . An die zweite Überprüfungstestanschlußfläche 25 wird ein CBR (CAS vor RAS Auffrisch)-Modussignal zugeführt, um den Überprüfungsstest an dem DRAM zu initiieren.
Wie in Fig. 1 gezeigt, ist ein Adressohalter 26 zwischen die Ausgabe des Zeilenadresspufferspeichers 13 und die Adressanschlüsse 800 bis 811 geschaltet. Der Adresschalter 26 bleibt ausgeschaltet während der DRAM in den gewöhnlichen Überprüfungstestmodus eingestellt wird, und wird angeschaltet, wenn der DRAM in den Überprüfungstestmodus eingestellt wird.
Der DRAM hat auch eine Auffrischsteuerung 27 und einen Substratvorspannungsgenerator 28. Die Auffrischsteuerung 27 ist zum Steuern des Auffrischens der Speicherzellenmatrix 15 während des gewöhnlichen DRAM-Betriebes vorgesehen. Der Substratvorspannungsgenerator 28 ist zum Erzeugen eines Vorspannungspotentials Vbias entworfen, das an das Halbleitersubstrat des DRAMs angelegt wird.
Fig. 2 zeigt einen Teil des in Fig. 1 gezeigten DRAM. In dieser Fig. ist gezeigt: zwei der Speicherzellen MC der Matrix 15, die in Zeilen und Spalten angeordnet sind; zwei (WL1 und WL2) der Wortleitungen, die in der Speicherzellenmatrix 15 enthalten sind; zwei Bitleitungen BL und , die eines der Bitleitungspaare bilden, die in der Matrix 15 eingebaut sind, jeweils für eine Spalte der Speicherzellen; zwei Spaltenschalttransistoren SC, die für die Spalten der Speicherzellen MC vorgesehen sind; und Datenleitungen DQ und , die gewöhnlich für eine Vielzahl von Spalten der Speicherzellen verwendet werden. Jede Speicherzelle MC umfaßt einen Transistor T, der als Transfergate verwendet wird, und einen Kondensator C, der als Datenspeicherelement verwendet wird.
In Fig. 2 sind gezeigt: der Spaltendekodierer 18, ein Datenpufferspeicher 19a, der in dem I/O-Gate 19 enthalten ist, und mit den Datenleitungen DQ und verbunden ist, ein Multiplexer MP, der mit dem Datenpufferspeicher 19a verbunden ist, der Datenausgabepufferspeicher 20, der mit dem Multiplexer MP verbunden ist, und der Dateneingangspufferspeicher 21, der mit dem Multiplexer MP verbunden ist. Diese Komponenten 18, 19a, MP, 20 und 21 bilden eine Spaltenschaltung 29. Wie in Fig. 2 gezeigt, ist eine Spaltensteuerung 30 zum Steuern der Spaltenschaltung 29 vorgesehen.
Rückbeziehend auf Fig. 1, bilden der Zeilendekodierer 14, die Speicherzellenmatrix 15 und der Leseverstärker 16 einen Teil einer Spaltenschaltung (nicht gezeigt), die der Steuerung des Zugriffs auf die Spalten der Speicherzellen dient.
Der Adresschalter 26 (Fig. 1) hat eine Vielzahl von 1 Bit- Bereichen, die die gleiche wie in Fig. 3 gezeigte Struktur aufweisen. Wie in Fig. 3 gezeigt, ist jeder 1 Bit-Bereich des Schalters 26 zwischen den Zeilenadresspufferspeicher 13 und einen Adressanschluß, an den ein Adressignal Ain zugeführt wird, geschaltet. Der 1 Bit-Bereich ist eine getaktete Invertiererschaltung, die ein Ausgabesignal AiR von dem Adresspufferspeicher 13 empfängt, und die durch das Überprüfungstestmodussignal BI und ein Signal , das intern durch Invertieren des Überprüfungstestmodussignals BI erhalten wird, gesteuert wird.
Des weiteren hat der DRAM eine Überprüfungsmoduseinstellschaltung zum Einstellen der Speicherzellenmatrix 15 in den Überprüfungstestmodus, in Abhängigkeit einer Ausgabe des Auffrischzählers 12. Die Überprüfungsmoduseinstellschaltung ist beispielsweise in der Auffrischsteuerung 27 enthalten, und weist die in Fig. 4 gezeigte Struktur auf. Die Überprüfungsmoduseinstellschaltung ist zum Erfassen, ob ein Überprüfungstestmodussignal BI und ein CBR-Modussignal an die erste bzw. zweite Überprüfungstestanschlußfläche 24 bzw. 25 angelegt wird oder nicht, und zum Einstellen des DRAMs in einen Überprüfungstestmodus-Warteszustand, einen Überprüfungstestlesemodus oder einen Überprüfungstestschreibmodus, abhängig davon ob das Signal DI und das CBR-Modussignal an die Anschlußflächen 24 und 25 angelegt wird oder nicht, entworfen.
Wie in Fig. 4 gezeigt, umfaßt die Überprüfungsmoduseinstellschaltung eine logische Schaltung 31, einen Detektor für eine hohe Spannung 32 und eine UND- Schaltung 33. Die logische Schaltung 31 hat zwei Eingangsanschlüsse. Der Eingangsanschluß ist mit der ersten Überprüfungstestanschlußfläche 24 verbunden, um das Überprüfungstestmodussignal BI zu empfangen. Der zweite Eingangsanschluß ist mit der zweiten Überprüfungstestanschlußfläche 25 verbunden, um das CBR- Modussignal zu empfangen. Die Schaltung 31 erzeugt ein Signal, das eine logische Summe des Überprüfungstestmodussignals BI und des CBR-Modussignals ist, und das die Speicherzellenmatrix 15 entweder in den Lesemodus oder in den Schreibmodus einstellt. Der Detektor für eine hohe Spannung 32 ist zum Empfangen des Überprüfungstestmodussignals BI angeschlossen, und erfaßt, ob der Pegel des Signals BI, über die Spannung ansteigt, die an den DRAM im gewöhnlichen Modus angelegt wird. Die UND- Schaltung 33 erzeugt eine logische Summe der Ausgabe des Detektors für eine hohe Spannungs 32 und des Signals . Der Detektor für eine hohe Spannung 32 und die UND-Schaltung 33 bilden eine Betriebsmodussteuerung zum Erzeugen eines Signals WEA, das den DRAM in den Schreibmodus einstellt.
Fig. 5 stellt dar, wie die in Fig. 4 gezeigte Überprüfungstesteinstellschaltung den DRAM in den Überprüfungstestmodus einstellt, und Fig. 6 stellt dar, wie die Überprüfungstestmoduseinstellschaltung den DRAM in den Schreibmodus versetzt.
Der Betrieb des in Fig. 1 gezeigten DRAMs wird nun unter Bezugnahme auf Fig. 2 bis 6 erklärt.
Ähnlich wie die üblichen herkömmlichen DRAMs, kann dieser DRAM in einem CBR-Modus betrieben werden, so daß die Speicherzellen MC in einfacher Weise während des gewöhnlichen DRAM-Betriebes aufgefrischt werden können. Er kann auch in einem Überprüfungstestmodus betrieben werden.
Wenn das -Signal und das -Signal nacheinander während des gewöhnlichen RAM-Betriebes ermächtigt werden, erzeugt die Auffrischsteuerung 27 ein CBR-Modussignal. Der Auffrischzähler 12 und der Schaltbereich, der die Zeilenschaltung (nicht gezeigt) umfaßt, werden dadurch betätigt, wodurch ein Auffrischadressignal von dem Auffrischzähler 12 an den Adresspufferspeicher 13 zugeführt wird. Folglich werden die Speicherzellen MC der Matrix 15 aufgefrischt.
Während des gewöhnlichen DRAM-Betriebes, werden auch fast alle Schaltungen, die in dem DRAM enthalten sind, durch die interne Energieversorgungsspannung Vint angetrieben, die durch Erniedrigen der Energieversorgungsspannung mittels der Energieversorgungsspannungs-Erniedrigungsschaltung 22 erhalten wird, und die Wortleitungsantriebsspannung WLDRV, die durch Erhöhen der internen Energieversorgungsspannung Vint durch die Spannungserhöhungschaltung 23 erhalten wird, wird an die ausgewählte Wortleitung der Speicherzellenmatrix 15 angelegt.
Wenn die logische Schaltung 31 der in Fig. 4 gezeigten Überprüfungsmoduse.instellschaltung erfaßt, daß das Überprüfungstestmodussignal BI, das an die erste Überprüfungstestanschlußfläche 24 zugeführt wird, beispielsweise einen hohen Pegel aufweist, und somit den Überprüfungstestmodus bestimmt, stellt die Überprüfungsmoduseinstellschaltung die Speicherzellenmatrix 15 in den Überprüfungstestmodus ein. Wenn die logische Schaltung 31 erfaßt, daß das CDR-Modussignal, das an die zweite Überprüfungstestanschlußfläche 25 zugeführt wird, beispielsweise einen hohen Pegel aufweist, dann stellt die Überprüfungsmoduseinstellschaltung die Speicherzellenmatrix 15 in einen Wartezustand ein.
Danach, wenn die logisch Schaltung 31 erfaßt, daß das CBR- Modussignal auf den niedrigen Pegel gefallen ist, dann steuert ihre Ausgabe nicht nur den Auffrischzähler 12 und den Schaltungsbereich, der die Zeilenschaltung (nicht gezeigt) umfaßt, sondern auch die Spaltensteuerung 30. Die Spaltensteuerung 30 betätigt deswegen die Spaltenschaltung 29. Gleichzeitig schaltet die Ausgabe der logischen Schaltung 31 den Adresschalter 26 ein.
Die Speicherzellenmatrix 15 wird dadurch in den Lesemodus versetzt. Die Ausgabe des Auffrischzählers 12 wird dem Zeilenadresspufferspeicher 13, und gleichzeitig dem Spaltenadresspufferspeicher 17 über den Adresschalter 26 zugeführt. Eine der Wortleitungen der Matrix 15 wird dadurch ausgewählt. Die Potentiale der Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, werden durch den Leseverstärker 16 erfaßt. Die Ausgabe des Leseverstärkers 16 wird über die ausgewählten Spaltenschalttransistoren SC gelesen.
Danach, wenn die logische Schaltung 31 erfaßt, daß das CBR- Modussignal auf den hohen Pegel angestiegen ist, versetzt die Überprüfungsmoduseinstellschaltung die Speicherzellenmatrix 15 zurück in einen Wartezustand. Folglich erhöht der Auffrischzähler 12 die Auffrischadresse um 1. Dann stellt die Überprüfungmoduseinstellschaltung die Speicherzellenmatrix 15 wieder in den Lesemodus ein. Diese Abfolge des Einstellens der Matrix 15 in den Wartezustand und den Lesezustand wird solange wiederholt, bis die Auffrischadresse wieder ihren ursprünglichen Wert einnimmt. Auf alle Wortleitungen und auf alle Spalten der Speicherzellenmatrix 15 wird dadurch einmal zugegriffen.
Es sei angenommen, daß der Detektor 32 für hohe Spannung erfaßt, daß der Pegel des Signals BI über die Spannung steigt, die an den DRAM in dem gewöhnlichen Modus angelegt wird, während die Speicherzellenmatrix 15 sowohl in dem Überprüfungstestmodus als auch in dem Lesemodus bleibt. Dann erzeugt die UND-Schaltung 33 die logische Summe des - Signal und der Ausgabe des Detektors 32, d. h. ein Schreibemoduseinstellsignal WEa. Das Schreibemoduseinstellsignal WEa wird dem Dateneingangspufferspeicher 21 zugeführt, und ermächtigt diesen Pufferspeicher 21. Folglich wird die Speicherzellenmatrix 15 in den Schreibemodus versetzt.
Da die Ausgabe des Auffrischzählers 12 dem Zeilenadresspufferspeicher 13 und dem Spaltenadresspufferspeicher 17 gleichzeitig in dem Überprüfungstestmodus zugeführt wird, werden somit gleiche Belastungen an die Zeilenschaltungen (nicht gezeigt) und an die Spaltenschaltungen 29 angelegt, während die Speicherzellenmatrix 15 in dem Überprüfungstestmodus verweilt. Mit anderen Worten, die Matrix 15 kann in den Überprüfungstestmodus eingestellt werden, nur durch Zuführen eines Überprüfungstestmodussignals BI und eines CBR- Modussignals an den DRAM-Chip, bevor der DRAM-Chip von dem Wafer abgeschnitten wird.
Somit wird auf die Wortleitungen und auf die Bitleitungen der Speicherzellenmatrix 15 nacheinander zugegriffen, ohne eine Auffrischadresse von Außerhalb des DRAM-Chips einzugeben. Eine Belastung wird dadurch an alle Wortleitungen und an alle Eitleitungen der Matrix 15 angelegt, um dadurch einen Überprüfungstest des DRAM-Chips zu erreichen.
Die Anzahl von Eingabeanschlußflächen (oder Signalen), die zum Durchführen eines Überprüfungstests an dem DRAM benötigt wird, ist relativ gering. Ferner benötigt die Überprüfungsvorrichtung keinen Adressignalgenerator oder ähnliches, um eine Überprüfung an dem DRAM dieser Erfindung durchzuführen.
Auch die Anzahl von Anschlüssen, die eine Testeinrichtung benötigt, um jeden DRAM-Chip, der in einem Wafer ausgebildet ist, zu testen, ist gering. Somit benötigt die Testkarte der Testeinrichtung nur eine relativ geringe Anzahl von Anschlüssen. Dies macht ein Herstellen der Testkarte einfacher, und ermöglicht eine Überprüfung mit hoher Wirksamkeit durchzuführen. Darüber hinaus braucht die Testeinrichtung nicht mit einem Adressignalgenerator ausgestattet zu sein, um eine Überprüfung an dem DRAM dieser Erfindung durchzuführen.
Die zwei Anschlußflächen 24 und 25, die nur für einen Überprüfungstest vorgesehen sind, werden nicht benutzt, wenn der DRAM in einer Vorrichtung eingebaut ist. Sie können daher jegliche Position auf den DRAM-Chip einnehmen; sie können derart positioniert sein, um einen einfachen Zugriff von den Anschlüssen einer Testkarte zu erlauben, oder können nahe der anderen Anschlußflächen des DRAMs positioniert sein (beispielsweise entlang der kürzeren Seite des DRAM-Chips). Wenn sie derart positioniert sind, helfen die Anschlußflächen 24 und 25, die Wirksamkeit des Überprüfungstestes an dem DRAM-Chip zu steigern.
Da die logische Schaltung 31 entfernt von dem RAS-Anschluß 3 und dem CAS-Anschluß 4 angeordnet ist, fügt sie keine Störkapazität zu dem RAS-Anschluß 3 oder dem CAS-Anschluß 4 hinzu.
Um die Speicherzellenmatrix 15 in den Überprüfungstestmodus zu versetzen, wird der Adresschalter 26 eingeschaltet, um dadurch das Ausgabesignal des Zeilenadresspufferspeichers 13 dem Spaltenadresspufferspeicher 17 über die Adressanschlüsse 800 bis 811 zuzuführen. Dies vereinfacht die Schaltungsanordnung des DRAMs, und vereinfacht das Anordnen der Verdrahtung in dem DRAM-Chip. Eine Zunahme der Chipfläche kann somit verhindert werden.
Die in Fig. 4 gezeigte Modeneinstellschaltung kann durch einen anderen Typen, der in Fig. 7 dargestellt ist, ersetzt werden. Die Schaltung der Fig. 7 umfaßt eine logische Schaltung 31, eine Verriegelungsschaltung 41, einen Invertierer 42 und eine UND-Schaltung 43. Die logische Schaltung 31 ist identisch zu der in Fig. 4 gezeigten. Die Verriegelungsschaltung 41 verriegelt ein CBR-Modussignal, das der zweiten Überprüfungstestanschlußfläche 25 zugeführt wenn das Überprüfungstestmodussignal BI, das der ersten Überprüfungstestanschlußfläche 24 zugeführt wird, den Überprüfungstestmodus bestimmt. Der Invertierer 42 invertiert die Ausgabe der Verriegelungschaltung 41, um ein Überprüfungsmoduseinstellsignal BIa auszugeben. Die UND- Schaltung 43 erzeugt eine logische Summe des -Signals und des Signals BI, um dadurch ein Schreibmoduseinstellsignal WEa zu erzeugen.
Der Betrieb der in Fig. 7 gezeigten Schaltung wird unter Bezugnahme auf das Zeitablaufdiagramm der Fig. 8 erklärt. Wenn das CBR-Modussignal dem DRAM zugeführt wird, während das Signal BI den Überprüfungstestmodus bestimmt, dann wird das CBR-Signal verriegelt und ein Signal wird ausgegeben. Dieses Signal wird durch den Invertierer 42 invertiert, und wird als ein internes Überprüfungsmoduseinstellsignal BIa verwendet. Wenn das CBR-Modussignal auf den niedrigen Pegel abfällt, erfaßt die logische Schaltung 31 diese Tatsache. Die Ausgabe der logischen Schaltung 31 stellt dann die Speicherzellenmatrix 15 in den Lesemodus ein, so daß Daten aus der Matrix 15 in dem Überprüfungstestmodus gelesen werden können. Danach, wenn das Überprüfungstestmodussignal BI auf den niedrigen Pegel abfällt, gibt die UND-Schaltung 43 ein Schreibmoduseinstellsignal WEa aus, das den Dateneingangspufferspeicher 21 ermächtigt.
Während die Speicherzellenmatrix 15 in dem Überprüfungstestmodus verweilt, können Daten, die in die Matrix 15 geschrieben werden sollen, von einer externen Vorrichtung an den Dateneingangsanschluß 16 zugeführt werden. Es ist jedoch wünschenswert, daß eine Eingangsdatenerzeugungsschaltung in den DRAM-Chip ausgebildet ist, um die Zahl der zur Überprüfung benötigten Anschlüsse zu reduzieren. Somit hat der in Fig. 1 gezeigte DRAM eine Eingangsdatenerzeugungsschaltung, die in Fig. 9 dargestellt ist.
Wie in Fig. 9 gezeigt, umfaßt die Eingangsdatenerzeugungschaltung zwei Schaltelemente 51 und 52 und einen Invertierer 53. Das erste Schaltelement 51 ist zwischen den Dateneingangsanschluß 6 und den Eingangsknoten des Dateneingangspufferspeicher 21 geschaltet. Das zweite Schaltelement 52 ist zwischen den Eingang des Pufferspeichers 21 und den wichtigsten Bitknoten des Auffrischzählers 12 geschaltet. Das zweite Schaltelement 52 wird durch das Überprüfungstestmodussignal BI gesteuert, und das erste Schaltelement 51 wird durch ein Signal gesteuert, welches der Invertierer 53 durch Invertieren des Signals BI erzeugt. Deswegen werden das erste Schaltelement 51 und das zweite Schaltelement 52 dadurch ein- bzw. ausgeschaltet, während die Speicherzellenmatrix 15 in dem gewöhnlichen Modus verweilt, und aus bzw. eingeschaltet, während die Speicherzellenmatrix 15 in dem Überprüfungstestmodus verweilt.
Wenn die Speicherzellenmatrix 15 in dem Überprüfungstestmodus ist, kann somit die wichtigste Adress- Bitausgabe vom Auffrischzähler 12 in dem Dateneingabepufferspeicher 21 gespeichert werden.
Mit anderen Worten, der Auffrischzähler 12 kann als eine Eingabedatenerzeugungsschaltung verwendet werden, die ihre Ausgabedaten immer invertiert, wenn sie das wichtigste Bit der Adressdaten ausgibt.
Fig. 10 zeigt einen anderen Typen einer Eingangsdatenerzeugungsschaltung, die in dem DRAM anstelle der in Fig. 9 gezeigten Schaltung verwendet werden kann.
Wie aus Fig. 10 deutlich zu sehen ist, umfaßt diese Eingangsdatenerzeugungsschaltung zwei erste Schaltelemente 51 und 52 und zwei Invertierer 53 und 54. Das erste Schaltelement 51 ist zwischen den Dateneingangsanschluß 6 und den Eingangsknoten des Dateneingangspufferspeichers 21 geschaltet. Das zweite Schaltelement 52 und der zweite Invertierer 54 sind in Reihe zwischen das I/O-Gate 19 und den Eingangsknoten des Dateneingangspufferspeichers 21 geschaltet. Das zweite Schaltelement 52 wird durch das Überprüfungstestmodussignal BI gesteuert, und das erste Schaltelement 51 wird durch ein Signal gesteuert, welches der erste Invertierer 53 durch Invertieren des Signals BI erzeugt. Somit werden das erste Schaltelement 51 und das zweite Schaltelement 52 dadurch ein- bzw. ausgeschaltet, während die Speicherzellenmatrix 15 in dem gewöhnlichen Modus verweilt, und werden aus- bzw. eingeschaltet, während die Speicherzellenanordnung 15 in dem Überprüfungstestmodus verweilt.
Im Betrieb können, wenn die Speicherzellenmatrix 15 in dem Überprüfungstestmodus ist, die Daten, die von dem I/O-Gate 19 ausgegeben werden und durch den zweiten Invertierer 54 invertiert werden, in dem Dateneingangspufferspeicher 21 gespeichert werden. Diese Eingangsdatenerzeugungschaltung weist ebenso eine einfache Struktur auf.
Entweder die Überprüfungsmoduseinstellschaltung der Fig. 4 oder der Fig. 7 kann gesteuert werden, um zu verhindern, daß die Energieversorgungsspannungs-Erniedrigungsschaltung 22 - zu dem Zeitpunkt des Einstellens der Speicherzellenmatrix 15 in den Überprüfungstestmodus - die Energieversorgungsspannung erniedrigt.
Wenn die Überprüfungsmoduseinstellschaltung auf die Weise gesteuert wird, kann die interne Energieversorgungsspannung Vint höher sein, als wenn sich die Speicherzellenmatrix 15 in dem gewöhnlichen Modus ist, was ermöglicht, die Wirksamkeit der Überprüfung zu steigern.
Fig. 11, 12 und 13 zeigen drei Typen einer Schaltungseinheit, die eine Energieversorgungsspannungs- Erniedrigungsschaltung und eine Steuerschaltung zur Steuerung der Spannungserniedrigungsschaltung umfaßt - alle Arten können in dem DRAM der Fig. 1 verwendet werden.
Die Energieversorgungspannungs-Erniedrigungsschaltung der Schaltungseinheit der Fig. 11 umfaßt einen Referenzpotentialgenerator 61, eine Differenzialschaltung 62, einen PMOS-Transistor 63 und zwei Widerstände 64 und 65.
Die Differenzialschaltung 62 ist an ihrem ersten Eingangsknoten mit dem Ausgabeknoten des Referenzpotentialgenerators 61 verbunden. Der PMOS- Transistor 63 hat sein Gate an den Ausgabeknoten der Differenzialschaltung 62 angeschlossen, und seine Source ist mit dem Vcc-Knoten verbunden. Die Widerstände 64 und 65 sind in Reihe zwischen den Vss-Knoten und das Drain (d. h., den Knoten zum Ausgeben der internen Energieversorgungsspannung Vint des PMOS-Transistors 63 geschaltet. Der Knoten der Widerstände 64 und 65 ist mit dem zweiten Eingangsknoten der Differenezialschaltung 62 verbunden.
Wie in Fig. 11 gezeigt, umfaßt die Steuerschaltung zur Steuerung der Spannungserniedrigungsschaltung einen PMOS- Transistor 66 und einen Invertierer 67. Der PMOS-Transistor 66 hat seine Source an dem Vcc-Knoten und an das Substrat des PMOS-Transistor 64 angeschlossen, und sein Drain ist mit dem Ausgabeknoten des Referenzpotentialgenerators 61 verbunden. Der Invertierer 67 empfängt das Überprüfungstestmodussignal BI und invertiert es in ein Signal , das dem Gate des PMOS-Transistors 66 zugeführt wird.
Der Betrieb der in Fig. 11 gezeigten Schaltungseinheit wird nun erklärt. Während der DRAM in dem gewöhnlichen Modus betrieben wird, bleibt der PMOS-Transistor ausgeschaltet, und der PMOS-Transistor 63 wird durch die Ausgabe der Differenzialschaltung 62 geschaltet, um die interne Energieversorgungsspannung Vint auf einem konstanten Wert zu halten. Andererseits, während der DRAM in dem Übertragungsmodus betrieben wird, bleibt der PMOS-Transistor 66 eingeschaltet, und der erste Eingangsknoten der Differenzialschaltung 62 wird auf einem festen Potential Vcc gehalten. Der PMOS-Transistor 63 bleibt deswegen eingeschaltet, und die interne Energieversorgungsspannung Vint wird auf dem festen Vcc-Potential gehalten.
Die Schaltungseinheit der Fig. 12 wird beschrieben. Wie aus Fig. 12 ersichtlich ist, ist die in dieser Schaltungseinheit verwendete Spannungserniedrigungsschaltung identisch zu der in Fig. 11 gezeigten. Die Steuerschaltung der Steuerung der Spannungserniedrigungsschaltung umfaßt einen NMOS-Transistor 63, dessen Drain-Source-Pfad zwischen den Vss-Knoten und den Ausgabeknoten der Differenzialschaltung 62 geschaltet ist, und dessen Gate angeschlossen ist, um das Überprüfungstestmodussignal BI zu empfangen.
Der Betrieb der in Fig. 12 gezeigten Schaltungseinheit wird erklärt. Während der DRAM in dem gewöhnlichen Modus betrieben wird, bleibt der NMOS-Transistor 68 ausgeschaltet, und der PMOS-Transistor 63 wird durch die Ausgabe der Differenzialschaltung 62 geschaltet, um die interne Energieversorgungsspannung Vint auf einem konstanten Wert zu halten. Andererseits, während der DRAM in dem Überprüfungstestmqdus betrieben wird, bleibt der NMOS- Transistor eingeschaltet, und der Ausgabeknoten der Differenzialschaltung 62 wird auf dem festen Potential Vss gehalten. Der PMOS-Transistor 63 wird dadurch in dem eingeschalteten Zustand gehalten, und die interne Energieversorgungsspannung Vint wird auf dem festen Wert Vcc gehalten.
Die Schalteinheit der Fig. 13 wird beschrieben. Wie der Fig. 13 zu entnehmen ist, ist die in dieser Schalteinheit verwendete Spannungserniedrigungsschaltung identisch zu der in Fig. 11 gezeigten. Die Steuerschaltung zur Steuerung der Spannungs erniedrigungsschaltung umfaßt einen PMOS-Transistor 69 und einen Invertierer 70. Der Source-Substrat-Pfad des PMOS-Transistor 69 ist mit dem Vcc-Knoten verbunden, und sein Drain ist mit dem Drain des PMOS-Transistors 63 verbunden. Der Invertierer 70 empfängt und invertiert das Übertragungstestmodussignal BI in ein Signal , das an das Gate des PMOS-Transistors 69 zugeführt wird.
Der Betrieb der in Fig. 13 gezeigten Schaltungseinheit wird erklärt. Während der DRAM in dem gewöhnlichen Modus betrieben wird, bleibt der PMOS-Transistor 69 ausgeschaltet, und der PMOS-Transistor 63 wird durch die Ausgabe der Differenzialschaltung 62 geschaltet, um die interne Energieversorgungsspannung Vint auf einem konstanten Wert zu halten. Andererseits, während der DRAM in dem Übertragungstestmodus betrieben wird, bleibt der PMOS- Transistor 69 eingeschaltet, und die interne Energieversorgungsspannung wird auf dem festen Wert Vcc gehalten.
Die Charakteristik, die die in Fig. 13 gezeigte Energieversorgungsspannungs-Erniedrigungsspannung aufweist, während des Durchführens ihrer Funktion, wird unter Bezugnahme auf Fig. 15 beschrieben. Wenn die externen Energieversorgungsspannung Vint kleiner als 3 V oder größer als 6 V ist, erhöht sich die Ausgabespannung der Schaltung, d. h. die interne Energieversorgungsspannung Vint steigt im Verhältnis zu der Spannung Vext. Andererseits, wenn die Spannung Vext im Bereich von 3 V bis 6 V liegt, bleibt die interne Energieversorgungsspannung Vint unverändert.
Die Charakteristik, die die in Fig. 13 gezeigte Energieversorgungsspannungs-Erniedrigungsschaltung aufweist, während sie ausgeschaltet ist, um ihre Funktion durchzuführen, wird unter Bezugnahme auf Fig. 15 beschrieben. Während sie verhindert ist, ihre Funktion auszuführen, erzeugt die Schaltung eine interne Energieversorgungsspannung Vint, die wie die externe Energieversorgungsspannung Vext linear ansteigt.
Wie zuvor beschrieben, weist der DRAM die Wortleitungsspannungserhöhungsschaltung 23 (vgl. Fig. 1) auf. Die Schaltung 23 erhöht die interne Energieversorgungsspannung Vint, und legt die erhöhte Spannung an die ausgewählten Wortleitungen an, während der DRAM in dem gewöhnlichen Modus betrieben wird. Da die Wortleitungen mit den Transfergates der Speicherzellen MC verbunden sind, und die Transfergates mit den entsprechenden Speicherknoten der Zellen MC gekoppelt sind, werden die Ladungen in den Speicherknoten auf die interne Energieversorgungsspannung Vint erhöht. Hier tritt ein Problem auf.
Es sei angenommen, daß die MOS-Transistoren, die als Transfergates der Zellen MC dienen, einen gateisolierenden Film aufweisen, der die gleiche Dicke hat wie der MOS- Transistoren, die in den nahe der Speicherzellenmatrix 15 angeordneten peripheren Schaltungen enthalten sind. Wenn das Potential an den Wortleitungen höher ist als die Potentiale, die an die peripheren Schaltungen angelegt werden, dann wird ein stärkeres elektrisches Feld an die MOS-Transistoren angelegt, als an die MOS der peripheren Schaltungen. Die höhste Überprüfungsspannung, die an die Wortleitungen angelegt werden kann, ist derart limitiert, daß sie so niedrig ist, daß sie nicht die Transfergates der Speicherzellen MC zerstört oder die Diffusionslagen, die mit der erhöhten Spannung versorgt werden, zusammenbricht. Die Intensität des von der Überprüfungsspannung erzeugten elektrischen Feldes hat aber eine Intensität, die nicht ausreicht, um eine Überprüfung an den gewöhnlichen Schaltelementen, die nicht mit der erhöhten Spannung versorgt wurden, durchzuführen. Folglich dauert es lange fehlerhafte, wenn welche vorhanden, der gewöhnlichen Schaltelemente zu zerstören. Mit anderen Worten, da die Überprüfungsspannung so niedrig sein muß, um die Elemente eines Schaltungsblocks nicht zu zerstören, würde es lange dauern ein erfolgreiches Überprüfen an irgendwelchen anderen Schaltungsblöcken, die nicht mit der erhöhten Spannung versorgt werden, durchzuführen.
Dieses Problem wird durch die Überprüfungsmoduseinstellschaltung gelöst. In dem Überprüfungstestmodus verhindert die Überprüfungsmoduseinstellschaltung das die Wortleitungsspannungserhöhungsschaltung 23 die interne Energieversorgungsspannung Vint erhöht. Folglich kann in dem Überprüfungstestmodus die Wortleitungsantriebsspannung WLDRV auf die interne Energieversorgungsspannung Vint fest eingestellt werden, wohingegen eine Spannung Vint an die Schaltelement angelegt wird, die von den Transfergates verschieden sind.
Fig. 16 zeigt die Wortleitungsspannungserhöhungsschaltung 23 und eine Steuerschaltung, die verhindert, daß die Schaltung 23 die Wortleitungsspannung erhöht. Wie in Fig. 16 gezeigt, umfaßt die Schaltung 23 einen Erhöhungskondensator 71, einen Invertierer 72, einen CMOS-Invertierer 73 und einen PMOS- Transistor 74. Der Invertierer 72 ist an einem Eingangsknoten mit dem ersten Ende des Erhöhungskondensators 71 verbunden. Der CMOS-Ivertierer 73 ist zwischen den Vss- Knoten und das zweite Ende des Kondensators 71 geschaltet (d. h. Knoten zum Ausgeben der Wortleitungsantriebsspannung WLDRV), um die Ausgabe des Invertierers 72 zu empfangen. Das Gate des PMOS-Transistors 24 ist mit dem Ausgangsknoten des CMOS-Invertierers 73 gekoppelt, und sein Source-Drain-Pfad ist zwischen den Vcc-Knoten und das zweite Ende des Kondensators 71 geschaltet. Die Steuerschaltung zur Steuerung der Schaltung 23 umfaßt eine NICHT-UND-Schaltung 75, die zwei Eingangsanschlüsse zum Empfangen des - Signals bzw. des Überprüfungstestmodussignals BI hat. Die Ausgabe der NICHT-UND-Schaltung 75 ist mit dem ersten Ende des Erhöhungskondensators 71 verbunden.
Die Speicherzellenmatrix 15 ist in eine Vielzahl von Zellenmatrixblöcken unterteilt. Es können unter der Kontrolle der zuvor erwähnten Überprüfungsmoduseinstellschaltung mehr Zellenmatrixblöcke gleichzeitig in dem Überprüfungstestmodus betrieben werden, als in dem gewöhnlichem Modus, wodurch die Überprüfungswirksamkeit verbessert wird. Zu diesem Ende kann eine in Fig. 17 gezeigte Zellenmatrixblock-Auswählschaltung in dem DRAM der Fig. 1 enthalten sein. Wie in Fig. 17 gezeigt, umfaßt die Zellenmatrixblock-Auswählschaltung zwei ODER-Gates 81 und 82. Das ODER-Gate 81 empfängt ein Zellenmatrixblockauswählsignal AiR an seinem ersten Eingangsanschluß von dem Zeilenadresspufferspeicher 13, und das Überprüfungstestmodussignal BI an seinem zweiten Eingangsanschluß, und erzeugt ein Zellenmatrixblockauswählsignal AiRa. Das ODER-Gate 82 empfängt ein Zellenmatrixblockauswählsignal an seinem ersten Eingangsanschluß von dem Zeilenadresspufferspeicher 13, und das Überprüfungstestmodussignal BI an seinem zweiten Eingangsanschluß, und erzeugt ein Zellenmatrixblockauswählsignal . Die Signale AiRa und K werden zum Auswählen irgendeines Zellenmatrixblocks verwendet.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt. Verschiedene Anderungen und Modifikationen können gemacht werden, ohne von dem Umfang der vorliegenden Erfindung abzuweichen.

Claims

1. Ein dynamischer Speicher mit wahlfreiem Zugriff, umfassend:

einen dynamischen Speicherbereich einschließlich einer Speicherzellenmatrix (15) mit Speicherzellen (MC) vom dynamischen Typ, die in Zeilen und Spalten angeordnet sind, einer Zeilenschaltung (13, 14) und einer Spaltenschaltung (17, 18), die beide mit der Speicherzellenmatrix (15) verbunden sind, und einem Auffrischzähler (12) zum Erzeugen eines Auffrischadressignals zum Auffrischen der Speicherzellen (MC) vom dynamischen Typ, wenn der dynamische Speicherbereich in einem CBR (d. h. CAS vor RAS)- Auffrischmodus eingestellt ist;

gekennzeichnet durch,

eine erste Überprüfungstestanschlußfläche (24) zum Empfangen eines ersten externen Steuersignals (BE), zum Einstellen des dynamischen Speicherbereiches in einen gewöhnlichen Modus oder in einen Überprüfungstestmodus;

eine zweite Überprüfungstestanschlußfläche (25) zum Empfangen eines zweiten externen Steuersignals (CBR), zum Einstellen des dynamischen Speicherbereiches in den CBR- Auffrischmodus; und

eine Moduseinstellschaltung (31) zum Erfassen, ob das erste externe Steuersignal (BI) und das zweite externe Steuersignal (CBR) in vorbestimmten Zuständen sind oder nicht, und zum Ermächtigen der Zeilenschaltung und der Spaltenschaltung nach dem Erfassen, daß das erste und zweite externe Steuersignal (BI, CBR) in den vorbestimmten Zuständen sind, um dadurch zu bewirken, daß der Auffrischzähler das Auffrischadressignal an die Zeilenschaltung und an die Spaltenschaltung zuführt.

2. Der dynamische Speicher mit wahlfreiem Zugriff nach Anspruch 1, dadurch gekennzeichnet, daß der dynamische Speicherbereich umfaßt:

einen Energieversorgungsanschluß (1);

einen Masseanschluß (2);

eine Vielzahl von Adressanschlüssen (800 bis 811) zum Empfangen eines extern zugeführten Adressignals;

einen RAS-Anschluß (3) zum Empfangen eines extern zugeführten RAS-Signals;

einen CAS-Anschluß (4) zum Empfangen eines extern zugeführten CAS-Signals;

einen WE-Anschluß (5) zum Empfangen eines extern zugeführten Schreibermächtigungssignals;

einen Datenausgabeanschluß (7) zum Ausgeben von Daten an eine externe Vorrichtung;

einen Dateneingabeanschluß (16) zum Empfangen von Daten, die extern geschrieben werden sollen;

einen Zeilenadresspufferspeicher (13) zum Empfangen eines Zeilenadressignals von den Adressanschlüssen oder

einer Ausgabe von dem Auffrischzähler (12);

einen Zeilendekodierer (14) zum Dekodieren des Zeilenadressignals, das von dem Zeilenadresspufferspeicher (13) zugeführt wird, um dadurch mindestens eine der Zeilen der Speicherzellen (MC) auszuwählen;

einen Leseverstärker (16) zum Erfassen eines Potentials, das von der Speicherzellenmatrix (15) gelesen wird;

einen Spaltenadresspufferspeicher (17) zum Empfangen eines Spaltenadressignals, das von den Adressanschlüssen eingegeben wird;

einen Spaltendekodierer (18) zum Dekodieren eines Spaltenadressignals, das von dem Spaltenadresspufferspeicher (17) zugeführt wird, um mindestens eine der Spalten der Speicherzellen (MC) auszuwählen;

ein Eingabe/Ausgabe-Gate (19) zum Zuführen von Daten an und zum Empfangen von Daten von mindestens einer ausgewählten Spalte der Speicherzellen (MC), in Übereinstimmung mit einer Ausgabe von dem Spaltendekodierer (17);

einem Datenausgabepufferspeicher (20) zum Verstärken von Daten, die von dem Eingabe/Ausgabe-Gate (19) gelesen werden, und zum Ausgeben der Daten an den Datenausgabeanschluß (7);

einen Dateneingabepufferspeicher (21) zum Verstärken von Daten, die von dem Dateneingabeanschluß (6) gelesen werden, und zum Ausgeben der Daten an das Dateneingabe/-ausgabe-Gate (19); und

eine Steuerschaltung (27) zum Zuführen einer Ausgabe des Auffrischzählers (12) an den Zeilenadresspufferspeicher (13), wenn das CAS und RAS-Signal, die extern an den CAS- Anschluß (4) bzw. an den RAS-Anschluß (3) zugeführt werden, einen CBR-Auffrischmodus bezeichnen, wobei

die Moduseinstellschaltung (31) ein Erfassungssignal erzeugt, nachdem erfaßt wird, daß das erste und zweite Steuersignal (BI, CBR) in vorbestimmten Zuständen sind, um dadurch die Speicherzellenmatrix (15), den Zeilenadresspufferspeicher (13), den Zeilendekodierer (14), den Leseverstärker (16), den Spaltenadresspufferspeicher (17) den Spaltendekodierer (18), das Eingabe/Ausgabe-Gate (19) und den Auffrischzähler (12) zu ermächtigen, und die Ausgabe des Auffrischzähler (12) dem Zeilenadresspufferspeicher (13) und dem Spaltenadresspufferspeicher (17) zuführt, um dadurch den dynamischen Speicherbereich in einen Überprüfungstestmodus einzustellen.

3. Der dynamische Speicher mit wahlfreiem Zugriff nach Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß die Moduseinstellschaltung (31) ein Erfassungssignal erzeugt, nachdem erfaßt wird, daß das erste Steuersignal (BI) an einem Pegel angelangt, der innerhalb eines Bereichs liegt, der von einem Bereich, in dem das erste Steuersignal (RI) zum Einstellen des dynamischen Speicherbereichs in einen Überprüfungstestmodus verwendet worden ist, verschieden ist, um dadurch den dynamischen Speicherbereich in einen Schreibmodus einzustellen.

4. Der dynamische Speicher mit wahlfreiem Zugriff nach Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß die Moduseinstellschaltung (31) ein Erfassungssignal erzeugt, nachdem erfaßt wird, daß der Pegel des erste Steuersignals (BI) sich ändert, nachdem der dynamische Speicherbereich in einen Überprüfungstestmodus eingestellt worden ist, um dadurch den dynamischen Speicherbereich in einen Schreibmodus einzustellen.

5. Der dynamische Speicher mit wahlfreiem Zugriff nach Ansprüchen 3 oder 4, dadurch gekennzeichnet, daß die Moduseinstellschaltung (31) den dynamischen Speicherbereich steuert, so daß der dynamische Speicherbereich das wichtigste Bit, das von dem Auffrischzähler (12) als Eingabedaten ausgegeben wird, empfängt, während er in den Schreibemodus eingestellt wird.

6. Der dynamische Speicher mit wahlfreiem Zugriff nach Ansprüchen 3 oder 4, dadurch gekennzeichnet, daß die Moduseinstellschaltung (31) den dynamischen Speicherbereich kontrolliert, so daß der dynamische Speicherbereich als Eingabedaten Daten empfängt, die durch Invertieren von Daten erhalten werden, die von dem Eingabe/Ausgabe-Gate (19) zugeführt werden, während er in den Schreibemodus eingestellt wird.

7. Der dynamische Speicher mit wahlfreiem Zugriff nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß der dynamische Speicherbereich ferner eine Energieversorgungsspannungs-Erniedrigungsschaltung (22) zum Erniedrigen einer Energieversorgungsspannung hat, die von dem Energieversorgunsanschluß zugeführt wird, um dadurch eine interne Energieversorgungsspannung zu erzeugen, wobei die Moduseinstellschaltung (31) verhindert, daß die Energieversorgungs-Erniedrigungsschaltung (22) die Energieversorgungsspannung erniedrigt, wenn der dynamische Speicherbereich in den Überprüfungstestmodus eingestellt wird.

8. Der dynamische Speicher mit wahlfreiem Zugriff nach Anspruch 7, dadurch gekennzeichnet, daß der dynamische Speicherbereich ferner eine Spannungserhöhungsschaltung (23) zum Erhöhen der internen Energieversorgungsspannung hat, um dadurch eine Wortleitungsantriebsspannung zu erzeugen, die an den Zeilendekodierer (14) angelegt wird, wobei die Moduseinstellschaltung (31) verhindert, daß die Spannungs erhöhungsschaltung (23) die Energieversorgungsspannung erhöht, um dadurch die Wortleitungsantriebsspannung auf die interne Energieversorgungsspannung einzustellen, wenn der dynamische Speicherbereich in den Uberprüfungstestmodus eingestellt wird.

9. Der dynamische Speicher mit wahlfreiem Zugriff nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß der dynamische Speicherbereich ferner eine Adresschaltvorrichtung (26) hat, die zwischen einen Ausgabeknoten des Zeilenadresspufferspeichers (13) und den Adressanschlüssen (800 bis 811) geschaltet ist, und wobei die Moduseinstellschaltung (31) die Adresschalteinrichtung (26) einschaltet, um dadurch den dynamischen Speicherbereich in den Überprüfungstestmodus einzustellen.